KR20210143970A - 화소 회로 및 이를 포함하는 표시 장치 - Google Patents

화소 회로 및 이를 포함하는 표시 장치 Download PDF

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Abstract

화소 회로는 제1 트랜지스터(즉, 구동 트랜지스터), 게이트 제어 신호에 응답하여 동작하는 제2 트랜지스터(즉, 스위칭 트랜지스터), 보상 제어 신호에 응답하여 동작하는 제3 트랜지스터(즉, 보상 트랜지스터), 이전 게이트 제어 신호(또는 바이어스 제어 신호)에 응답하여 동작하고 일 단자가 제1 트랜지스터의 제2 단자에 연결된 제4 트랜지스터(즉, 초기화 트랜지스터), 발광 제어 신호에 응답하여 동작하는 제5 및 제6 트랜지스터들(즉, 발광 트랜지스터), 바이어스 제어 신호에 응답하여 동작하고 일 단자가 발광 소자의 일 단자에 연결된 제7 트랜지스터(즉, 리셋 트랜지스터), 바이어스 제어 신호에 응답하여 동작하고 일 단자가 구동 트랜지스터의 제1 단자에 연결된 제8 트랜지스터(즉, 셀프 스캔 트랜지스터), 스토리지 커패시터 및 발광 소자를 포함한다. 이 때, 화소 회로는 패널 구동 프레임의 구동 시간이 최소 구동 시간일 때 1회의 표시 스캔 동작을 수행하고, 패널 구동 프레임의 구동 시간이 최소 구동 시간이 아닐 때 1회의 표시 스캔 동작 및 적어도 1회 이상의 셀프 스캔 동작을 수행한다.

Description

화소 회로 및 이를 포함하는 표시 장치{PIXEL CIRCUIT AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 표시 장치에 관한 것이다. 보다 상세하게는, 본 발명은 표시 패널의 구동 주파수가 가변(즉, 패널 구동 프레임의 구동 시간이 가변)되는 표시 장치(예를 들어, 유기 발광 표시 장치) 및 이에 포함된 화소 회로에 관한 것이다.
일반적으로, 표시 장치는 소스(source) 장치와 싱크(sink) 장치를 포함한다. 이 때, 소스 장치(예를 들어, 그래픽 처리 장치(graphic processing unit; GPU))는 이미지 데이터를 싱크 장치에 전송하고, 싱크 장치는 소스 장치로부터 전송된 이미지 데이터를 기초로 표시 동작을 수행한다. 최근, 표시 장치는 상기 표시 동작이 수행되는 동안에 상기 표시 동작에 의해 표시되는 이미지의 특성에 따라 이미지 데이터를 구성하는 이미지 프레임의 프레임 레이트(또는 이미지 프레임의 구동 시간)를 실시간으로 가변하고 있다. 이 때, 상기 표시 동작을 위한 패널 구동 프레임의 프레임 레이트(또는 패널 구동 프레임의 구동 시간)를 가변하지 않는 경우, 이미지 프레임의 프레임 레이트(예를 들어, GPU 렌더링 속도)와 패널 구동 프레임의 프레임 레이트가 불일치하기 때문에, 싱크 장치가 표시하는 이미지에 티어링(tearing)(예를 들어, 이미지가 끊어짐), 스터터링(stuttering)(예를 들어, 이미지가 지연됨) 등의 문제가 발생할 수 있다. 이에, 이미지 프레임의 프레임 레이트를 가변함에 따라 패널 구동 프레임 내 수직 블랭크(vertical blank) 구간을 증감시켜 패널 구동 프레임의 프레임 레이트를 가변하는 동기(sync) 기술이 제안되고 있다. 그러나, 패널 구동 프레임의 프레임 레이트가 감소하면 패널 구동 프레임의 구동 시간이 증가하기 때문에, 패널 구동 프레임 동안 표시 패널에 포함된 화소 회로 내 구동 트랜지스터의 특성이 소정의 상태로 고정되어 히스테리시스 특성에 의해 표시 패널 상에 플리커(flicker)가 발생할 수 있다. 또한, 상기 플리커를 줄이기 위해 화소 회로에 인가되는 제어 신호들의 개수가 많아지면 소정의 제어 신호(예를 들어, 보상 제어 신호 등)를 제공하는 드라이버가 표시 패널의 일측에만 배치되게 되고, 그에 따라, 표시 패널 상에서 상기 드라이버로부터 가까운 영역과 먼 영역 사이에 휘도 불균일이 발생할 수 있다. 따라서, 상기 동기 기술에 의해 표시 패널이 낮은 구동 주파수로 동작하는 경우 표시 패널 상에 표시되는 이미지의 품질이 저하된다는 문제점이 있다.
본 발명의 일 목적은 패널 구동 프레임의 구동 시간이 최소 구동 시간일 때 1회의 표시 스캔 동작(즉, 데이터 신호를 수신하여 발광 소자를 발광시키는 동작)을 수행하고, 패널 구동 프레임의 구동 시간이 최소 구동 시간이 아닐 때 1회의 표시 스캔 동작 및 적어도 1회 이상의 셀프 스캔 동작(즉, 구동 트랜지스터의 특성을 변경시키는 동작)을 수행하며, 구동 트랜지스터의 게이트 단자를 초기화시키는 초기화 동작을 초기화 제어 신호의 인가 없이 수행함으로써, 패널 구동 프레임 동안 구동 트랜지스터의 특성이 소정의 상태로 고정되어 히스테리시스 특성에 의해 표시 패널 상에 플리커가 발생하는 현상을 방지하고, 보상 제어 신호가 표시 패널의 양측에서 인가되도록 하여 표시 패널 상에 휘도 불균일이 발생하는 현상을 방지할 수 있는 화소 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 화소 회로를 포함함으로써 표시 패널이 낮은 구동 주파수로 동작하더라도 사용자에게 고품질의 이미지를 제공할 수 있는 표시 장치(예를 들어, 유기 발광 표시 장치 등)를 제공하는 것이다.
다만, 본 발명의 목적은 상술한 목적으로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 화소 회로는 제1 노드에 연결된 제1 단자, 제2 노드에 연결된 게이트 단자 및 제3 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터, 데이터 신호를 수신하는 제1 단자, 상기 제1 노드에 연결된 제2 단자 및 게이트 제어 신호를 수신하는 게이트 단자를 포함하는 제2 트랜지스터, 상기 제3 노드에 연결된 제1 단자, 상기 제2 노드에 연결된 제2 단자 및 보상 제어 신호를 수신하는 게이트 단자를 포함하는 제3 트랜지스터, 상기 제3 노드에 연결된 제1 단자, 제1 초기화 전압을 수신하는 제2 단자 및 상기 게이트 제어 신호보다 앞서 인가되는 이전 게이트 제어 신호를 수신하는 게이트 단자를 포함하는 제4 트랜지스터, 제1 전원 전압을 수신하는 제1 단자, 상기 제1 노드에 연결된 제2 단자 및 발광 제어 신호를 수신하는 게이트 단자를 포함하는 제5 트랜지스터, 상기 제3 노드에 연결된 제1 단자, 제4 노드에 연결된 제2 단자 및 상기 발광 제어 신호를 수신하는 게이트 단자를 포함하는 제6 트랜지스터, 상기 제4 노드에 연결된 제1 단자, 제2 초기화 전압을 수신하는 제2 단자 및 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제7 트랜지스터, 상기 제1 노드에 연결된 제1 단자, 바이어스 전압을 수신하는 제2 단자 및 상기 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제8 트랜지스터, 상기 제1 전원 전압을 수신하는 제1 단자 및 상기 제2 노드에 연결된 제2 단자를 포함하는 스토리지 커패시터, 및 상기 제4 노드에 연결된 제1 단자 및 상기 제1 전원 전압보다 낮은 제2 전원 전압을 수신하는 제2 단자를 포함하는 발광 소자를 포함할 수 있다. 이 때, 상기 화소 회로는 패널 구동 프레임의 구동 시간이 최소 구동 시간일 때 1회의 표시 스캔 동작을 수행하고, 상기 패널 구동 프레임의 상기 구동 시간이 상기 최소 구동 시간이 아닐 때 1회의 상기 표시 스캔 동작 및 적어도 1회 이상의 셀프 스캔 동작을 수행할 수 있다.
일 실시예에 의하면, 상기 제3 트랜지스터는 산화물 박막 트랜지스터로 구현될 수 있다.
일 실시예에 의하면, 상기 제3 트랜지스터는 엔모스 트랜지스터일 수 있다.
일 실시예에 의하면, 상기 표시 스캔 동작이 수행될 때, 상기 게이트 제어 신호, 상기 이전 게이트 제어 신호, 상기 보상 제어 신호, 상기 바이어스 제어 신호 및 상기 발광 제어 신호 각각은 턴온 전압 구간을 포함할 수 있다.
일 실시예에 의하면, 상기 발광 제어 신호의 턴오프 전압 구간 내에 상기 게이트 제어 신호의 상기 턴온 전압 구간, 상기 이전 게이트 제어 신호의 상기 턴온 전압 구간, 상기 보상 제어 신호의 상기 턴온 전압 구간 및 상기 바이어스 제어 신호의 상기 턴온 전압 구간이 위치할 수 있다.
일 실시예에 의하면, 상기 보상 제어 신호의 상기 턴온 전압 구간 이전에 상기 바이어스 제어 신호의 상기 턴온 전압 구간이 위치할 수 있다.
일 실시예에 의하면, 상기 보상 제어 신호의 상기 턴온 전압 구간 내에 상기 이전 게이트 제어 신호의 상기 턴온 전압 구간과 상기 게이트 제어 신호의 상기 턴온 전압 구간이 순차적으로 위치할 수 있다.
일 실시예에 의하면, 상기 셀프 스캔 동작이 수행될 때, 상기 바이어스 제어 신호 및 상기 발광 제어 신호 각각은 턴온 전압 구간을 포함하고, 상기 게이트 제어 신호, 상기 이전 게이트 제어 신호 및 상기 보상 제어 신호 각각은 상기 턴온 전압 구간을 포함하지 않을 수 있다.
일 실시예에 의하면, 상기 발광 제어 신호의 턴오프 전압 구간 내에 상기 바이어스 제어 신호의 상기 턴온 전압 구간이 위치할 수 있다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 화소 회로는 제1 노드에 연결된 제1 단자, 제2 노드에 연결된 게이트 단자 및 제3 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터, 데이터 신호를 수신하는 제1 단자, 상기 제1 노드에 연결된 제2 단자 및 게이트 제어 신호를 수신하는 게이트 단자를 포함하는 제2 트랜지스터, 상기 제3 노드에 연결된 제1 단자, 상기 제2 노드에 연결된 제2 단자 및 보상 제어 신호를 수신하는 게이트 단자를 포함하는 제3 트랜지스터, 상기 제3 노드에 연결된 제1 단자, 제1 초기화 전압을 수신하는 제2 단자 및 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제4 트랜지스터, 제1 전원 전압을 수신하는 제1 단자, 상기 제1 노드에 연결된 제2 단자 및 발광 제어 신호를 수신하는 게이트 단자를 포함하는 제5 트랜지스터, 상기 제3 노드에 연결된 제1 단자, 제4 노드에 연결된 제2 단자 및 상기 발광 제어 신호를 수신하는 게이트 단자를 포함하는 제6 트랜지스터, 상기 제4 노드에 연결된 제1 단자, 제2 초기화 전압을 수신하는 제2 단자 및 상기 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제7 트랜지스터, 상기 제1 노드에 연결된 제1 단자, 바이어스 전압을 수신하는 제2 단자 및 상기 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제8 트랜지스터, 상기 제1 전원 전압을 수신하는 제1 단자 및 상기 제2 노드에 연결된 제2 단자를 포함하는 스토리지 커패시터, 및 상기 제4 노드에 연결된 제1 단자 및 상기 제1 전원 전압보다 낮은 제2 전원 전압을 수신하는 제2 단자를 포함하는 발광 소자를 포함할 수 있다. 이 때, 상기 화소 회로는 패널 구동 프레임의 구동 시간이 최소 구동 시간일 때 1회의 표시 스캔 동작을 수행하고, 상기 패널 구동 프레임의 상기 구동 시간이 상기 최소 구동 시간이 아닐 때 1회의 상기 표시 스캔 동작 및 적어도 1회 이상의 셀프 스캔 동작을 수행할 수 있다.
일 실시예에 의하면, 상기 제3 트랜지스터는 산화물 박막 트랜지스터로 구현될 수 있다.
일 실시예에 의하면, 상기 제3 트랜지스터는 엔모스 트랜지스터일 수 있다.
일 실시예에 의하면, 상기 표시 스캔 동작이 수행될 때, 상기 게이트 제어 신호, 상기 보상 제어 신호, 상기 바이어스 제어 신호 및 상기 발광 제어 신호 각각은 턴온 전압 구간을 포함할 수 있다.
일 실시예에 의하면, 상기 발광 제어 신호의 턴오프 전압 구간 내에 상기 게이트 제어 신호의 상기 턴온 전압 구간, 상기 보상 제어 신호의 상기 턴온 전압 구간 및 상기 바이어스 제어 신호의 상기 턴온 전압 구간이 위치할 수 있다.
일 실시예에 의하면, 상기 보상 제어 신호의 상기 턴온 전압 구간 내에 상기 바이어스 제어 신호의 상기 턴온 전압 구간과 상기 게이트 제어 신호의 상기 턴온 전압 구간이 순차적으로 위치할 수 있다.
일 실시예에 의하면, 상기 셀프 스캔 동작이 수행될 때, 상기 바이어스 제어 신호 및 상기 발광 제어 신호 각각은 턴온 전압 구간을 포함하고, 상기 게이트 제어 신호 및 상기 보상 제어 신호 각각은 상기 턴온 전압 구간을 포함하지 않을 수 있다.
일 실시예에 의하면, 상기 발광 제어 신호의 턴오프 전압 구간 내에 상기 바이어스 제어 신호의 상기 턴온 전압 구간이 위치할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 구동 트랜지스터의 게이트 단자를 초기화시키는 초기화 동작을 초기화 제어 신호의 인가 없이 수행하는 화소 회로를 포함하는 표시 패널, 제1 방향으로 연장된 게이트 라인들을 통해 상기 화소 회로에 게이트 제어 신호를 인가하고, 상기 제1 방향으로 상기 표시 패널의 양측에 배치되는 제1 및 제2 게이트 드라이버들, 상기 제1 방향으로 연장된 보상 라인들을 통해 상기 화소 회로에 보상 제어 신호를 인가하고, 상기 제1 방향으로 상기 표시 패널의 양측에 배치되는 제1 및 제2 보상 드라이버들, 상기 제1 방향으로 연장된 바이어스 라인들을 통해 상기 화소 회로에 바이어스 제어 신호를 인가하고, 상기 제1 방향으로 상기 표시 패널의 일측에 배치되는 바이어스 드라이버, 상기 제1 방향으로 연장된 발광 라인들을 통해 상기 화소 회로에 발광 제어 신호를 인가하고, 상기 제1 방향으로 상기 표시 패널의 일측에 배치되는 발광 드라이버, 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인들을 통해 상기 화소 회로에 데이터 신호를 인가하는 데이터 드라이버, 및 상기 제1 및 제2 게이트 드라이버들, 상기 제1 및 제2 보상 드라이버들, 상기 바이어스 드라이버, 상기 발광 드라이버 및 상기 데이터 드라이버를 제어하는 타이밍 컨트롤러를 포함할 수 있다.
일 실시예에 의하면, 상기 화소 회로는 제1 노드에 연결된 제1 단자, 제2 노드에 연결된 게이트 단자 및 제3 노드에 연결된 제2 단자를 포함하고, 상기 구동 트랜지스터에 해당하는 제1 트랜지스터, 상기 데이터 신호를 수신하는 제1 단자, 상기 제1 노드에 연결된 제2 단자 및 상기 게이트 제어 신호를 수신하는 게이트 단자를 포함하는 제2 트랜지스터, 상기 제3 노드에 연결된 제1 단자, 상기 제2 노드에 연결된 제2 단자 및 상기 보상 제어 신호를 수신하는 게이트 단자를 포함하는 제3 트랜지스터, 상기 제3 노드에 연결된 제1 단자, 제1 초기화 전압을 수신하는 제2 단자 및 상기 게이트 제어 신호보다 앞서 인가되는 이전 게이트 제어 신호를 수신하는 게이트 단자를 포함하는 제4 트랜지스터, 제1 전원 전압을 수신하는 제1 단자, 상기 제1 노드에 연결된 제2 단자 및 상기 발광 제어 신호를 수신하는 게이트 단자를 포함하는 제5 트랜지스터, 상기 제3 노드에 연결된 제1 단자, 제4 노드에 연결된 제2 단자 및 상기 발광 제어 신호를 수신하는 게이트 단자를 포함하는 제6 트랜지스터, 상기 제4 노드에 연결된 제1 단자, 제2 초기화 전압을 수신하는 제2 단자 및 상기 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제7 트랜지스터, 상기 제1 노드에 연결된 제1 단자, 바이어스 전압을 수신하는 제2 단자 및 상기 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제8 트랜지스터, 상기 제1 전원 전압을 수신하는 제1 단자 및 상기 제2 노드에 연결된 제2 단자를 포함하는 스토리지 커패시터, 및 상기 제4 노드에 연결된 제1 단자 및 상기 제1 전원 전압보다 낮은 제2 전원 전압을 수신하는 제2 단자를 포함하는 발광 소자를 포함할 수 있다. 이 때, 상기 화소 회로는 패널 구동 프레임의 구동 시간이 최소 구동 시간일 때 1회의 표시 스캔 동작을 수행하고, 상기 패널 구동 프레임의 상기 구동 시간이 상기 최소 구동 시간이 아닐 때 1회의 상기 표시 스캔 동작 및 적어도 1회 이상의 셀프 스캔 동작을 수행할 수 있다.
일 실시예에 의하면, 상기 화소 회로는 제1 노드에 연결된 제1 단자, 제2 노드에 연결된 게이트 단자 및 제3 노드에 연결된 제2 단자를 포함하고, 상기 구동 트랜지스터에 해당하는 제1 트랜지스터, 상기 데이터 신호를 수신하는 제1 단자, 상기 제1 노드에 연결된 제2 단자 및 상기 게이트 제어 신호를 수신하는 게이트 단자를 포함하는 제2 트랜지스터, 상기 제3 노드에 연결된 제1 단자, 상기 제2 노드에 연결된 제2 단자 및 상기 보상 제어 신호를 수신하는 게이트 단자를 포함하는 제3 트랜지스터, 상기 제3 노드에 연결된 제1 단자, 제1 초기화 전압을 수신하는 제2 단자 및 상기 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제4 트랜지스터, 제1 전원 전압을 수신하는 제1 단자, 상기 제1 노드에 연결된 제2 단자 및 상기 발광 제어 신호를 수신하는 게이트 단자를 포함하는 제5 트랜지스터, 상기 제3 노드에 연결된 제1 단자, 제4 노드에 연결된 제2 단자 및 상기 발광 제어 신호를 수신하는 게이트 단자를 포함하는 제6 트랜지스터, 상기 제4 노드에 연결된 제1 단자, 제2 초기화 전압을 수신하는 제2 단자 및 상기 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제7 트랜지스터, 상기 제1 노드에 연결된 제1 단자, 바이어스 전압을 수신하는 제2 단자 및 상기 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제8 트랜지스터, 상기 제1 전원 전압을 수신하는 제1 단자 및 상기 제2 노드에 연결된 제2 단자를 포함하는 스토리지 커패시터, 및 상기 제4 노드에 연결된 제1 단자 및 상기 제1 전원 전압보다 낮은 제2 전원 전압을 수신하는 제2 단자를 포함하는 발광 소자를 포함할 수 있다. 이 때, 상기 화소 회로는 패널 구동 프레임의 구동 시간이 최소 구동 시간일 때 1회의 표시 스캔 동작을 수행하고, 상기 패널 구동 프레임의 상기 구동 시간이 상기 최소 구동 시간이 아닐 때 1회의 상기 표시 스캔 동작 및 적어도 1회 이상의 셀프 스캔 동작을 수행할 수 있다.
본 발명의 실시예들에 따른 화소 회로는 제1 노드에 연결된 제1 단자, 제2 노드에 연결된 게이트 단자 및 제3 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터, 데이터 신호를 수신하는 제1 단자, 제1 노드에 연결된 제2 단자 및 게이트 제어 신호를 수신하는 게이트 단자를 포함하는 제2 트랜지스터, 제3 노드에 연결된 제1 단자, 제2 노드에 연결된 제2 단자 및 보상 제어 신호를 수신하는 게이트 단자를 포함하는 제3 트랜지스터, 제3 노드에 연결된 제1 단자, 제1 초기화 전압을 수신하는 제2 단자 및 게이트 제어 신호보다 앞서 인가되는 이전 게이트 제어 신호 또는 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제4 트랜지스터, 제1 전원 전압을 수신하는 제1 단자, 제1 노드에 연결된 제2 단자 및 발광 제어 신호를 수신하는 게이트 단자를 포함하는 제5 트랜지스터, 제3 노드에 연결된 제1 단자, 제4 노드에 연결된 제2 단자 및 발광 제어 신호를 수신하는 게이트 단자를 포함하는 제6 트랜지스터, 제4 노드에 연결된 제1 단자, 제2 초기화 전압을 수신하는 제2 단자 및 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제7 트랜지스터, 제1 노드에 연결된 제1 단자, 바이어스 전압을 수신하는 제2 단자 및 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제8 트랜지스터, 제1 전원 전압을 수신하는 제1 단자 및 제2 노드에 연결된 제2 단자를 포함하는 스토리지 커패시터, 및 제4 노드에 연결된 제1 단자 및 제1 전원 전압보다 낮은 제2 전원 전압을 수신하는 제2 단자를 포함하는 발광 소자를 포함하고, 패널 구동 프레임의 구동 시간이 최소 구동 시간일 때 1회의 표시 스캔 동작(즉, 데이터 신호를 수신하여 발광 소자를 발광시키는 동작)을 수행하고, 패널 구동 프레임의 구동 시간이 최소 구동 시간이 아닐 때 1회의 표시 스캔 동작 및 적어도 1회 이상의 셀프 스캔 동작(즉, 구동 트랜지스터의 특성을 변경시키는 동작)을 수행함으로써, 패널 구동 프레임 동안 구동 트랜지스터의 특성이 소정의 상태로 고정되어 히스테리시스 특성에 의해 표시 패널 상에 플리커가 발생하는 현상을 방지하고, 구동 트랜지스터의 게이트 단자를 초기화시키는 초기화 동작을 초기화 제어 신호의 인가 없이 수행(즉, 표시 패널의 일측에 초기화 제어 신호를 제공하는 초기화 드라이버가 배치되지 않으므로, 종래에 초기화 드라이버가 배치되었던 공간에 보상 제어 신호를 제공하는 보상 드라이버를 추가로 배치하여 보상 제어 신호가 표시 패널의 양측에서 인가되도록 함)하여 표시 패널 내 화소 회로의 위치에 따른 보상 제어 신호의 하강 시간 및/또는 상승 시간의 편차에 기인한 휘도 불균일이 발생하는 현상을 방지할 수 있다.
본 발명의 실시예들에 따른 표시 장치는 상기 화소 회로를 포함함으로써 표시 패널이 낮은 구동 주파수로 동작하더라도 사용자에게 고품질의 이미지를 제공할 수 있다.
다만, 본 발명의 효과는 상술한 효과들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 도 1의 표시 장치가 구동 동작을 설명하기 위한 개념도이다.
도 3은 도 1의 표시 장치가 제1 구동 주파수로 동작하는 일 예를 나타내는 타이밍도이다.
도 4는 도 1의 표시 장치가 제2 구동 주파수로 동작하는 일 예를 나타내는 타이밍도이다.
도 5는 도 1의 표시 장치에 포함된 화소 회로의 일 예를 나타내는 회로도이다.
도 6은 도 5의 화소 회로가 표시 스캔 동작을 수행하는 일 예를 나타내는 타이밍도이다.
도 7은 도 5의 화소 회로가 셀프 스캔 동작을 수행하는 일 예를 나타내는 타이밍도이다.
도 8은 도 1의 표시 장치에 포함된 화소 회로의 다른 예를 나타내는 회로도이다.
도 9는 도 8의 화소 회로가 표시 스캔 동작을 수행하는 일 예를 나타내는 타이밍도이다.
도 10은 도 8의 화소 회로가 셀프 스캔 동작을 수행하는 일 예를 나타내는 타이밍도이다.
도 11은 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이다.
도 12는 도 11의 전자 기기가 스마트폰으로 구현된 일 예를 나타내는 도면이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면 상의 동일한 구성 요소에 대해서는 동일한 참조 부호를 사용하고 동일한 구성 요소에 대해서 중복된 설명은 생략하기로 한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이고, 도 2는 도 1의 표시 장치가 구동 동작을 설명하기 위한 개념도이며, 도 3은 도 1의 표시 장치가 제1 구동 주파수로 동작하는 일 예를 나타내는 타이밍도이고, 도 4는 도 1의 표시 장치가 제2 구동 주파수로 동작하는 일 예를 나타내는 타이밍도이다.
도 1 내지 도 4를 참조하면, 표시 장치(100)는 표시 패널(110), 제1 게이트 드라이버(120-1), 제2 게이트 드라이버(120-2), 제1 보상 드라이버(130-1), 제2 보상 드라이버(130-2), 바이어스 드라이버(140), 발광 드라이버(150), 데이터 드라이버(160) 및 타이밍 컨트롤러(170)를 포함할 수 있다. 이 때, 표시 장치(100)는 구동 조건에 따라 다양한 구동 주파수들로 이미지를 표시할 수 있다. 예를 들어, 표시 장치(100)는 1Hz 내지 120Hz의 다양한 구동 주파수들로(즉, 패널 구동 프레임의 프레임 레이트가 1Hz 내지 120Hz) 이미지를 표시할 수 있다. 한편, 표시 장치(100)는 유기(organic) 발광 표시 장치 또는 퀀텀닷(quantum dot) 발광 표시 장치일 수 있으나 그에 한정되지는 않는다.
표시 패널(110)은 복수의 화소 회로(111)들을 포함할 수 있다. 예를 들어, 화소 회로(111)들은 적색 화소 회로, 녹색 화소 회로 및 청색 화소 회로를 포함할 수 있다. 이 때, 화소 회로(111)들 각각은 게이트 제어 신호를 전달하는 게이트 라인(Sj)(단, j는 1이상 n이하의 정수), 보상 제어 신호를 전달하는 보상 라인(Cj), 바이어스 제어 신호를 전달하는 바이어스 라인(Bj), 발광 제어 신호를 전달하는 발광 라인(Ej)에 연결될 수 있다. 화소 회로(111)들 각각은 패널 구동 프레임의 구동 시간이 최소 구동 시간일 때 1회의 표시 스캔 동작(즉, 데이터 신호를 수신하여 발광 소자를 발광시키는 동작)을 수행하며, 패널 구동 프레임의 구동 시간이 최소 구동 시간이 아닐 때 1회의 표시 스캔 동작 및 적어도 1회 이상의 셀프 스캔 동작(즉, 구동 트랜지스터의 특성을 변경시키는 동작)을 수행할 수 있다. 한편, 화소 회로(111)들 각각은 구동 트랜지스터의 게이트 단자를 초기화시키는 초기화 동작을 초기화 제어 신호의 인가 없이 수행할 수 있다. 이를 위해, 화소 회로(111)들 각각은 8개의 트랜지스터들과 1개의 커패시터를 포함하는 소위 8T-1C 구조를 가질 수 있다. 도 1에 도시된 바와 같이, 제1 및 제2 게이트 드라이버들(120-1, 120-2)은 표시 패널(110)의 양측에 배치되고, 제1 및 제2 보상 드라이버들(130-1, 130-2)도 표시 패널(110)의 양측에 배치되며, 바이어스 드라이버(140)는 표시 패널(110)의 일측(예를 들어, 도 1에서는 표시 패널(110)의 좌측)에 배치되고, 발광 드라이버(150)도 표시 패널(110)의 일측(예를 들어, 도 1에서는 표시 패널(110)의 우측)에 배치될 수 있다.
일 실시예에서, 화소 회로(111)들 각각은 제1 노드에 연결된 제1 단자, 제2 노드에 연결된 게이트 단자 및 제3 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터(예를 들어, 구동 트랜지스터로 명명), 데이터 신호를 수신하는 제1 단자, 제1 노드에 연결된 제2 단자 및 게이트 제어 신호를 수신하는 게이트 단자를 포함하는 제2 트랜지스터(예를 들어, 스위칭 트랜지스터로 명명)), 제3 노드에 연결된 제1 단자, 제2 노드에 연결된 제2 단자 및 보상 제어 신호(GC)를 수신하는 게이트 단자를 포함하는 제3 트랜지스터(예를 들어, 보상 트랜지스터로 명명), 제3 노드에 연결된 제1 단자, 제1 초기화 전압을 수신하는 제2 단자 및 게이트 제어 신호보다 앞서 인가되는 이전 게이트 제어 신호를 수신하는 게이트 단자를 포함하는 제4 트랜지스터(예를 들어, 초기화 트랜지스터로 명명), 제1 전원 전압을 수신하는 제1 단자, 제1 노드에 연결된 제2 단자 및 발광 제어 신호를 수신하는 게이트 단자를 포함하는 제5 트랜지스터(예를 들어, 제1 발광 트랜지스터로 명명), 제3 노드에 연결된 제1 단자, 제4 노드에 연결된 제2 단자 및 발광 제어 신호를 수신하는 게이트 단자를 포함하는 제6 트랜지스터(예를 들어, 제2 발광 트랜지스터로 명명), 제4 노드에 연결된 제1 단자, 제2 초기화 전압을 수신하는 제2 단자 및 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제7 트랜지스터(예를 들어, 리셋 트랜지스터로 명명), 제1 노드에 연결된 제1 단자, 바이어스 전압을 수신하는 제2 단자 및 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제8 트랜지스터(예를 들어, 셀프 스캔 트랜지스터로 명명), 제1 전원 전압을 수신하는 제1 단자 및 제2 노드에 연결된 제2 단자를 포함하는 스토리지 커패시터, 및 제4 노드에 연결된 제1 단자 및 제1 전원 전압보다 낮은 제2 전원 전압을 수신하는 제2 단자를 포함하는 발광 소자를 포함할 수 있다. 다만, 이에 대해서는 도 5 내지 도 7을 참조하여 후술하기로 한다.
다른 실시예에서, 화소 회로(111)들 각각은 제1 노드에 연결된 제1 단자, 제2 노드에 연결된 게이트 단자 및 제3 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터(예를 들어, 구동 트랜지스터로 명명), 데이터 신호를 수신하는 제1 단자, 제1 노드에 연결된 제2 단자 및 게이트 제어 신호를 수신하는 게이트 단자를 포함하는 제2 트랜지스터(예를 들어, 스위칭 트랜지스터로 명명), 제3 노드에 연결된 제1 단자, 제2 노드에 연결된 제2 단자 및 보상 제어 신호를 수신하는 게이트 단자를 포함하는 제3 트랜지스터(예를 들어, 보상 트랜지스터로 명명), 제3 노드에 연결된 제1 단자, 제1 초기화 전압을 수신하는 제2 단자 및 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제4 트랜지스터(예를 들어, 초기화 트랜지스터로 명명), 제1 전원 전압을 수신하는 제1 단자, 제1 노드에 연결된 제2 단자 및 발광 제어 신호를 수신하는 게이트 단자를 포함하는 제5 트랜지스터(예를 들어, 제1 발광 트랜지스터로 명명), 제3 노드에 연결된 제1 단자, 제4 노드에 연결된 제2 단자 및 발광 제어 신호를 수신하는 게이트 단자를 포함하는 제6 트랜지스터(예를 들어, 제2 발광 트랜지스터로 명명), 제4 노드에 연결된 제1 단자, 제2 초기화 전압을 수신하는 제2 단자 및 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제7 트랜지스터(예를 들어, 리셋 트랜지스터로 명명), 제1 노드에 연결된 제1 단자, 바이어스 전압을 수신하는 제2 단자 및 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제8 트랜지스터(예를 들어, 셀프 스캔 트랜지스터로 명명), 제1 전원 전압을 수신하는 제1 단자 및 제2 노드에 연결된 제2 단자를 포함하는 스토리지 커패시터, 및 제4 노드에 연결된 제1 단자 및 제1 전원 전압보다 낮은 제2 전원 전압을 수신하는 제2 단자를 포함하는 발광 소자를 포함할 수 있다. 다만, 이에 대해서는 도 8 내지 도 10을 참조하여 후술하기로 한다.
제1 및 제2 게이트 드라이버들(120-1, 120-2)은 제1 방향으로 연장된 게이트 라인들(S1, ..., Sn)을 통해 표시 패널(110)에 연결될 수 있다. 이에, 제1 및 제2 게이트 드라이버들(120-1, 120-2)은 제1 방향으로 연장된 게이트 라인들(S1, ..., Sn)을 통해 표시 패널(110)에 게이트 제어 신호를 인가할 수 있다. 구체적으로, 도 3 및 도 4에 도시된 바와 같이, 제1 및 제2 게이트 드라이버들(120-1, 120-2)은 화소 회로(111)들이 표시 스캔 동작을 수행하는 표시 스캔 구간(DISPLAY SCAN)에서 표시 패널(110)에 턴온 전압 구간과 턴오프 전압 구간을 가진 게이트 제어 신호를 인가하고, 화소 회로(111)들이 셀프 스캔 동작을 수행하는 셀프 스캔 구간(SELF SCAN)에서는 표시 패널(110)에 턴오프 전압 구간만을 가진 게이트 제어 신호를 인가할 수 있다. 한편, 제1 및 제2 게이트 드라이버들(120-1, 120-2)이 제1 방향으로 표시 패널(110)의 양측에 배치되고, 제1 및 제2 게이트 드라이버들(120-1, 120-2)이 표시 패널(110)의 양측에서 게이트 제어 신호를 인가하기 때문에, 표시 패널(110) 내 화소 회로(111)의 위치에 따른 게이트 제어 신호의 하강 시간 및/또는 상승 시간의 편차가 발생하지 않을 수 있다. 예를 들어, 표시 패널(110)의 일측에만 게이트 드라이버가 배치되고, 상기 게이트 드라이버가 표시 패널(110)의 일측에서 게이트 제어 신호를 인가하는 경우, 표시 패널(110) 내 화소 회로(111)의 위치에 따른 게이트 제어 신호의 하강 시간 및/또는 상승 시간의 편차가 발생하고, 그에 따라, 표시 패널(110) 상에서 상기 게이트 드라이버로부터 가까운 영역과 먼 영역 사이에 휘도 불균일이 발생할 수 있다. 따라서, 표시 장치(100)는 제1 방향으로 표시 패널(110)의 양측에 배치되는 제1 및 제2 게이트 드라이버들(120-1, 120-2)을 포함함으로써, 표시 패널(110) 내 화소 회로(111)의 위치에 따른 게이트 제어 신호의 하강 시간 및/또는 상승 시간의 편차에 기인한 휘도 불균일이 발생하는 현상을 방지할 수 있다.
제1 및 제2 보상 드라이버들(130-1, 130-2)은 제1 방향으로 연장된 보상 라인들(C1, ..., Cn)을 통해 표시 패널(110)에 연결될 수 있다. 이에, 제1 및 제2 보상 드라이버들(130-1, 130-2)은 제1 방향으로 연장된 보상 라인들(C1, ..., Cn)을 통해 표시 패널(110)에 보상 제어 신호를 인가할 수 있다. 구체적으로, 도 3 및 도 4에 도시된 바와 같이, 제1 및 제2 보상 드라이버들(130-1, 130-2)은 화소 회로(111)들이 표시 스캔 동작을 수행하는 표시 스캔 구간(DISPLAY SCAN)에서 표시 패널(110)에 턴온 전압 구간과 턴오프 전압 구간을 가진 보상 제어 신호를 인가하고, 화소 회로(111)들이 셀프 스캔 동작을 수행하는 셀프 스캔 구간(SELF SCAN)에서는 표시 패널(110)에 턴오프 전압 구간만을 가진 보상 제어 신호를 인가할 수 있다. 이 때, 제1 및 제2 보상 드라이버들(130-1, 130-2)이 제1 방향으로 표시 패널(110)의 양측에 배치되고, 제1 및 제2 보상 드라이버들(130-1, 130-2)이 표시 패널(110)의 양측에서 보상 제어 신호를 인가하기 때문에, 표시 패널(110) 내 화소 회로(111)의 위치에 따른 보상 제어 신호의 하강 시간 및/또는 상승 시간의 편차가 발생하지 않을 수 있다. 예를 들어, 표시 패널(110)의 일측에만 보상 드라이버가 배치되고, 상기 보상 드라이버가 표시 패널(110)의 일측에서 보상 제어 신호를 인가하는 경우, 표시 패널(110) 내 화소 회로(111)의 위치에 따른 보상 제어 신호의 하강 시간 및/또는 상승 시간의 편차가 발생하고, 그에 따라, 표시 패널(110) 상에서 상기 보상 드라이버로부터 가까운 영역과 먼 영역 사이에 휘도 불균일이 발생할 수 있다. 이에, 표시 장치(100)는 제1 방향으로 표시 패널(110)의 양측에 배치되는 제1 및 제2 보상 드라이버들(130-1, 130-2)을 포함함으로써, 표시 패널(110) 내 화소 회로(111)의 위치에 따른 보상 제어 신호의 하강 시간 및/또는 상승 시간의 편차에 기인한 휘도 불균일이 발생하는 현상을 방지할 수 있다. 다시 말하면, 화소 회로(111)가 구동 트랜지스터의 게이트 단자를 초기화시키는 초기화 동작을 초기화 제어 신호의 인가 없이 수행하기 때문에, 표시 패널(110)의 일측에 초기화 제어 신호를 제공하는 초기화 드라이버가 배치되지 않고, 그에 따라, 종래의 표시 장치에서 초기화 드라이버가 배치되었던 공간에 보상 제어 신호를 제공하는 보상 드라이버가 추가로 배치된 것이다.
바이어스 드라이버(140)는 제1 방향으로 연장된 바이어스 라인들(B1, ..., Bn)을 통해 표시 패널(110)에 연결될 수 있다. 이에, 바이어스 드라이버(140)은 제1 방향으로 연장된 바이어스 라인들(B1, ..., Bn)을 통해 표시 패널(110)에 바이어스 제어 신호를 인가할 수 있다. 구체적으로, 도 3 및 도 4에 도시된 바와 같이, 바이어스 드라이버(140)는 화소 회로(111)들이 표시 스캔 동작을 수행하는 표시 스캔 구간(DISPLAY SCAN)에서 표시 패널(110)에 턴온 전압 구간과 턴오프 전압 구간을 가진 바이어스 제어 신호를 인가하고, 화소 회로(111)들이 셀프 스캔 동작을 수행하는 셀프 스캔 구간(SELF SCAN)에서도 표시 패널(110)에 턴온 전압 구간과 턴오프 전압 구간을 가진 바이어스 제어 신호를 인가할 수 있다. 이 때, 바이어스 드라이버(150)는 제1 방향으로 표시 패널(110)의 일측(즉, 도 1에서는 표시 패널(110)의 좌측)에 배치될 수 있다. 발광 드라이버(150)는 제1 방향으로 연장된 발광 라인들(E1, ..., En)을 통해 표시 패널(110)에 연결될 수 있다. 이에, 발광 드라이버(150)은 제1 방향으로 연장된 발광 라인들(E1, ..., En)을 통해 표시 패널(110)에 발광 제어 신호를 인가할 수 있다. 구체적으로, 도 3 및 도 4에 도시된 바와 같이, 발광 드라이버(150)는 화소 회로(111)들이 표시 스캔 동작을 수행하는 표시 스캔 구간(DISPLAY SCAN)에서 표시 패널(110)에 턴온 전압 구간과 턴오프 전압 구간을 가진 발광 제어 신호를 인가하고, 화소 회로(111)들이 셀프 스캔 동작을 수행하는 셀프 스캔 구간(SELF SCAN)에서도 표시 패널(110)에 턴온 전압 구간과 턴오프 전압 구간을 가진 발광 제어 신호를 인가할 수 있다. 이 때, 발광 드라이버(150)는 제1 방향으로 표시 패널(110)의 일측(즉, 도 1에서는 표시 패널(110)의 우측)에 배치될 수 있다. 일반적으로, 화소 회로(111) 내 스위칭 트랜지스터의 게이트 단자에 인가되는 게이트 제어 신호의 하강 시간 및/또는 상승 시간과 화소 회로(111) 내 보상 트랜지스터의 게이트 단자에 인가되는 보상 제어 신호의 하강 시간 및/또는 상승 시간은 화소 회로(111)의 휘도에 상대적으로 큰 영향을 주는 반면에, 화소 회로(111) 내 리셋 트랜지스터의 게이트 단자에 인가되는 바이어스 제어 신호의 하강 시간 및/또는 상승 시간과 화소 회로(111) 내 발광 트랜지스터의 게이트 단자에 인가되는 발광 제어 신호의 하강 시간 및/또는 상승 시간은 화소 회로(111)의 휘도에 상대적으로 작은 영향을 준다. 이에, 바이어스 드라이버(140) 및 발광 드라이버(150)는 표시 패널(110)의 일측에만 배치되는 것이다.
표시 패널(110)은 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인들(D1, ..., Dm)을 통해 데이터 드라이버(130)에 연결될 수 있다. 데이터 드라이버(130)는 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인들(D1, ..., Dm)을 통해 표시 패널(110)에 데이터 신호(또는 데이터 전압)를 제공할 수 있다. 구체적으로, 도 3 및 도 4에 도시된 바와 같이, 데이터 드라이버(130)는 화소 회로(111)들이 표시 스캔 동작을 수행하는 표시 스캔 구간(DISPLAY SCAN)에서 표시 패널(110)에 데이터 신호를 인가(즉, DS로 표시)하고, 화소 회로(111)들이 셀프 스캔 동작을 수행하는 셀프 스캔 구간(SELF SCAN)에서는 표시 패널(110)에 데이터 신호를 인가하지 않을 수 있다. 타이밍 컨트롤러(170)는 복수의 제어 신호들(CTL1, CTL2, CTL3, CTL4, CTL5)을 생성하여 제1 게이트 드라이버(120-1), 제2 게이트 드라이버(120-2), 제1 보상 드라이버(130-1), 제2 보상 드라이버(130-2), 바이어스 드라이버(140), 발광 드라이버(150) 및 데이터 드라이버(160)를 제어할 수 있다. 타이밍 컨트롤러(170)는 외부 구성 요소(예를 들어, 그래픽 처리 유닛(graphic processing unit; GPU) 등)로부터 소정의 인터페이스를 통해 이미지 데이터(DATA)를 수신하고, 이미지 데이터(DATA)에 소정의 프로세싱을 수행(예를 들어, 휘도 보상, 열화 보상 등)하여 데이터 드라이버(160)에 제공할 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 타이밍 컨트롤러(170)는 표시 패널(110)의 최대 구동 주파수(즉, 도 2에서는 표시 패널(110)의 최대 구동 주파수가 240Hz라고 가정)를 제외한 구동 주파수들(즉, 120Hz, 80Hz, 60Hz, 48Hz)에서 1개의 표시 스캔 구간(DISPLAY SCAN) 및 적어도 1개 이상의 셀프 스캔 구간(SELF SCAN)을 수행할 수 있다. 구체적으로, 표시 패널(110)의 구동 주파수가 120Hz인 경우 하나의 패널 구동 프레임(1F)은 1개의 표시 스캔 구간(DISPLAY SCAN) 및 1개의 셀프 스캔 구간(SELF SCAN)을 포함하고, 표시 패널(110)의 구동 주파수가 80Hz인 경우 하나의 패널 구동 프레임(1F)은 1개의 표시 스캔 구간(DISPLAY SCAN) 및 2개의 셀프 스캔 구간(SELF SCAN)을 포함하며, 표시 패널(110)의 구동 주파수가 60Hz인 경우 하나의 패널 구동 프레임(1F)은 1개의 표시 스캔 구간(DISPLAY SCAN) 및 3개의 셀프 스캔 구간(SELF SCAN)을 포함하고, 표시 패널(110)의 구동 주파수가 48Hz인 경우 하나의 패널 구동 프레임(1F)은 1개의 표시 스캔 구간(DISPLAY SCAN) 및 4개의 셀프 스캔 구간(SELF SCAN)을 포함할 수 있다. 이와 같이, 타이밍 컨트롤러(170)는 셀프 스캔 구간(SELF SCAN)의 개수를 조절하는 방식으로 표시 패널(110)의 구동 주파수 가변(즉, 패널 구동 프레임의 프레임 레이트 가변 또는 패널 구동 프레임의 구동 시간 가변)에 대응할 수 있다.
구체적으로, 도 3 및 도 4에 도시된 바와 같이, 화소 회로(111)들이 표시 스캔 동작을 수행하는 표시 스캔 구간(DISPLAY SCAN)에서는, 바이어스 라인들(B1, ..., Bn)을 통해 화소 회로(111)들에 인가되는 바이어스 제어 신호가 턴온 전압 구간을 포함하고, 게이트 라인들(S1, ..., Sn)을 통해 화소 회로(111)들에 인가되는 인가되는 게이트 제어 신호도 턴온 전압 구간을 포함하며, 보상 라인들(C1, ..., Cn)을 통해 화소 회로(111)들에 인가되는 보상 제어 신호도 턴온 전압 구간을 포함하고, 발광 라인들(E1, ..., En)을 통해 화소 회로(111)들에 인가되는 발광 제어 신호도 턴온 전압 구간을 포함할 수 있다. 반면에, 도 3 및 도 4에 도시된 바와 같이, 화소 회로(111)들이 셀프 스캔 동작을 수행하는 셀프 스캔 구간(SELF SCAN)에서는, 바이어스 라인들(B1, ..., Bn)을 통해 화소 회로(111)들에 인가되는 바이어스 제어 신호는 턴온 전압 구간을 포함하고, 게이트 라인들(S1, ..., Sn)을 통해 화소 회로(111)들에 인가되는 게이트 제어 신호는 턴온 전압 구간을 포함하지 않으며, 보상 라인들(C1, ..., Cn)을 통해 화소 회로(111)들에 인가되는 보상 제어 신호도 턴온 전압 구간을 포함하지 않고, 발광 라인들(E1, ..., En)을 통해 화소 회로(111)들에 인가되는 발광 제어 신호는 턴온 전압 구간을 포함할 수 있다. 다시 말하면, 바이어스 제어 신호와 발광 제어 신호는 표시 스캔 구간(DISPLAY SCAN)과 셀프 스캔 구간(SELF SCAN) 모두에서 턴온 전압 구간을 포함하는 반면에, 게이트 제어 신호와 보상 제어 신호는 표시 스캔 구간(DISPLAY SCAN)에서만 턴온 전압 구간을 포함하는 것이다. 한편, 도 3 및 도 4에 도시된 파형들은 바이어스 제어 신호, 게이트 제어 신호, 보상 제어 신호 및 발광 제어 신호가 표시 스캔 구간(DISPLAY SCAN)과 셀프 스캔 구간(SELF SCAN) 각각에서 턴온 전압 구간을 갖는지 여부를 표시하기 위해 단순하게 도시된 것에 불과하므로, 바이어스 제어 신호, 게이트 제어 신호, 보상 제어 신호 및 발광 제어 신호 사이의 파형 관계가 정확하게 도시된 것이 아님을 이해하여야 한다. 따라서, 바이어스 제어 신호, 게이트 제어 신호, 보상 제어 신호 및 발광 제어 신호 사이의 정확한 파형 관계는 도 5 내지 도 10을 참조하여 후술하기로 한다.
한편, 표시 스캔 구간(DISPLAY SCAN)과 셀프 스캔 구간(SELF SCAN) 모두에서 턴온 전압 구간을 포함하는 바이어스 제어 신호는 표시 패널(110)의 구동 주파수(즉, 패널 구동 프레임의 프레임 레이트)보다 높은 제1 주파수로 구동될 수 있다. 일 실시예에서, 표시 패널(110)의 구동 주파수는 제1 주파수의 약수로 설정될 수 있다. 예를 들어, 제1 주파수는 표시 패널(110)의 최대 구동 주파수의 2배 또는 4배로 설정될 수 있다. 표시 패널(110)의 최대 구동 주파수가 120Hz인 경우, 제1 주파수는 240Hz 또는 480Hz로 설정될 수 있다. 이에, 하나의 패널 구동 프레임에서 바이어스 라인들(B1, ..., Bn)들로 인가되는 바이어스 제어 신호에 따른 스캐닝 동작이 소정 주기로 여러 번 반복될 수 있다. 예를 들어, 바이어스 드라이버(140)는 표시 패널(110)의 모든 구동 주파수들에서 표시 스캔 구간(DISPLAY SCAN) 동안 스캐닝 동작을 1회 수행하고, 표시 패널(110)의 최대 구동 주파수를 제외한 구동 주파수들에서 셀프 스캔 구간(SELF SCAN) 동안 스캐닝 동작을 적어도 1회 이상 수행할 수 있다(즉, 표시 패널(110)의 최대 구동 주파수에서는 셀프 스캔 구간(SELF SCAN)이 존재하지 않음). 또한, 표시 스캔 구간(DISPLAY SCAN)과 셀프 스캔 구간(SELF SCAN) 모두에서 턴온 전압 구간을 포함하는 발광 제어 신호도 표시 패널(110)의 구동 주파수(즉, 패널 구동 프레임의 프레임 레이트)보다 높은 제1 주파수로 구동될 수 있다. 예를 들어, 제1 주파수는 표시 패널(110)의 최대 구동 주파수의 2배 또는 4배로 설정될 수 있다. 표시 패널(110)의 최대 구동 주파수가 120Hz인 경우, 제1 주파수는 240Hz 또는 480Hz로 설정될 수 있다. 이에, 하나의 패널 구동 프레임에서 발광 라인들(E1, ..., En)들로 인가되는 발광 제어 신호에 따른 스캐닝 동작이 소정 주기로 여러 번 반복될 수 있다. 예를 들어, 발광 드라이버(150)는 표시 패널(110)의 모든 구동 주파수들에서 표시 스캔 구간(DISPLAY SCAN) 동안 스캐닝 동작을 1회 수행하고, 표시 패널(110)의 최대 구동 주파수를 제외한 구동 주파수들에서 셀프 스캔 구간(SELF SCAN) 동안 스캐닝 동작을 적어도 1회 이상 수행할 수 있다(즉, 표시 패널(110)의 최대 구동 주파수에서는 셀프 스캔 구간(SELF SCAN)이 존재하지 않음).
반면에, 표시 스캔 구간(DISPLAY SCAN)에서만 턴온 전압 구간을 포함하는 게이트 제어 신호 및 보상 제어 신호는 표시 패널(110)의 구동 주파수(즉, 패널 구동 프레임의 프레임 레이트)와 동일한 제2 주파수로 구동될 수 있다. 따라서, 제2 주파수는 제1 주파수의 약수로 설정될 수 있다. 이에, 하나의 패널 구동 프레임에서 게이트 라인들(S1, ..., Sn)들로 인가되는 게이트 제어 신호에 따른 스캐닝 동작이 한 번 수행될 수 있다. 예를 들어, 제1 및 제2 게이트 드라이버들(120-1, 120-2)는 표시 패널(110)의 모든 구동 주파수들에서 표시 스캔 구간(DISPLAY SCAN) 동안 스캐닝 동작을 1회 수행하고, 셀프 스캔 구간(SELF SCAN) 동안에는 스캐닝 동작을 수행하지 않을 수 있다. 마찬가지로, 하나의 패널 구동 프레임에서 보상 라인들(C1, ..., Cn)들로 인가되는 보상 제어 신호에 따른 스캐닝 동작이 한 번 수행될 수 있다. 예를 들어, 제1 및 제2 보상 드라이버들(130-1, 130-2)는 표시 패널(110)의 모든 구동 주파수들에서 표시 스캔 구간(DISPLAY SCAN) 동안 스캐닝 동작을 1회 수행하고, 셀프 스캔 구간(SELF SCAN) 동안에는 스캐닝 동작을 수행하지 않을 수 있다. 상술한 바와 같이, 화소 회로(111)들이 구동 트랜지스터의 게이트 단자를 초기화시키는 초기화 동작을 초기화 제어 신호의 인가 없이 수행하기 때문에, 표시 장치(100)는 표시 패널(110)의 일측에 초기화 제어 신호를 제공하는 초기화 드라이버를 포함하지 않고, 그에 따라, 게이트 제어 신호를 제공하는 제1 및 제2 게이트 드라이버들(120-1, 120-2)은 물론 보상 제어 신호를 제공하는 제1 및 제2 보상 드라이버들(130-1, 130-2)까지 표시 패널(110)의 양측에 배치될 수 있다. 따라서, 화소 회로(111)들에 인가되는 게이트 제어 신호 및 보상 제어 신호가 표시 패널(110)의 양측에서 인가되고, 그에 따라, 표시 패널(110) 내 화소 회로(111)의 위치에 따른 게이트 제어 신호 및 보상 제어 신호의 하강 시간 및/또는 상승 시간의 편차가 감소(또는 최소화)될 수 있다. 그 결과, 표시 패널(110) 내 화소 회로(111)의 위치에 따른 상기 편차에 기인한 휘도 불균일이 방지됨에 따라 표시 장치(100)는 표시 패널(110)이 낮은 구동 주파수로 동작하더라도 사용자에게 고품질의 이미지를 제공할 수 있다.
도 5는 도 1의 표시 장치에 포함된 화소 회로의 일 예를 나타내는 회로도이고, 도 6은 도 5의 화소 회로가 표시 스캔 동작을 수행하는 일 예를 나타내는 타이밍도이며, 도 7은 도 5의 화소 회로가 셀프 스캔 동작을 수행하는 일 예를 나타내는 타이밍도이다.
도 5 내지 도 7을 참조하면, 화소 회로(111a)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 스토리지 커패시터(CST) 및 발광 소자(ED)를 포함할 수 있다.
제1 트랜지스터(T1)(예를 들어, 구동 트랜지스터로 명명)는 제1 노드(N1)에 연결된 제1 단자, 제2 노드(N2)에 연결된 게이트 단자 및 제3 노드(N3)에 연결된 제2 단자를 포함할 수 있다. 제1 트랜지스터(T1)는 제2 노드(N2)의 전압(즉, 스토리지 커패시터(CST)에 저장된 데이터 신호)에 상응하는 구동 전류를 발광 소자(ED)로 흐르게 할 수 있다. 제2 트랜지스터(T2)(예를 들어, 스위칭 트랜지스터로 명명)는 데이터 라인(Dk)에 연결된(즉, 데이터 신호를 수신하는) 제1 단자, 제1 노드(N1)에 연결된 제2 단자 및 게이트 제어 신호(GW[i])를 수신하는 게이트 단자를 포함할 수 있다. 제2 트랜지스터(T2)가 게이트 제어 신호(GW[i])에 응답하여 턴온되면(즉, 게이트 제어 신호(GW[i])의 턴온 전압 구간에서), 데이터 라인(Dk)을 통해 인가된 데이터 신호가 제1 노드(N1)에 전달될 수 있다. 제3 트랜지스터(T3)(예를 들어, 보상 트랜지스터로 명명)는 제3 노드(N3)에 연결된 제1 단자, 제2 노드(N2)에 연결된 제2 단자 및 보상 제어 신호(GC[i])를 수신하는 게이트 단자를 포함할 수 있다. 제3 트랜지스터(T3)가 보상 제어 신호(GC[i])에 응답하여 턴온되면(즉, 보상 제어 신호(GC[i])의 턴온 전압 구간에서), 제1 트랜지스터(T1)의 제2 단자(즉, 제3 노드(N3))와 게이트 단자(즉, 제2 노드(N2))가 전기적으로 연결될 수 있다. 즉, 제3 트랜지스터(T3)가 턴온되면 제1 트랜지스터(T1)가 다이오드-연결되고, 그에 따라, 제1 트랜지스터(T1)의 문턱 전압이 보상될 수 있다. 제4 트랜지스터(T4)(예를 들어, 초기화 트랜지스터로 명명)는 제3 노드(N3)에 연결된 제1 단자, 제1 초기화 전압(VINT1)을 수신하는 제2 단자 및 게이트 제어 신호(GW[i])보다 앞서 인가되는 이전 게이트 제어 신호(GW[i-1])를 수신하는 게이트 단자를 포함할 수 있다. 제3 트랜지스터(T3)가 턴온된 상태에서 제4 트랜지스터(T4)가 이전 게이트 제어 신호(GW[i-1])에 응답하여 턴온되면(즉, 이전 게이트 제어 신호(GW[i-1])의 턴온 전압 구간에서), 제1 초기화 전압(VINT1)이 제2 노드(N2)에 전달될 수 있다. 즉, 제3 트랜지스터(T3)가 턴온된 상태에서 제4 트랜지스터(T4)가 턴온되면 제2 노드(N2)(즉, 제1 트랜지스터(T1)의 게이트 단자)가 제1 초기화 전압(VINT1)으로 초기화되고, 그에 따라, 제1 트랜지스터(T1)가 온-바이어스(on-bias) 상태를 가질 수 있다(즉, 온-바이어스 상태로 초기화). 이 때, 제1 초기화 전압(VINT1)은 데이터 라인(Dk)을 통해 인가되는 데이터 신호보다 낮은 전압으로 설정될 수 있다. 구체적으로, 제2 트랜지스터(T2)가 턴온됨에 따라 데이터 신호가 제1 노드(N1)로 전달될 때, 제2 노드(N2)가 데이터 신호보다 낮은 제1 초기화 전압(VINT1)으로 초기화되어 있어 제1 트랜지스터(T1)가 턴온되고, 그에 따라, 제1 노드(N1)로 전달된 데이터 신호가 다이오드-연결된 제1 트랜지스터(T1)를 경유하여 제2 노드(N2)에 전달될 수 있다. 이에, 제2 노드(N2)에 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압이 인가되고, 그에 따라, 스토리지 커패시터(CST)가 제1 트랜지스터(T1)의 문턱 전압이 보상된 데이터 신호를 저장할 수 있다. 한편, 표시 패널(110)이 낮은 구동 주파수로 동작할 때, 제2 노드(N2)로 공급되는 제1 초기화 전압(VINT1)이 지나치게 낮으면, 제1 트랜지스터(T1)의 히스테리시스 변화가 심해져 플리커 현상을 야기할 수 있다. 이에, 제1 초기화 전압(VINT1)은 제2 전원 전압(VSS)보다는 높은 전압으로 설정될 수 있다.
제5 트랜지스터(T5)(예를 들어, 제1 발광 트랜지스터로 명명)는 제1 전원 전압(VDD)을 수신하는 제1 단자, 제1 노드(N1)에 연결된 제2 단자 및 발광 제어 신호(EM[i])를 수신하는 게이트 단자를 포함할 수 있다. 제5 트랜지스터(T5)가 발광 제어 신호(EM[i])에 응답하여 턴온되면(즉, 발광 제어 신호(EM[i])의 턴온 전압 구간에서), 제1 전원 전압(VDD)과 제2 전원 전압(VSS) 사이에서 제1 트랜지스터(T1)를 거쳐 흐르는 구동 전류에 의해 발광 소자(ED)가 발광할 수 있다. 제6 트랜지스터(T6)(예를 들어, 제2 발광 트랜지스터로 명명)는 제3 노드(N3)에 연결된 제1 단자, 제4 노드(N4)에 연결된 제2 단자 및 발광 제어 신호(EM[i])를 수신하는 게이트 단자를 포함할 수 있다. 제6 트랜지스터(T6)가 발광 제어 신호(EM[i])에 응답하여 턴온되면(즉, 발광 제어 신호(EM[i])의 턴온 전압 구간에서), 제1 전원 전압(VDD)과 제2 전원 전압(VSS) 사이에서 제1 트랜지스터(T1)를 거쳐 흐르는 전류에 의해 발광 소자(ED)가 발광할 수 있다. 한편, 상기에서는 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 발광 제어 신호(EM[i])를 공통으로 인가받아 동시에 턴온 및 턴오프되는 것으로 설명되고 있으나, 실시예에 따라, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 서로 독립적인 발광 제어 신호들을 각각 수신할 수도 있다. 제7 트랜지스터(T7)(예를 들어, 리셋 트랜지스터로 명명)는 제4 노드(N4)에 연결된 제1 단자, 제2 초기화 전압(VINT2)을 수신하는 제2 단자 및 바이어스 제어 신호(GB[i])를 수신하는 게이트 단자를 포함할 수 있다. 제7 트랜지스터(T7)가 바이어스 제어 신호(GB[i])에 응답하여 턴온되면(즉, 바이어스 제어 신호(GB[i])의 턴온 전압 구간에서), 제2 초기화 전압(VINT2)이 제4 노드(N4)에 전달될 수 있다. 즉, 제7 트랜지스터(T7)가 턴온되면 제4 노드(N4)(즉, 발광 소자(ED)의 제1 단자)가 제2 초기화 전압(VINT1)으로 리셋될 수 있다. 구체적으로, 발광 소자(ED)의 제1 단자(예를 들어, 유기 발광 다이오드의 애노드)로 제2 초기화 전압(VINT2)이 공급되면, 발광 소자(ED)의 기생 커패시터가 방전되고, 그에 따라, 의도치 않은 미세 발광이 방지되어 화소 회로(111a)의 블랙 표현 능력이 향상될 수 있다. 한편, 제1 초기화 전압(VINT1)(즉, 제2 노드(N2)를 초기화하는 전압)과 제2 초기화 전압(VINT2)(즉, 제4 노드(N4)를 초기화하는 전압)은 서로 다르게 설정될 수 있다. 한편, 제4 노드(N4)에 공급되는 제2 초기화 전압(VINT2)이 소정의 기준보다 높아지는 경우 발광 소자(ED)의 기생 커패시터가 방전되지 않고 오히려 충전될 수 있다. 이에, 제2 초기화 전압(VINT2)은 제2 전원 전압(VSS)보다 낮은 전압으로 설정될 수 있다. 실시예에 따라, 제2 초기화 전압(VINT2)은 패널 구동 프레임의 구동 시간(즉, 패널 구동 프레임의 프레임 레이트)에 기초하여 가변될 수 있다. 이 경우, 제2 초기화 전압(VINT2)이 표시 패널(110)의 동작 주파수에 따라 변하므로, 발광 소자(ED)의 기생 커패시터가 효율적으로 방전될 수 있다.
제8 트랜지스터(T8)는 제1 노드(N1)에 연결된 제1 단자, 바이어스 전압(VBIAS)을 수신하는 제2 단자 및 바이어스 제어 신호(GB[i])를 수신하는 게이트 단자를 포함할 수 있다. 제8 트랜지스터(T8)가 바이어스 제어 신호(GB[i])에 응답하여 턴온되면(즉, 바이어스 제어 신호(GB[i])의 턴온 전압 구간에서), 바이어스 전압(VBIAS)이 제1 노드(N1)에 전달될 수 있다. 즉, 제8 트랜지스터(T8)가 턴온됨에 따라 바이어스 전압(VBIAS)이 제1 노드(N1)로 인가되고, 제1 노드(N1)의 전압이 바이어스 전압(VBIAS)으로 변경됨에 따라 제1 트랜지스터(T1)의 특성 곡선이 변경될 수 있다. 이에, 제1 트랜지스터(T1)의 히스테리시스에 의한 휘도 변화가 개선될 수 있다. 예를 들어, 바이어스 전압(VBIAS)는 데이터 신호의 전압 범위 내의 소정의 전압(즉, DC 전압) 또는 제1 게이트 제어 신호(GW) 등의 게이트-온 전압(VGH)으로 설정될 수 있다. 실시예에 따라, 바이어스 전압(VBIAS)은 패널 구동 프레임의 구동 시간(즉, 패널 구동 프레임의 프레임 레이트)에 기초하여 가변될 수 있다. 이 경우, 바이어스 전압(VBIAS)이 표시 패널(110)의 동작 주파수에 따라 변하므로, 제1 트랜지스터(T1)의 히스테리시스에 의한 휘도 변화가 효율적으로 개선될 수 있다. 스토리지 커패시터(CST)는 제1 전원 전압(VDD)을 수신하는 제1 단자 및 제2 노드(N2)에 연결된 제2 단자를 포함할 수 있다. 상술한 바와 같이, 제2 트랜지스터(T2)가 턴온됨에 따라 제1 노드(N1)로 전달된 데이터 신호가 다이오드-연결된 제1 트랜지스터(T1)를 경유하여 제2 노드(N2)로 전달되기 때문에, 스토리지 커패시터(CST)는 제1 트랜지스터(T1)의 문턱 전압이 보상된 데이터 신호를 저장할 수 있다. 발광 소자(ED)는 제4 노드(N4)에 연결된 제1 단자 및 제1 전원 전압(VDD)보다 낮은 제2 전원 전압(VSS)을 수신하는 제2 단자를 포함할 수 있다. 상술한 바와 같이, 발광 소자(ED)는 제1 트랜지스터(T1)로부터 공급되는 구동 전류에 기초하여 소정의 휘도를 가진 광을 방출할 수 있다. 일 실시예에서, 발광 소자(ED)는 유기 발광층을 포함하는 유기 발광 다이오드일 수 있다. 다른 실시예에서, 발광 소자(ED)는 무기 물질로 형성되는 무기 발광 소자(예를 들어, 퀀텀닷)일 수 있다. 실시예에 따라, 복수의 발광 소자(ED)들이 제2 전원 전압(VSS)과 제4 노드(N4) 사이에 병렬 및/또는 직렬로 연결될 수도 있다. 이와 같이, 화소 회로(111a)는 8개의 트랜지스터들(T1, ..., T8)과 1개의 커패시터(CST)를 포함하는 소위 8T-1C 구조를 가질 수 있다. 일 실시예에서, 제3 트랜지스터(T3)는 산화물 박막 트랜지스터로 구현될 수 있다. 이 경우, 제3 트랜지스터(T3)가 저온 다결정 실리콘(low temperature poly-silicon; LTPS) 박막 트랜지스터로 구현되는 경우에 비해 제3 트랜지스터(T3)를 통해 흐르는 누설 전류가 감소될 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 제3 트랜지스터(T3)는 엔모스 트랜지스터이고, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)는 피모스(p-channel metal oxide semiconductor; PMOS) 트랜지스터들일 수 있다. 다만, 이것은 예시적인 것으로서, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 제8 트랜지스터(T8) 중에서 적어도 하나 이상이 엔모스 트랜지스터일 수도 있다. 한편, 실시예에 따라, 화소 회로(111a)는 제2 노드(N2)에 연결된 제1 단자 및 제3 트랜지스터(T3)의 게이트 단자에 연결된 제2 단자를 포함하는 부스트(boost) 커패시터를 더 포함할 수 있다. 부스트 커패시터(CB)는 제2 노드(N2)의 전압을 부스팅할 수 있다.
한편, 화소 회로(111a)는 패널 구동 프레임의 구동 시간이 최소 구동 시간일 때(즉, 표시 패널(110)의 구동 주파수가 최대 구동 주파수일 때) 1회의 표시 스캔 동작을 수행하고, 패널 구동 프레임의 구동 시간이 최소 구동 시간이 아닐 때(즉, 표시 패널(110)의 구동 주파수가 최대 구동 주파수보다 낮을 때) 1회의 표시 스캔 동작 및 적어도 1회 이상의 셀프 스캔 동작을 수행할 수 있다. 상술한 바와 같이, 표시 스캔 동작은 데이터 신호를 수신하여 발광 소자(ED)를 발광시키는 동작이고, 셀프 스캔 동작은 제1 트랜지스터(T1)(즉, 구동 트랜지스터)의 특성을 변경시키는 동작이다. 도 6에 도시된 바와 같이, 화소 회로(111a)가 표시 스캔 동작을 수행할 때, 게이트 제어 신호(GW[i]), 이전 게이트 제어 신호(GW[i-1]), 보상 제어 신호(GC[i]), 바이어스 제어 신호(GB[i]) 및 발광 제어 신호(EM[i]) 각각은 턴온 전압 구간(예를 들어, 도 6에서 게이트 제어 신호(GW[i]), 이전 게이트 제어 신호(GW[i-1]), 바이어스 제어 신호(GB[i]) 및 발광 제어 신호(EM[i])의 로직 로우(logic low) 구간 및 보상 제어 신호(GC[i])의 로직 하이(logic high) 구간)을 포함할 수 있다. 한편, 발광 제어 신호(EM[i])의 턴오프 전압 구간 내에 게이트 제어 신호(GW[i])의 턴온 전압 구간, 이전 게이트 제어 신호(GW[i-1])의 턴온 전압 구간, 보상 제어 신호(GC[i])의 턴온 전압 구간 및 바이어스 제어 신호(GB[i])의 턴온 전압 구간이 위치할 수 있다. 또한, 보상 제어 신호(GC[i])의 턴온 전압 구간 이전에 바이어스 제어 신호(GB[i])의 턴온 전압 구간이 위치할 수 있다. 나아가, 보상 제어 신호(GC[i])의 턴온 전압 구간 내에 이전 게이트 제어 신호(GW[i-1])의 턴온 전압 구간과 게이트 제어 신호(GC[i])의 턴온 전압 구간이 순차적으로 위치할 수 있다. 구체적으로, 발광 제어 신호(EM[i])의 턴오프 전압 구간이 시작되면, 바이어스 제어 신호(GB[i]))의 턴온 전압 구간에서 리셋-바이어스 동작(BCB)이 수행될 수 있다. 즉, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴오프됨에 따라 발광 소자(ED)에 구동 전류가 흐르지 않은 상태에서, 제7 트랜지스터(T7)가 턴온됨에 따라 제2 초기화 전압(VINT2)이 제4 노드(N4)에 인가되고, 제8 트랜지스터(T8)가 턴온됨에 따라 바이어스 전압(VBIAS)이 제1 노드(N1)에 인가될 수 있다. 이후, 보상 제어 신호(GC[i])의 턴온 전압 구간 및 이전 게이트 제어 신호(GW[i-1])의 턴온 전압 구간에서 초기화 동작(INIT)이 수행될 수 있다. 즉, 보상 제어 신호(GC[i])의 턴온 전압 구간에서 제3 트랜지스터(T3)가 턴온되고, 이전 게이트 제어 신호(GW[i-1])의 턴온 전압 구간에서 제4 트랜지스터(T4)가 턴온되므로, 제1 초기화 전압(VINT1)이 제2 노드(N2)에 인가될 수 있다. 다음, 보상 제어 신호(GC[i])의 턴온 전압 구간 및 게이트 제어 신호(GW[i])의 턴온 전압 구간에서 문턱 전압 보상 및 데이터 기입 동작(COMP/WR)이 수행될 수 있다. 즉, 보상 제어 신호(GC[i])의 턴온 전압 구간에서 제3 트랜지스터(T3)가 턴온되고, 게이트 제어 신호(GW[i])의 턴온 전압 구간에서 제2 트랜지스터(T2)가 턴온되며, 제2 노드(N2)가 데이터 신호보다 낮은 제1 초기화 전압(VINT1)으로 초기화되어 있어 제1 트랜지스터(T1)가 턴온되므로, 스토리지 커패시터(CST)에 제1 트랜지스터(T1)의 문턱 전압이 보상된 데이터 신호가 저장될 수 있다. 이후, 발광 제어 신호(EM[i])의 턴온 전압 구간에서 발광 동작(EMIT)이 수행될 수 있다. 즉, 발광 제어 신호(EM[i])의 턴온 전압 구간에서 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴온됨에 따라 발광 소자(ED)에 구동 전류가 흘러 발광 소자(ED)가 발광할 수 있다.
도 7에 도시된 바와 같이, 화소 회로(111a)가 셀프 스캔 동작을 수행할 때, 바이어스 제어 신호(GB[i]) 및 발광 제어 신호(EM[i]) 각각은 턴온 전압 구간(예를 들어, 도 7에서 바이어스 제어 신호(GB[i]) 및 발광 제어 신호(EM[i])의 로직 로우 구간)을 포함하고, 게이트 제어 신호(GW[i]), 이전 게이트 제어 신호(GW[i-1]) 및 보상 제어 신호(GC[i]) 각각은 턴온 전압 구간을 포함하지 않을 수 있다. 다시 말하면, 화소 회로(111a)가 셀프 스캔 동작을 수행할 때에는 게이트 제어 신호(GW[i]), 이전 게이트 제어 신호(GW[i-1]) 및 보상 제어 신호(GC[i]) 각각은 턴오프 전압 구간(예를 들어, 도 7에서 게이트 제어 신호(GW[i]) 및 이전 게이트 제어 신호(GW[i-1])의 로직 하이 구간 및 보상 제어 신호(GC[i])의 로직 로우 구간)만을 갖는 것이다. 한편, 발광 제어 신호(EM[i])의 턴오프 전압 구간 내에 바이어스 제어 신호(GB[i])의 턴온 전압 구간이 위치할 수 있다. 구체적으로, 발광 제어 신호(EM[i])의 턴오프 전압 구간이 시작되면, 바이어스 제어 신호(GB[i]))의 턴온 전압 구간에서 리셋-바이어스 동작(BCB)이 수행될 수 있다. 즉, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴오프됨에 따라 발광 소자(ED)에 구동 전류가 흐르지 않은 상태에서, 제7 트랜지스터(T7)가 턴온됨에 따라 제2 초기화 전압(VINT2)이 제4 노드(N4)에 인가되고, 제8 트랜지스터(T8)가 턴온됨에 따라 바이어스 전압(VBIAS)이 제1 노드(N1)에 인가될 수 있다. 이후, 발광 제어 신호(EM[i])의 턴온 전압 구간에서 발광 동작(EMIT)이 수행될 수 있다. 즉, 발광 제어 신호(EM[i])의 턴온 전압 구간에서 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴온됨에 따라 발광 소자(ED)에 구동 전류가 흘러 발광 소자(ED)가 발광할 수 있다.
이와 같이, 화소 회로(111a)는 제1 노드(N1)에 연결된 제1 단자, 제2 노드(N2)에 연결된 게이트 단자 및 제3 노드(N3)에 연결된 제2 단자를 포함하는 제1 트랜지스터(T1), 데이터 신호를 수신하는 제1 단자, 제1 노드(N1)에 연결된 제2 단자 및 게이트 제어 신호(GW[i])를 수신하는 게이트 단자를 포함하는 제2 트랜지스터(T2), 제3 노드(N3)에 연결된 제1 단자, 제2 노드(N2)에 연결된 제2 단자 및 보상 제어 신호(GC[i])를 수신하는 게이트 단자를 포함하는 제3 트랜지스터(T3), 제3 노드(N3)에 연결된 제1 단자, 제1 초기화 전압(VINT1)을 수신하는 제2 단자 및 게이트 제어 신호(GW[i])보다 앞서 인가되는 이전 게이트 제어 신호(GW[i-1])를 수신하는 게이트 단자를 포함하는 제4 트랜지스터(T4), 제1 전원 전압(VDD)을 수신하는 제1 단자, 제1 노드(N1)에 연결된 제2 단자 및 발광 제어 신호(EM[i])를 수신하는 게이트 단자를 포함하는 제5 트랜지스터(T5), 제3 노드(N3)에 연결된 제1 단자, 제4 노드(N4)에 연결된 제2 단자 및 발광 제어 신호(EM[i])를 수신하는 게이트 단자를 포함하는 제6 트랜지스터(T6), 제4 노드(N4)에 연결된 제1 단자, 제2 초기화 전압(VINT2)을 수신하는 제2 단자 및 바이어스 제어 신호(GB[i])를 수신하는 게이트 단자를 포함하는 제7 트랜지스터(T7), 제1 노드(N1)에 연결된 제1 단자, 바이어스 전압(VBIAS)을 수신하는 제2 단자 및 바이어스 제어 신호(GB[i])를 수신하는 게이트 단자를 포함하는 제8 트랜지스터(T8), 제1 전원 전압(VDD)을 수신하는 제1 단자 및 제2 노드(N2)에 연결된 제2 단자를 포함하는 스토리지 커패시터(CST), 및 제4 노드(N4)에 연결된 제1 단자 및 제1 전원 전압(VDD)보다 낮은 제2 전원 전압(VSS)을 수신하는 제2 단자를 포함하는 발광 소자(ED)를 포함(실시예에 따라, 제2 노드(N2)에 연결된 제1 단자 및 제3 트랜지스터(T3)의 게이트 단자에 연결된 제2 단자를 포함하는 부스트 커패시터를 더 포함)하고, 패널 구동 프레임의 구동 시간이 최소 구동 시간일 때 1회의 표시 스캔 동작(즉, 데이터 신호를 수신하여 발광 소자를 발광시키는 동작)을 수행하고, 패널 구동 프레임의 구동 시간이 최소 구동 시간이 아닐 때 1회의 표시 스캔 동작 및 적어도 1회 이상의 셀프 스캔 동작(즉, 구동 트랜지스터의 특성을 변경시키는 동작)을 수행함으로써, 패널 구동 프레임 동안 구동 트랜지스터(T1)의 특성이 소정의 상태로 고정되어 히스테리시스 특성에 의해 표시 패널(110) 상에 플리커가 발생하는 현상을 방지하고, 구동 트랜지스터(T1)의 게이트 단자를 초기화시키는 초기화 동작(INIT)을 초기화 제어 신호의 인가 없이 수행(즉, 표시 패널(110)의 일측에 초기화 제어 신호를 제공하는 초기화 드라이버가 배치되지 않으므로, 종래에 초기화 드라이버가 배치되었던 공간에 보상 제어 신호(GC[i])를 제공하는 보상 드라이버를 추가로 배치하여 보상 제어 신호(GC[i])가 표시 패널(110)의 양측에서 인가되도록 함)하여 표시 패널(110) 내 화소 회로(111a)의 위치에 따른 보상 제어 신호(GC[i])의 하강 시간 및/또는 상승 시간의 편차에 기인한 휘도 불균일이 발생하는 현상을 방지할 수 있다. 그 결과, 화소 회로(111a)를 포함하는 표시 장치(100)는 표시 패널(110)이 낮은 구동 주파수로 동작하더라도 사용자에게 고품질의 이미지를 제공할 수 있다.
도 8은 도 1의 표시 장치에 포함된 화소 회로의 다른 예를 나타내는 회로도이고, 도 9는 도 8의 화소 회로가 표시 스캔 동작을 수행하는 일 예를 나타내는 타이밍도이며, 도 10은 도 8의 화소 회로가 셀프 스캔 동작을 수행하는 일 예를 나타내는 타이밍도이다.
도 8 내지 도 10을 참조하면, 화소 회로(111b)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 스토리지 커패시터(CST) 및 발광 소자(ED)를 포함할 수 있다. 실시예에 따라, 화소 회로(111b)는 제2 노드(N2)에 연결된 제1 단자 및 제3 트랜지스터(T3)의 게이트 단자에 연결된 제2 단자를 포함하는 부스트 커패시터를 더 포함함으로써 제2 노드(N2)의 전압을 부스팅할 수 있다. 한편, 제4 트랜지스터(T4)의 게이트 단자에 인가되는 신호를 제외하고는, 도 8의 화소 회로(111b)와 도 5의 화소 회로(111a)는 실질적으로 동일하므로, 이들 간의 중복되는 설명은 생략하기로 한다.
제3 트랜지스터(T3)는 제3 노드(N3)에 연결된 제1 단자, 제2 노드(N2)에 연결된 제2 단자 및 보상 제어 신호(GC[i])를 수신하는 게이트 단자를 포함할 수 있다. 제3 트랜지스터(T3)가 보상 제어 신호(GC[i])에 응답하여 턴온되면(즉, 보상 제어 신호(GC[i])의 턴온 전압 구간에서), 제1 트랜지스터(T1)의 제2 단자(즉, 제3 노드(N3))와 게이트 단자(즉, 제2 노드(N2))가 전기적으로 연결될 수 있다. 즉, 제3 트랜지스터(T3)가 턴온되면 제1 트랜지스터(T1)가 다이오드-연결되고, 그에 따라, 제1 트랜지스터(T1)의 문턱 전압이 보상될 수 있다. 일 실시예에서, 제3 트랜지스터(T3)는 산화물 박막 트랜지스터로 구현될 수 있다. 이 경우, 제3 트랜지스터(T3)가 저온 다결정 실리콘 박막 트랜지스터로 구현되는 경우에 비해 제3 트랜지스터(T3)를 통해 흐르는 누설 전류가 감소될 수 있다. 예를 들어, 도 8에 도시된 바와 같이, 제3 트랜지스터(T3)는 엔모스 트랜지스터이고, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 제8 트랜지스터(T8)는 피모스 트랜지스터들일 수 있다. 다만, 이것은 예시적인 것으로서, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 제8 트랜지스터(T8) 중에서 적어도 하나 이상이 엔모스 트랜지스터일 수도 있다. 제4 트랜지스터(T4)는 제3 노드(N3)에 연결된 제1 단자, 제1 초기화 전압(VINT1)을 수신하는 제2 단자 및 바이어스 제어 신호(GB[i])를 수신하는 게이트 단자를 포함할 수 있다. 제3 트랜지스터(T3)가 턴온된 상태에서 제4 트랜지스터(T4)가 바이어스 제어 신호(GB[i])에 응답하여 턴온되면(즉, 바이어스 제어 신호(GB[i])의 턴온 전압 구간에서), 제1 초기화 전압(VINT1)이 제2 노드(N2)에 전달될 수 있다. 즉, 제3 트랜지스터(T3)가 턴온된 상태에서 제4 트랜지스터(T4)가 턴온되면 제2 노드(N2)(즉, 제1 트랜지스터(T1)의 게이트 단자)가 제1 초기화 전압(VINT1)으로 초기화되고, 그에 따라, 제1 트랜지스터(T1)가 온-바이어스 상태를 가질 수 있다(즉, 온-바이어스 상태로 초기화). 이 때, 제1 초기화 전압(VINT1)은 데이터 라인(Dk)을 통해 인가되는 데이터 신호보다 낮은 전압으로 설정될 수 있다. 구체적으로, 제2 트랜지스터(T2)가 턴온됨에 따라 데이터 신호가 제1 노드(N1)로 전달될 때, 제2 노드(N2)가 데이터 신호보다 낮은 제1 초기화 전압(VINT1)으로 초기화되어 있어 제1 트랜지스터(T1)가 턴온되고, 그에 따라, 제1 노드(N1)로 전달된 데이터 신호가 다이오드-연결된 제1 트랜지스터(T1)를 경유하여 제2 노드(N2)에 전달될 수 있다. 이에, 제2 노드(N2)에 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압이 인가되고, 그에 따라, 스토리지 커패시터(CST)가 제1 트랜지스터(T1)의 문턱 전압이 보상된 데이터 신호를 저장할 수 있다. 한편, 표시 패널(110)이 낮은 구동 주파수로 동작할 때, 제2 노드(N2)로 공급되는 제1 초기화 전압(VINT1)이 지나치게 낮으면, 제1 트랜지스터(T1)의 히스테리시스 변화가 심해져 플리커 현상을 야기할 수 있다. 이에, 제1 초기화 전압(VINT1)은 제2 전원 전압(VSS)보다는 높은 전압으로 설정될 수 있다.
한편, 화소 회로(111b)는 패널 구동 프레임의 구동 시간이 최소 구동 시간일 때(즉, 표시 패널(110)의 구동 주파수가 최대 구동 주파수일 때) 1회의 표시 스캔 동작을 수행하고, 패널 구동 프레임의 구동 시간이 최소 구동 시간이 아닐 때(즉, 표시 패널(110)의 구동 주파수가 최대 구동 주파수보다 낮을 때) 1회의 표시 스캔 동작 및 적어도 1회 이상의 셀프 스캔 동작을 수행할 수 있다. 상술한 바와 같이, 표시 스캔 동작은 데이터 신호를 수신하여 발광 소자(ED)를 발광시키는 동작이고, 셀프 스캔 동작은 제1 트랜지스터(T1)(즉, 구동 트랜지스터)의 특성을 변경시키는 동작이다. 도 9에 도시된 바와 같이, 화소 회로(111b)가 표시 스캔 동작을 수행할 때, 게이트 제어 신호(GW[i]), 보상 제어 신호(GC[i]), 바이어스 제어 신호(GB[i]) 및 발광 제어 신호(EM[i]) 각각은 턴온 전압 구간(예를 들어, 도 9에서 게이트 제어 신호(GW[i]), 바이어스 제어 신호(GB[i]) 및 발광 제어 신호(EM[i])의 로직 로우 구간 및 보상 제어 신호(GC[i])의 로직 하이 구간)을 포함할 수 있다. 한편, 발광 제어 신호(EM[i])의 턴오프 전압 구간 내에 게이트 제어 신호(GW[i])의 턴온 전압 구간, 보상 제어 신호(GC[i])의 턴온 전압 구간 및 바이어스 제어 신호(GB[i])의 턴온 전압 구간이 위치할 수 있다. 또한, 보상 제어 신호(GC[i])의 턴온 전압 구간 내에 바이어스 제어 신호(GB[i])의 턴온 전압 구간과 게이트 제어 신호(GW[i])의 턴온 전압 구간이 순차적으로 위치할 수 있다. 구체적으로, 발광 제어 신호(EM[i])의 턴오프 전압 구간 및 보상 제어 신호(GC[i])의 턴온 전압 구간이 시작되면, 바이어스 제어 신호(GB[i]))의 턴온 전압 구간에서 리셋-바이어스 동작(BCB) 및 초기화 동작(INIT)이 수행될 수 있다. 즉, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴오프됨에 따라 발광 소자(ED)에 구동 전류가 흐르지 않은 상태에서, 제7 트랜지스터(T7)가 턴온됨에 따라 제2 초기화 전압(VINT2)이 제4 노드(N4)에 인가되고, 제8 트랜지스터(T8)가 턴온됨에 따라 바이어스 전압(VBIAS)이 제1 노드(N1)에 인가될 수 있다. 또한, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴오프됨에 따라 발광 소자(ED)에 구동 전류가 흐르지 않은 상태에서, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)가 턴온되므로, 제1 초기화 전압(VINT1)이 제2 노드(N2)에 인가될 수 있다. 다음, 보상 제어 신호(GC[i])의 턴온 전압 구간 및 게이트 제어 신호(GW[i])의 턴온 전압 구간에서 문턱 전압 보상 및 데이터 기입 동작(COMP/WR)이 수행될 수 있다. 즉, 보상 제어 신호(GC[i])의 턴온 전압 구간에서 제3 트랜지스터(T3)가 턴온되고, 게이트 제어 신호(GW[i])의 턴온 전압 구간에서 제2 트랜지스터(T2)가 턴온되며, 제2 노드(N2)가 데이터 신호보다 낮은 제1 초기화 전압(VINT1)으로 초기화되어 있어 제1 트랜지스터(T1)가 턴온되므로, 스토리지 커패시터(CST)에 제1 트랜지스터(T1)의 문턱 전압이 보상된 데이터 신호가 저장될 수 있다. 이후, 발광 제어 신호(EM[i])의 턴온 전압 구간에서 발광 동작(EMIT)이 수행될 수 있다. 즉, 발광 제어 신호(EM[i])의 턴온 전압 구간에서 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴온됨에 따라 발광 소자(ED)에 구동 전류가 흘러 발광 소자(ED)가 발광할 수 있다.
도 10에 도시된 바와 같이, 화소 회로(111b)가 셀프 스캔 동작을 수행할 때, 바이어스 제어 신호(GB[i]) 및 발광 제어 신호(EM[i]) 각각은 턴온 전압 구간(예를 들어, 도 10에서 바이어스 제어 신호(GB[i]) 및 발광 제어 신호(EM[i])의 로직 로우 구간)을 포함하고, 게이트 제어 신호(GW[i]) 및 보상 제어 신호(GC[i]) 각각은 턴온 전압 구간을 포함하지 않을 수 있다. 다시 말하면, 화소 회로(111b)가 셀프 스캔 동작을 수행할 때에는 게이트 제어 신호(GW[i]) 및 보상 제어 신호(GC[i]) 각각은 턴오프 전압 구간(예를 들어, 도 10에서 게이트 제어 신호(GW[i])의 로직 하이 구간 및 보상 제어 신호(GC[i])의 로직 로우 구간)만을 갖는 것이다. 한편, 발광 제어 신호(EM[i])의 턴오프 전압 구간 내에 바이어스 제어 신호(GB[i])의 턴온 전압 구간이 위치할 수 있다. 구체적으로, 발광 제어 신호(EM[i])의 턴오프 전압 구간이 시작되면, 바이어스 제어 신호(GB[i]))의 턴온 전압 구간에서 리셋-바이어스 동작(BCB)이 수행될 수 있다. 즉, 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴오프됨에 따라 발광 소자(ED)에 구동 전류가 흐르지 않은 상태에서, 제7 트랜지스터(T7)가 턴온됨에 따라 제2 초기화 전압(VINT2)이 제4 노드(N4)에 인가되고, 제8 트랜지스터(T8)가 턴온됨에 따라 바이어스 전압(VBIAS)이 제1 노드(N1)에 인가될 수 있다. 이후, 발광 제어 신호(EM[i])의 턴온 전압 구간에서 발광 동작(EMIT)이 수행될 수 있다. 즉, 발광 제어 신호(EM[i])의 턴온 전압 구간에서 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴온됨에 따라 발광 소자(ED)에 구동 전류가 흘러 발광 소자(ED)가 발광할 수 있다.
이와 같이, 화소 회로(111b)는 제1 노드(N1)에 연결된 제1 단자, 제2 노드(N2)에 연결된 게이트 단자 및 제3 노드(N3)에 연결된 제2 단자를 포함하는 제1 트랜지스터(T1), 데이터 신호를 수신하는 제1 단자, 제1 노드(N1)에 연결된 제2 단자 및 게이트 제어 신호(GW[i])를 수신하는 게이트 단자를 포함하는 제2 트랜지스터(T2), 제3 노드(N3)에 연결된 제1 단자, 제2 노드(N2)에 연결된 제2 단자 및 보상 제어 신호(GC[i])를 수신하는 게이트 단자를 포함하는 제3 트랜지스터(T3), 제3 노드(N3)에 연결된 제1 단자, 제1 초기화 전압(VINT1)을 수신하는 제2 단자 및 보상 제어 신호(GC[i])를 수신하는 게이트 단자를 포함하는 제4 트랜지스터(T4), 제1 전원 전압(VDD)을 수신하는 제1 단자, 제1 노드(N1)에 연결된 제2 단자 및 발광 제어 신호(EM[i])를 수신하는 게이트 단자를 포함하는 제5 트랜지스터(T5), 제3 노드(N3)에 연결된 제1 단자, 제4 노드(N4)에 연결된 제2 단자 및 발광 제어 신호(EM[i])를 수신하는 게이트 단자를 포함하는 제6 트랜지스터(T6), 제4 노드(N4)에 연결된 제1 단자, 제2 초기화 전압(VINT2)을 수신하는 제2 단자 및 바이어스 제어 신호(GB[i])를 수신하는 게이트 단자를 포함하는 제7 트랜지스터(T7), 제1 노드(N1)에 연결된 제1 단자, 바이어스 전압(VBIAS)을 수신하는 제2 단자 및 바이어스 제어 신호(GB[i])를 수신하는 게이트 단자를 포함하는 제8 트랜지스터(T8), 제1 전원 전압(VDD)을 수신하는 제1 단자 및 제2 노드(N2)에 연결된 제2 단자를 포함하는 스토리지 커패시터(CST), 및 제4 노드(N4)에 연결된 제1 단자 및 제1 전원 전압(VDD)보다 낮은 제2 전원 전압(VSS)을 수신하는 제2 단자를 포함하는 발광 소자(ED)를 포함(실시예에 따라, 제2 노드(N2)에 연결된 제1 단자 및 제3 트랜지스터(T3)의 게이트 단자에 연결된 제2 단자를 포함하는 부스트 커패시터를 더 포함)하고, 패널 구동 프레임의 구동 시간이 최소 구동 시간일 때 1회의 표시 스캔 동작(즉, 데이터 신호를 수신하여 발광 소자를 발광시키는 동작)을 수행하고, 패널 구동 프레임의 구동 시간이 최소 구동 시간이 아닐 때 1회의 표시 스캔 동작 및 적어도 1회 이상의 셀프 스캔 동작(즉, 구동 트랜지스터의 특성을 변경시키는 동작)을 수행함으로써, 패널 구동 프레임 동안 구동 트랜지스터(T1)의 특성이 소정의 상태로 고정되어 히스테리시스 특성에 의해 표시 패널(110) 상에 플리커가 발생하는 현상을 방지하고, 구동 트랜지스터(T1)의 게이트 단자를 초기화시키는 초기화 동작(INIT)을 초기화 제어 신호의 인가 없이 수행(즉, 표시 패널(110)의 일측에 초기화 제어 신호를 제공하는 초기화 드라이버가 배치되지 않으므로, 종래에 초기화 드라이버가 배치되었던 공간에 보상 제어 신호(GC[i])를 제공하는 보상 드라이버를 추가로 배치하여 보상 제어 신호(GC[i])가 표시 패널(110)의 양측에서 인가되도록 함)하여 표시 패널(110) 내 화소 회로(111b)의 위치에 따른 보상 제어 신호(GC[i])의 하강 시간 및/또는 상승 시간의 편차에 기인한 휘도 불균일이 발생하는 현상을 방지할 수 있다. 그 결과, 화소 회로(111b)를 포함하는 표시 장치(100)는 표시 패널(110)이 낮은 구동 주파수로 동작하더라도 사용자에게 고품질의 이미지를 제공할 수 있다.
도 11은 본 발명의 실시예들에 따른 전자 기기를 나타내는 블록도이고, 도 12는 도 11의 전자 기기가 스마트폰으로 구현된 일 예를 나타내는 도면이다.
도 11 및 도 12를 참조하면, 전자 기기(1000)는 프로세서(1010), 메모리 장치(1020), 스토리지 장치(1030), 입출력 장치(1040), 파워 서플라이(1050) 및 표시 장치(1060)를 포함할 수 있다. 이 때, 표시 장치(1060)는 도 1의 표시 장치(100)일 수 있다. 또한, 전자 기기(1000)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다. 일 실시예에서, 도 12에 도시된 바와 같이, 전자 기기(1000)는 스마트폰으로 구현될 수 있다. 다만, 이것은 예시적인 것으로서, 전자 기기(1000)가 그에 한정되지는 않는다. 예를 들어, 전자 기기(1000)는 휴대폰, 비디오폰, 스마트패드, 스마트 워치, 태블릿 PC, 차량용 네비게이션, 컴퓨터 모니터, 노트북, 헤드 마운트 디스플레이 장치 등으로 구현될 수도 있다.
프로세서(1010)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1010)는 마이크로프로세서(micro processor), 중앙 처리 유닛(central processing unit), 어플리케이션 프로세서(application processor) 등일 수 있다. 프로세서(1010)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통해 다른 구성 요소들에 연결될 수 있다. 실시예에 따라, 프로세서(1010)는 주변 구성 요소 상호 연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. 메모리 장치(1020)는 전자 기기(1000)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(1020)는 이피롬(Erasable Programmable Read-Only Memory; EPROM) 장치, 이이피롬(Electrically Erasable Programmable Read-Only Memory; EEPROM) 장치, 플래시 메모리 장치(flash memory device), 피램(Phase Change Random Access Memory; PRAM) 장치, 알램(Resistance Random Access Memory; RRAM) 장치, 엔에프지엠(Nano Floating Gate Memory; NFGM) 장치, 폴리머램(Polymer Random Access Memory; PoRAM) 장치, 엠램(Magnetic Random Access Memory; MRAM), 에프램(Ferroelectric Random Access Memory; FRAM) 장치 등과 같은 비휘발성 메모리 장치 및/또는 디램(Dynamic Random Access Memory; DRAM) 장치, 에스램(Static Random Access Memory; SRAM) 장치, 모바일 DRAM 장치 등과 같은 휘발성 메모리 장치를 포함할 수 있다. 스토리지 장치(1030)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(1040)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 실시예에 따라, 표시 장치(1060)가 입출력 장치(1040)에 포함될 수도 있다. 파워 서플라이(1050)는 전자 기기(1000)의 동작에 필요한 파워를 공급할 수 있다. 표시 장치(1060)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 연결될 수 있다.
표시 장치(1060)는 전자 기기(1000)의 시각적 정보에 해당하는 이미지를 표시할 수 있다. 이 때, 표시 장치(1060)는 유기 발광 표시 장치 또는 퀀텀닷 발광 표시 장치일 수 있으나 그에 한정되지는 않는다. 표시 장치(1060)는 패널 구동 프레임의 구동 시간이 최소 구동 시간일 때 1회의 표시 스캔 동작을 수행하고, 패널 구동 프레임의 구동 시간이 최소 구동 시간이 아닐 때 1회의 표시 스캔 동작 및 적어도 1회 이상의 셀프 스캔 동작을 수행하며, 구동 트랜지스터의 게이트 단자를 초기화시키는 초기화 동작을 초기화 제어 신호의 인가 없이 수행함으로써, 패널 구동 프레임 동안 구동 트랜지스터의 특성이 소정의 상태로 고정되어 히스테리시스 특성에 의해 표시 패널 상에 플리커가 발생하는 현상을 방지하고, 보상 제어 신호가 표시 패널의 양측에서 인가되도록 하여 표시 패널 상에 휘도 불균일이 발생하는 현상을 방지할 수 있는 화소 회로를 포함할 수 있다. 이에, 표시 장치(1060)는 표시 패널이 낮은 구동 주파수로 동작하더라도 사용자에게 고품질의 이미지를 제공할 수 있다. 구체적으로, 표시 장치(1060)에 포함된 화소 회로는 제1 노드에 연결된 제1 단자, 제2 노드에 연결된 게이트 단자 및 제3 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터, 데이터 신호를 수신하는 제1 단자, 제1 노드에 연결된 제2 단자 및 게이트 제어 신호를 수신하는 게이트 단자를 포함하는 제2 트랜지스터, 제3 노드에 연결된 제1 단자, 제2 노드에 연결된 제2 단자 및 보상 제어 신호를 수신하는 게이트 단자를 포함하는 제3 트랜지스터, 제3 노드에 연결된 제1 단자, 제1 초기화 전압을 수신하는 제2 단자 및 게이트 제어 신호보다 앞서 인가되는 이전 게이트 제어 신호 또는 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제4 트랜지스터, 제1 전원 전압을 수신하는 제1 단자, 제1 노드에 연결된 제2 단자 및 발광 제어 신호를 수신하는 게이트 단자를 포함하는 제5 트랜지스터, 제3 노드에 연결된 제1 단자, 제4 노드에 연결된 제2 단자 및 발광 제어 신호를 수신하는 게이트 단자를 포함하는 제6 트랜지스터, 제4 노드에 연결된 제1 단자, 제2 초기화 전압을 수신하는 제2 단자 및 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제7 트랜지스터, 제1 노드에 연결된 제1 단자, 바이어스 전압을 수신하는 제2 단자 및 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제8 트랜지스터, 제1 전원 전압을 수신하는 제1 단자 및 제2 노드에 연결된 제2 단자를 포함하는 스토리지 커패시터, 및 제4 노드에 연결된 제1 단자 및 제1 전원 전압보다 낮은 제2 전원 전압을 수신하는 제2 단자를 포함하는 발광 소자를 포함(실시예에 따라, 제2 노드에 연결된 제1 단자 및 제3 트랜지스터의 게이트 단자에 연결된 제2 단자를 포함하는 부스트 커패시터를 더 포함)할 수 있다. 다만, 이에 대해서는 상술한 바 있으므로, 그에 대한 중복되는 설명은 생략하기로 한다.
본 발명은 표시 장치 및 이를 포함하는 모든 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 휴대폰, 스마트폰, 비디오폰, 스마트패드, 스마트워치, 태블릿 PC, 차량용 네비게이션 시스템, 텔레비전, 컴퓨터 모니터, 노트북, 디지털 카메라, 헤드 마운트 디스플레이 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 표시 장치 110: 표시 패널
111: 화소 회로 120-1: 제1 게이트 드라이버
120-2: 제2 게이트 드라이버 130-1: 제1 보상 드라이버
130-2: 제2 보상 드라이버 140: 바이어스 드라이버
150: 발광 드라이버 160: 데이터 드라이버
170: 타이밍 컨트롤러 T1~T8: 제1 내지 제8 트랜지스터들
N1~N4: 제1 내지 제4 노드들 CST: 스토리지 커패시터
ED: 발광 소자 GW[i]: 게이트 제어 신호
GC[i]: 보상 제어 신호 GB[i]: 바이어스 제어 신호
GW[i-1]: 이전 게이트 제어 신호 EM[i]: 발광 제어 신호
VINT1: 제1 초기화 전압 VINT2: 제2 초기화 전압
VBIAS: 바이어스 전압 1000: 전자 기기
1010: 프로세서 1020: 메모리 장치
1030: 스토리지 장치 1040: 입출력 장치
1050: 파워 서플라이 1060: 표시 장치

Claims (20)

  1. 제1 노드에 연결된 제1 단자, 제2 노드에 연결된 게이트 단자 및 제3 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터;
    데이터 신호를 수신하는 제1 단자, 상기 제1 노드에 연결된 제2 단자 및 게이트 제어 신호를 수신하는 게이트 단자를 포함하는 제2 트랜지스터;
    상기 제3 노드에 연결된 제1 단자, 상기 제2 노드에 연결된 제2 단자 및 보상 제어 신호를 수신하는 게이트 단자를 포함하는 제3 트랜지스터;
    상기 제3 노드에 연결된 제1 단자, 제1 초기화 전압을 수신하는 제2 단자 및 상기 게이트 제어 신호보다 앞서 인가되는 이전 게이트 제어 신호를 수신하는 게이트 단자를 포함하는 제4 트랜지스터;
    제1 전원 전압을 수신하는 제1 단자, 상기 제1 노드에 연결된 제2 단자 및 발광 제어 신호를 수신하는 게이트 단자를 포함하는 제5 트랜지스터;
    상기 제3 노드에 연결된 제1 단자, 제4 노드에 연결된 제2 단자 및 상기 발광 제어 신호를 수신하는 게이트 단자를 포함하는 제6 트랜지스터;
    상기 제4 노드에 연결된 제1 단자, 제2 초기화 전압을 수신하는 제2 단자 및 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제7 트랜지스터;
    상기 제1 노드에 연결된 제1 단자, 바이어스 전압을 수신하는 제2 단자 및 상기 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제8 트랜지스터;
    상기 제1 전원 전압을 수신하는 제1 단자 및 상기 제2 노드에 연결된 제2 단자를 포함하는 스토리지 커패시터; 및
    상기 제4 노드에 연결된 제1 단자 및 상기 제1 전원 전압보다 낮은 제2 전원 전압을 수신하는 제2 단자를 포함하는 발광 소자를 포함하고,
    패널 구동 프레임의 구동 시간이 최소 구동 시간일 때 1회의 표시 스캔 동작을 수행하고, 상기 패널 구동 프레임의 상기 구동 시간이 상기 최소 구동 시간이 아닐 때 1회의 상기 표시 스캔 동작 및 적어도 1회 이상의 셀프 스캔 동작을 수행하는 것을 특징으로 하는 화소 회로.
  2. 제 1 항에 있어서, 상기 제3 트랜지스터는 산화물 박막 트랜지스터로 구현되는 것을 특징으로 하는 화소 회로.
  3. 제 2 항에 있어서, 상기 제3 트랜지스터는 엔모스(n-channel metal oxide semiconductor; NMOS) 트랜지스터인 것을 특징으로 하는 화소 회로.
  4. 제 1 항에 있어서, 상기 표시 스캔 동작이 수행될 때, 상기 게이트 제어 신호, 상기 이전 게이트 제어 신호, 상기 보상 제어 신호, 상기 바이어스 제어 신호 및 상기 발광 제어 신호 각각은 턴온 전압 구간을 포함하는 것을 특징으로 하는 화소 회로.
  5. 제 4 항에 있어서, 상기 발광 제어 신호의 턴오프 전압 구간 내에 상기 게이트 제어 신호의 상기 턴온 전압 구간, 상기 이전 게이트 제어 신호의 상기 턴온 전압 구간, 상기 보상 제어 신호의 상기 턴온 전압 구간 및 상기 바이어스 제어 신호의 상기 턴온 전압 구간이 위치하는 것을 특징으로 하는 화소 회로.
  6. 제 5 항에 있어서, 상기 보상 제어 신호의 상기 턴온 전압 구간 이전에 상기 바이어스 제어 신호의 상기 턴온 전압 구간이 위치하는 것을 특징으로 하는 화소 회로.
  7. 제 6 항에 있어서, 상기 보상 제어 신호의 상기 턴온 전압 구간 내에 상기 이전 게이트 제어 신호의 상기 턴온 전압 구간과 상기 게이트 제어 신호의 상기 턴온 전압 구간이 순차적으로 위치하는 것을 특징으로 하는 화소 회로.
  8. 제 1 항에 있어서, 상기 셀프 스캔 동작이 수행될 때, 상기 바이어스 제어 신호 및 상기 발광 제어 신호 각각은 턴온 전압 구간을 포함하고, 상기 게이트 제어 신호, 상기 이전 게이트 제어 신호 및 상기 보상 제어 신호 각각은 상기 턴온 전압 구간을 포함하지 않는 것을 특징으로 하는 화소 회로.
  9. 제 8 항에 있어서, 상기 발광 제어 신호의 턴오프 전압 구간 내에 상기 바이어스 제어 신호의 상기 턴온 전압 구간이 위치하는 것을 특징으로 하는 화소 회로.
  10. 제1 노드에 연결된 제1 단자, 제2 노드에 연결된 게이트 단자 및 제3 노드에 연결된 제2 단자를 포함하는 제1 트랜지스터;
    데이터 신호를 수신하는 제1 단자, 상기 제1 노드에 연결된 제2 단자 및 게이트 제어 신호를 수신하는 게이트 단자를 포함하는 제2 트랜지스터;
    상기 제3 노드에 연결된 제1 단자, 상기 제2 노드에 연결된 제2 단자 및 보상 제어 신호를 수신하는 게이트 단자를 포함하는 제3 트랜지스터;
    상기 제3 노드에 연결된 제1 단자, 제1 초기화 전압을 수신하는 제2 단자 및 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제4 트랜지스터;
    제1 전원 전압을 수신하는 제1 단자, 상기 제1 노드에 연결된 제2 단자 및 발광 제어 신호를 수신하는 게이트 단자를 포함하는 제5 트랜지스터;
    상기 제3 노드에 연결된 제1 단자, 제4 노드에 연결된 제2 단자 및 상기 발광 제어 신호를 수신하는 게이트 단자를 포함하는 제6 트랜지스터;
    상기 제4 노드에 연결된 제1 단자, 제2 초기화 전압을 수신하는 제2 단자 및 상기 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제7 트랜지스터;
    상기 제1 노드에 연결된 제1 단자, 바이어스 전압을 수신하는 제2 단자 및 상기 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제8 트랜지스터;
    상기 제1 전원 전압을 수신하는 제1 단자 및 상기 제2 노드에 연결된 제2 단자를 포함하는 스토리지 커패시터; 및
    상기 제4 노드에 연결된 제1 단자 및 상기 제1 전원 전압보다 낮은 제2 전원 전압을 수신하는 제2 단자를 포함하는 발광 소자를 포함하고,
    패널 구동 프레임의 구동 시간이 최소 구동 시간일 때 1회의 표시 스캔 동작을 수행하고, 상기 패널 구동 프레임의 상기 구동 시간이 상기 최소 구동 시간이 아닐 때 1회의 상기 표시 스캔 동작 및 적어도 1회 이상의 셀프 스캔 동작을 수행하는 것을 특징으로 하는 화소 회로.
  11. 제 10 항에 있어서, 상기 제3 트랜지스터는 산화물 박막 트랜지스터로 구현되는 것을 특징으로 하는 화소 회로.
  12. 제 11 항에 있어서, 상기 제3 트랜지스터는 엔모스 트랜지스터(n-channel metal oxide semiconductor; NMOS)인 것을 특징으로 하는 화소 회로.
  13. 제 10 항에 있어서, 상기 표시 스캔 동작이 수행될 때, 상기 게이트 제어 신호, 상기 보상 제어 신호, 상기 바이어스 제어 신호 및 상기 발광 제어 신호 각각은 턴온 전압 구간을 포함하는 것을 특징으로 하는 화소 회로.
  14. 제 13 항에 있어서, 상기 발광 제어 신호의 턴오프 전압 구간 내에 상기 게이트 제어 신호의 상기 턴온 전압 구간, 상기 보상 제어 신호의 상기 턴온 전압 구간 및 상기 바이어스 제어 신호의 상기 턴온 전압 구간이 위치하는 것을 특징으로 하는 화소 회로.
  15. 제 14 항에 있어서, 상기 보상 제어 신호의 상기 턴온 전압 구간 내에 상기 바이어스 제어 신호의 상기 턴온 전압 구간과 상기 게이트 제어 신호의 상기 턴온 전압 구간이 순차적으로 위치하는 것을 특징으로 하는 화소 회로.
  16. 제 10 항에 있어서, 상기 셀프 스캔 동작이 수행될 때, 상기 바이어스 제어 신호 및 상기 발광 제어 신호 각각은 턴온 전압 구간을 포함하고, 상기 게이트 제어 신호 및 상기 보상 제어 신호 각각은 상기 턴온 전압 구간을 포함하지 않는 것을 특징으로 하는 화소 회로.
  17. 제 16 항에 있어서, 상기 발광 제어 신호의 턴오프 전압 구간 내에 상기 바이어스 제어 신호의 상기 턴온 전압 구간이 위치하는 것을 특징으로 하는 화소 회로.
  18. 구동 트랜지스터의 게이트 단자를 초기화시키는 초기화 동작을 초기화 제어 신호의 인가 없이 수행하는 화소 회로를 포함하는 표시 패널;
    제1 방향으로 연장된 게이트 라인들을 통해 상기 화소 회로에 게이트 제어 신호를 인가하고, 상기 제1 방향으로 상기 표시 패널의 양측에 배치되는 제1 및 제2 게이트 드라이버들;
    상기 제1 방향으로 연장된 보상 라인들을 통해 상기 화소 회로에 보상 제어 신호를 인가하고, 상기 제1 방향으로 상기 표시 패널의 양측에 배치되는 제1 및 제2 보상 드라이버들;
    상기 제1 방향으로 연장된 바이어스 라인들을 통해 상기 화소 회로에 바이어스 제어 신호를 인가하고, 상기 제1 방향으로 상기 표시 패널의 일측에 배치되는 바이어스 드라이버;
    상기 제1 방향으로 연장된 발광 라인들을 통해 상기 화소 회로에 발광 제어 신호를 인가하고, 상기 제1 방향으로 상기 표시 패널의 일측에 배치되는 발광 드라이버;
    상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인들을 통해 상기 화소 회로에 데이터 신호를 인가하는 데이터 드라이버; 및
    상기 제1 및 제2 게이트 드라이버들, 상기 제1 및 제2 보상 드라이버들, 상기 바이어스 드라이버, 상기 발광 드라이버 및 상기 데이터 드라이버를 제어하는 타이밍 컨트롤러를 포함하는 표시 장치.
  19. 제 18 항에 있어서, 상기 화소 회로는
    제1 노드에 연결된 제1 단자, 제2 노드에 연결된 게이트 단자 및 제3 노드에 연결된 제2 단자를 포함하고, 상기 구동 트랜지스터에 해당하는 제1 트랜지스터;
    상기 데이터 신호를 수신하는 제1 단자, 상기 제1 노드에 연결된 제2 단자 및 상기 게이트 제어 신호를 수신하는 게이트 단자를 포함하는 제2 트랜지스터;
    상기 제3 노드에 연결된 제1 단자, 상기 제2 노드에 연결된 제2 단자 및 상기 보상 제어 신호를 수신하는 게이트 단자를 포함하는 제3 트랜지스터;
    상기 제3 노드에 연결된 제1 단자, 제1 초기화 전압을 수신하는 제2 단자 및 상기 게이트 제어 신호보다 앞서 인가되는 이전 게이트 제어 신호를 수신하는 게이트 단자를 포함하는 제4 트랜지스터;
    제1 전원 전압을 수신하는 제1 단자, 상기 제1 노드에 연결된 제2 단자 및 상기 발광 제어 신호를 수신하는 게이트 단자를 포함하는 제5 트랜지스터;
    상기 제3 노드에 연결된 제1 단자, 제4 노드에 연결된 제2 단자 및 상기 발광 제어 신호를 수신하는 게이트 단자를 포함하는 제6 트랜지스터;
    상기 제4 노드에 연결된 제1 단자, 제2 초기화 전압을 수신하는 제2 단자 및 상기 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제7 트랜지스터;
    상기 제1 노드에 연결된 제1 단자, 바이어스 전압을 수신하는 제2 단자 및 상기 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제8 트랜지스터;
    상기 제1 전원 전압을 수신하는 제1 단자 및 상기 제2 노드에 연결된 제2 단자를 포함하는 스토리지 커패시터; 및
    상기 제4 노드에 연결된 제1 단자 및 상기 제1 전원 전압보다 낮은 제2 전원 전압을 수신하는 제2 단자를 포함하는 발광 소자를 포함하고,
    패널 구동 프레임의 구동 시간이 최소 구동 시간일 때 1회의 표시 스캔 동작을 수행하고, 상기 패널 구동 프레임의 상기 구동 시간이 상기 최소 구동 시간이 아닐 때 1회의 상기 표시 스캔 동작 및 적어도 1회 이상의 셀프 스캔 동작을 수행하는 것을 특징으로 하는 표시 장치.
  20. 제 18 항에 있어서, 상기 화소 회로는
    제1 노드에 연결된 제1 단자, 제2 노드에 연결된 게이트 단자 및 제3 노드에 연결된 제2 단자를 포함하고, 상기 구동 트랜지스터에 해당하는 제1 트랜지스터;
    상기 데이터 신호를 수신하는 제1 단자, 상기 제1 노드에 연결된 제2 단자 및 상기 게이트 제어 신호를 수신하는 게이트 단자를 포함하는 제2 트랜지스터;
    상기 제3 노드에 연결된 제1 단자, 상기 제2 노드에 연결된 제2 단자 및 상기 보상 제어 신호를 수신하는 게이트 단자를 포함하는 제3 트랜지스터;
    상기 제3 노드에 연결된 제1 단자, 제1 초기화 전압을 수신하는 제2 단자 및 상기 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제4 트랜지스터;
    제1 전원 전압을 수신하는 제1 단자, 상기 제1 노드에 연결된 제2 단자 및 상기 발광 제어 신호를 수신하는 게이트 단자를 포함하는 제5 트랜지스터;
    상기 제3 노드에 연결된 제1 단자, 제4 노드에 연결된 제2 단자 및 상기 발광 제어 신호를 수신하는 게이트 단자를 포함하는 제6 트랜지스터;
    상기 제4 노드에 연결된 제1 단자, 제2 초기화 전압을 수신하는 제2 단자 및 상기 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제7 트랜지스터;
    상기 제1 노드에 연결된 제1 단자, 바이어스 전압을 수신하는 제2 단자 및 상기 바이어스 제어 신호를 수신하는 게이트 단자를 포함하는 제8 트랜지스터;
    상기 제1 전원 전압을 수신하는 제1 단자 및 상기 제2 노드에 연결된 제2 단자를 포함하는 스토리지 커패시터; 및
    상기 제4 노드에 연결된 제1 단자 및 상기 제1 전원 전압보다 낮은 제2 전원 전압을 수신하는 제2 단자를 포함하는 발광 소자를 포함하고,
    패널 구동 프레임의 구동 시간이 최소 구동 시간일 때 1회의 표시 스캔 동작을 수행하고, 상기 패널 구동 프레임의 상기 구동 시간이 상기 최소 구동 시간이 아닐 때 1회의 상기 표시 스캔 동작 및 적어도 1회 이상의 셀프 스캔 동작을 수행하는 것을 특징으로 하는 표시 장치.
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