KR20180099020A - 전계 발광 표시장치 - Google Patents

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Abstract

본 발명은 전계 발광 표시장치에 관한 것으로, 이 표시장치의 픽셀 회로는 제1 노드와 제2 노드 사이에 연결된 스토리지 커패시터, 제2 노드에 게이트가 연결되고 제3 노드에 드레인이 연결되며 고전위 전원 전압이 인가되는 전원 배선에 소스가 연결되는 구동 트랜지스터, 제1 스캔 신호에 응답하여 제1 노드에 고전위 전원 전압 또는, 고전위 전원 전압과 다른 기준 전압을 공급하는 스위치 트랜지스터 T7, 제1 스캔 신호에 응답하여 제2 노드에 기준 전압을 공급하는 스위치 트랜지스터 T6, 제2 스캔 신호에 응답하여 제1 노드에 데이터 전압을 공급하는 스위치 트랜지스터 T1, 제2 스캔 신호에 응답하여 제2 노드와 제3 노드 간의 전류 흐름을 도통시키는 스위치 트랜지스터 T2, 제2 스캔 신호에 응답하여 제4 노드에 기준 전압 또는 기준 전압과 다른 초기화 전압을 공급하는 스위치 트랜지스터 T5, 발광 제어 신호에 응답하여 제1 노드에 기준 전압을 공급하는 스위치 트랜지스터 T3, 발광 제어 신호에 응답하여 제3 노드와 제4 노드 간의 전류 흐름을 도통시키는 스위치 트랜지스터 T4, 및 제4 노드에 애노드가 연결되고 저전위 전원 전압이 인가되는 전원 배선에 캐소드가 연결되는 전계 발광 다이오드를 구비한다.

Description

전계 발광 표시장치{Electroluminescent Display Device}
본 발명은 전계 발광 표시장치에 관한 것이다.
전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 이 중에서, 액티브 매트릭스 타입(active matrix type)의 유기발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다.
자발광 소자인 OLED는 애노드 및 캐소드와, 이들 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection Layer, HIL), 정공수송층(Hole Transport Layer, HTL), 발광층(EMission layer, EML), 전자수송층(Electron Transport Layer, ETL) 및 전자주입층(Electron Injection Layer, EIL) 등으로 이루어진다. 애노드와 캐소드에 전원전압이 인가되면 정공수송층(HTL)으로부터의 정공과 전자수송층(ETL)으로부터의 전자가 발광층(EML)으로 이동되어 여기자(exciton)를 형성하고, 이 여기자에 의해 발광층(EML)이 가시광을 발생하게 된다.
유기발광 표시장치는 OLED와 박막 트랜지스터(Thin Film Transistor: 이하, “TFT”라 함)를 각각 포함한 픽셀들을 매트릭스 형태로 배열하고 영상 데이터의 계조에 따라 픽셀들에서 구현되는 영상의 휘도를 조절한다. TFT는 데이터에 따라 OLED의 전류량을 조절하는 구동 TFT와 픽셀 회로의 전류 패스를 스위칭(switching)하는 스위치 TFT를 포함할 수 있다. 구동 TFT는 자신의 게이트전극과 소스전극 사이에 걸리는 전압(이하, “게이트-소스 간 전압”이라 함)에 따라 OLED에 흐르는 구동 전류를 제어한다. 구동 전류에 따라 OLED의 발광량과 휘도가 결정된다.
픽셀들 간 휘도, 색감 차이 없는 균일한 화질을 구현하기 위해서는 구동 TFT의 문턱 전압(Vth), 구동 TFT의 전자 이동도(μ) 등과 같은 픽셀의 구동 특성이 모든 픽셀들에서 동일해야 한다. 하지만, 공정 편차 등을 포함한 다양한 원인에 의해 픽셀들 간 구동 특성에 편차가 있을 수 있다. 또한, 표시장치의 구동 시간에 따라 픽셀들 간의 열화 진행 속도가 다르게 되어 픽셀들 간에 구동 특성에서 차이가 커질 수 있다. 따라서, 픽셀들 간에 구동 특성 편차에 따라 OLED로 흐르는 구동 전류량이 변화되고, 이에 의해 픽셀의 불균일을 초래하게 된다.
이에 전계 발광 표시장치의 화질과 수명을 개선하기 위하여 픽셀들 간의 구동 특성 차이를 보상하기 위한 보상 회로가 유기 발광 표시장치에 적용되고 있다. 보상 회로는 내부 보상 방법과 외부 보상 방법이 적용될 수 있다. 내부 보상 방법은 픽셀 내의 보상 회로를 이용하여 구동 TFT의 전기적 특성에 따라 변하는 구동 TFT의 게이트-소스 간 전압을 샘플링하고 샘플링된 전압으로 데이터 전압을 보상한다. 외부 보상 방법은 픽셀에 연결된 센싱 회로를 이용하여 구동 TFT들의 전기적 특성에 따라 변하는 픽셀의 전압을 센싱하고, 센싱된 전압을 바탕으로 외부 보상 회로에서 입력 영상의 픽셀 데이터(디지털 데이터)를 변조한다.
내부 보상 회로에서 OLED의 휘도가 픽셀의 고전위 전원 전압(Voltage Drain Drain: 이하, “VDD”라 함)에 영향을 받을 수 있다. 이 경우, VDD의 전압 강하(IR drop)에 의해 패널 내에서 픽셀의 위치에 따라 VDD가 다르면 OLED의 전류가 픽셀의 요구 전류와 차이가 발생하여 균일한 화질을 얻을 수 없다. VDD의 전압 강하를 줄이기 위하여, VDD 배선의 선 폭을 증가시킬 수 있으나 고해상도 패널에서 VDD 배선의 폭이 감소될 수 밖에 없고 VDD 배선이 길어지기 때문에 고해상도, 대화면 패널의 경우에 VDD 저항 감소 방법으로 VDD 전압 강하를 개선하는데 한계가 있다.
내부 보상 회로에서, 픽셀을 초기화하는 초기화 동작 시에 VDD와 기준 전압(reference Voltage: 이하, “Vref”라 함)이 단락(short)되어 전류가 흐를 수 있다. 이러한 단락 전류(short current)는 소비 전력을 증가시키고 픽셀의 TFT 열화를 가속시키는 원인이 된다.
내부 보상 회로에서, 구동 TFT의 문턱 전압을 샘플링하는 샘플링 동작 시에 OLED 애노드에 OLED 동작점 전압보다 낮은 기준 전압이 인가될 수 있다. OLED 애노드에 인가되는 기준 전압을 OLED 동작점 전압 정도까지 높이면 샘플링 동작 과정에서 OLED가 불필요하게 발광할 수 있고, 반대로 기준 전압을 OLED 동작점 전압보다 크게 낮추면 OLED의 불필요한 발광을 방지하는 데는 유리하나 블랙 계조를 표시할 때 휘도 증가로 인해 명암비가 저하될 수 있다.
본 발명은 픽셀의 구동 특성 변화를 실시간 보상할 수 있는 전계 발광 표시장치를 제공하는 데 있다.
본 발명의 전계 발광 표시장치는 본 명세서의 일 실시예에 따른 전계 발광 표시장치는 복수 개의 픽셀들이 배치된 표시패널을 구비한다. 픽셀들 각각의 픽셀 회로는 제1 노드와 제2 노드 사이에 연결된 스토리지 커패시터, 제2 노드에 게이트가 연결되고 제3 노드에 드레인이 연결되며 고전위 전원 전압이 인가되는 전원 배선에 소스가 연결되는 구동 트랜지스터, 제1 스캔 신호에 응답하여 제1 노드에 고전위 전원 전압 또는, 고전위 전원 전압과 다른 기준 전압을 공급하는 스위치 트랜지스터 T7, 제1 스캔 신호에 응답하여 제2 노드에 기준 전압을 공급하는 스위치 트랜지스터 T6, 제2 스캔 신호에 응답하여 제1 노드에 데이터 전압을 공급하는 스위치 트랜지스터 T1, 제2 스캔 신호에 응답하여 제2 노드와 제3 노드 간의 전류 흐름을 도통시키는 스위치 트랜지스터 T2, 제2 스캔 신호에 응답하여 제4 노드에 기준 전압 또는 기준 전압과 다른 초기화 전압을 공급하는 스위치 트랜지스터 T5, 발광 제어 신호에 응답하여 제1 노드에 기준 전압을 공급하는 스위치 트랜지스터 T3, 발광 제어 신호에 응답하여 제3 노드와 제4 노드 간의 전류 흐름을 도통시키는 스위치 트랜지스터 T4, 및 제4 노드에 애노드가 연결되고 저전위 전원 전압이 인가되는 전원 배선에 캐소드가 연결되는 전계 발광 다이오드를 구비한다. 이를 통해 본 발명은 VDD 배선의 저저항 설계 없이 화면 전체에서 균일한 화질을 구현할 수 있고, VDD와 Vref가 단락되지 않기 때문에 소비 전력을 줄일 수 있다.
본 발명은 픽셀의 OLED 전류가 VDD에 영향을 받지 않으므로 VDD 배선의 저저항 설계 없이 화면 전체에서 균일한 화질을 구현할 수 있고 고해상도 및 대화면의 전계 발광 표시장치를 구현할 수 있다.
본 발명은 픽셀 내에서 VDD와 Vref가 단락되지 않기 때문에 소비 전력을 줄이고 픽셀의 열화를 줄여 신뢰성을 개선할 수 있다.
본 발명은 발광 구동 기간 동안 발광 제어 신호(EM)를 소정의 펄스 폭 변조(Pulse Width Modulation: 이하, “PWM”이라 함) 듀티비(duty ratio)로 온/오프하여 플리커(flicker)와 잔상을 최소화하여 화질을 향상시킬 수 있다. 그리고, 발광 구동 기간에서 발광 제어 신호(EM)의 오프 구간 동안 구동 TFT의 Vsg(또는 Vgs)는 커패시터(C1)에 저장될 수 있으므로, 안정적인 듀티 구동이 가능하다.
본 발명의 내부 보상 회로는 회로 구성이 복잡하지 않고 콤팩트한 레이아웃(Layout)의 구성이 가능하여, 단위 픽셀 크기가 작은 고 PPI(Pixels Per　Inch)를 갖는 고해상도 표시장치를 구현할 수 있다.
본 발명은 샘플링 기간에서 기준 전압 또는 초기화 전압으로 OLED의 애노드 전압을 초기화시킴으로써, 블랙 계조 및 화이트 계조 표현시 명암비 저하를 방지할 수 있다.
본 발명은 표시패널에서 두 개의 스캔 라인들을 스캔 구동부에서 하나의 출력 단자에 연결하여 구동할 수 있도록 구성하고, 표시패널에서 두 개의 EM 신호 라인들을 EM 구동부에서 하나의 출력 단자에 연결하여 구동할 수 있으므로, 스캔 구동부와 EM 구동부 각각의 출력 단자 수를 줄여 네로우 베젤(Narrow Bezel)을 구현할 수 있다.
도 1은 본 발명의 실시예에 따른 전계 발광 표시장치를 나타내는 블록도이다.
도 2는 도 1의 화면 표시부에 형성되는 픽셀 배치 구성을 보여주는 도면이다.
도 3은 본 발명의 제1 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 4는 도 3에 도시된 픽셀 회로의 동작을 보여 주는 파형도이다.
도 5a 내지 도 5e는 도 4에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 도면들이다.
도 6은 본 발명의 제2 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 7은 도 6에 도시된 픽셀 회로의 동작을 보여 주는 파형도이다.
도 8a 내지 도 8e는 도 7에 도시된 픽셀 회로의 동작을 단계적으로 보여 주는 도면들이다.
도 9는 본 발명의 제3 실시예에 따른 픽셀 회로로서, 도 3의 픽셀 회로에서 제5 스위치 TFT의 접속 구성이 변경된 일 예를 보여 주는 회로도이다.
도 10은 본 발명의 제4 실시예에 따른 픽셀 회로로서, 도 3의 픽셀 회로에서 제5 스위치 TFT의 접속 구성이 변경된 다른 예를 보여 주는 회로도이다.
도 11은 본 발명의 제5 실시예에 따른 픽셀 회로로서, 도 3의 픽셀 회로에서 제6 스위치 TFT의 접속 구성이 변경된 일 예를 보여 주는 회로도이다.
도 12는 본 발명의 제6 실시예에 따른 픽셀 회로로서, 도 3의 픽셀 회로에서 제5 및 제6 스위치 TFT의 접속 구성이 변경된 일 예를 보여 주는 회로도이다.
도 13은 본 발명의 제7 실시예에 따른 픽셀 회로로서, 도 3의 픽셀 회로에서 제5 및 제6 스위치 TFT의 접속 구성이 변경된 다른 예를 보여 주는 회로도이다.
도 14는 본 발명의 제8 실시예에 따른 픽셀 회로로서, 도 6의 픽셀 회로에서 제5 스위치 TFT의 접속 구성이 변경된 일 예를 보여 주는 회로도이다.
도 15는 본 발명의 제9 실시예에 따른 픽셀 회로로서, 도 6의 픽셀 회로에서 제5 스위치 TFT의 접속 구성이 변경된 다른 예를 보여 주는 회로도이다.
도 16은 본 발명의 제10 실시예에 따른 픽셀 회로로서, 도 6의 픽셀 회로에서 제6 스위치 TFT의 접속 구성이 변경된 일 예를 보여 주는 회로도이다.
도 17은 본 발명의 제11 실시예에 따른 픽셀 회로로서, 도 6의 픽셀 회로에서 제5 및 제6 스위치 TFT의 접속 구성이 변경된 일 예를 보여 주는 회로도이다.
도 18은 본 발명의 제12 실시예에 따른 픽셀 회로로서, 도 6의 픽셀 회로에서 제5 및 제6 스위치 TFT의 접속 구성이 변경된 다른 예를 보여 주는 회로도이다.
도 19는 본 발명의 제13 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 20은 본 발명의 제14 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 21은 본 발명과 종래 기술에 대한, VDD 전압 강하에 따른 OLED 구동 전류 변화를 서로 비교하여 보여주는 시뮬레이션 결과 도면이다.
도 22는 픽셀의 발광 구동 기간 동안 50% 이하의 PWM으로 EM 신호가 변조된 예를 보여 주는 파형도이다.
도 23은 게이트 구동부의 시프트 레지스터에서 게이트 펄스를 출력하는 하나의 스테이지를 개략적으로 보여 주는 회로도이다.
도 24는 도 23에 도시된 스테이지의 동작을 보여 주는 파형도이다.
도 25는 게이트 구동부의 시프트 레지스터에서 종속적으로 연결된 스테이지들을 보여 주는 도면이다.
도 26은 도 3 내지 도 20에 도시된 스캔 신호를 출력하는 스캔 구동부의 출력 단자와 화면 표시부의 연결 관계를 보여 주는 도면이다.
도 27은 도 3 내지 도 20에 도시된 발광 제어 신호를 출력하는 EM 구동부의 출력 단자와 화면 표시부의 연결 관계를 보여 주는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.
본 발명에서 게이트 구동부는 표시패널의 기판 상에 직접 형성될 수 있다. 픽셀 회로와 게이트 구동부를 구성하는 트랜지스터들은 n 타입 또는 p 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor) 구조의 TFT로 구현될 수 있다. TFT(또는 트랜지스터)는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 단자 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. TFT 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 TFT에서 캐리어가 외부로 나가는 전극이다. 즉, MOSFET에서의 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 TFT (또는 n 타입 트랜지스터, NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스에서 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 TFT에서 전자가 소스로부터 드레인 쪽으로 흐르기 때문에 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 TFT(또는 p 타입 트랜지스터, PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 TFT에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. MOSFET의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 이하의 실시예들에서 TFT의 소스와 드레인으로 인하여 본 발명이 제한되지 않는다.
본 발명의 픽셀 회로와 게이트 구동부를 구성하는 트랜지스터들은 산화물TFT(Oxide TFT), 비정질 실리콘 TFT(a-Si TFT), 저온 폴리 실리콘(Low Temperature Poly Silicon, LTPS) TFT 중 하나 이상을 포함할 수 있다.
이하에서, 게이트 온 전압(Gate On Voltage)은 TFT가 턴-온(turn-on)될 수 있는 게이트 신호의 전압이다. 게이트 오프 전압(Gate Off Voltage)은 TFT가 턴-오프(turn-off)될 수 있는 전압이다. PMOS에서 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)이다. NMOS에서 게이트 온 전압은 게이트 하이 전압(VGH)이고, 게이트 오프 전압은 게이트 로우 전압(VGL)이다.
본 발명의 픽셀 회로 각각은 구동 TFT의 Vsg 또는 Vgs로 구동되는 전계 발광 다이오드를 포함한다. 전계 발광 다이오드의 일 예로서, 이하의 실시예에서 유기 발광 다이오드가 예시되지만 본 발명은 이에 한정되지 않는다.
이하의 실시예들은 유기 발광 표시장치를 중심으로 설명된다. 하지만, 본 발명의 실시예들은 유기 발광 표시장치에 국한되지 않고, 무기 발광 물질을 포함한 무기 발광 표시장치에 적용될 수도 있다. 예를 들어, 양자점(Quantum Dot) 표시장치에도 적용될 수 있다.
이하 첨부된 도면을 참조하여 본 발명에 따른 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략하거나 간략히 설명한다.
도 1은 본 발명의 실시예에 따른 전계 발광 표시장치를 나타내는 블록도이다. 그리고, 도 2는 도 1의 화면 표시부에 형성되는 픽셀 배치 구성을 보여주는 도면이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 전계 발광 표시장치는 표시패널(100), 데이터 구동부(102), 게이트 구동부(108), 및 타이밍 콘트롤러(110)를 구비한다. 게이트 구동부(108)는 스캔 구동부(103)와 EM 구동부(104)를 포함한다.
도 1 및 도 2를 참조하면, 표시패널(100)에는 다수의 데이터 라인들(11)과 다수의 게이트 라인들(12, 13)이 교차될 수 있고, 픽셀들이 배치된다. 표시패널(100)은 이웃한 픽셀들(P)에 공통으로 연결되는 전원 배선들을 포함한다. 전원 배선들은 고전위 전원 전압(VDD)을 픽셀들(P)에 공급하는 VDD 배선과, 저전위 전원 전압(VSS)을 픽셀들(P)에 공급하는 VSS 배선과, 저전위 전원 전압(VSS)보다 높고 고전위 전원 전압(VDD)보다 낮은 기준 전압(Vref)을 픽셀들(P)에 공급하는 Vref 배선을 포함할 수 있다. 전원 배선들은 저전위 전원 전압(VSS)보다 높고 기준 전압(Vref)보다 낮은 초기화 전압(Vini)을 픽셀들(P)에 공급하는 Vini 배선을 더 포함할 수도 있다. 게이트 라인들(12, 13)은 스캔 신호가 공급되는 다수의 스캔 라인들(12)과, 발광 제어 신호(이하, “EM 신호”라 함)가 공급되는 다수의 EM 신호 라인들(13)을 포함한다.
도 2를 참조하면, 표시패널(100)의 화면 표시부(AA)는 다수의 픽셀들(P)을 포함하고, 다수의 픽셀들(P)로 이루어진 픽셀 어레이(Pixel array) 상에 입력 영상의 데이터를 표시한다. 화면 표시부(AA)에는 수평 방향으로 이웃한 픽셀들(P)에 의해 구현되는 수평 표시 라인(HL(1)~HL(x))(x는 양의 정수)이 복수 개 존재하고, 수직 방향으로 이웃한 픽셀들(P)에 의해 구현되는 수직 표시 라인(VL(1)~VL(y))(y는 양의 정수)이 복수 개 존재할 수 있다. 여기서, 수평 표시 라인(HL(1)~HL(x))과 수직 표시 라인(VL(1)~VL(y))은 물리적인 신호라인이 아니라, 서로 이웃한 픽셀들(P)로 이루어진 라인 형태의 픽셀 블록을 의미한다.
픽셀들(P)은 컬러 구현을 위하여 적색 픽셀, 녹색 픽셀 및 청색 픽셀을 포함할 수 있으며, 백색 픽셀을 더 포함할 수도 있다. 픽셀들(P) 각각은 도 3 내지 도 27과 같은 픽셀 회로를 포함할 수 있다.
픽셀 회로를 구동하기 위한 1 프레임은 픽셀 회로의 특정 노드를 초기화하는 초기화 기간, 픽셀 회로에 포함된 구동 TFT의 문턱전압을 샘플링하는 샘플링 기간, 및 OLED를 발광하는 발광 기간을 포함할 수 있다. 샘플링 기간 동안에는 픽셀들(P)에 데이터 전압이 어드레싱된다. 1 프레임은 경우에 따라서 샘플링 기간과 발광 기간 사이에 유지 기간을 더 포함할 수도 있다. 유지 기간은 최소화되거나 생략될 수 있다.
초기화 기간, 샘플링 기간, 유지 기간을 포함하는 픽셀 프로그래밍 기간은 대략 수 수평 기간에 불과하므로 1 프레임의 대부분이 발광 기간이다. 픽셀들(P)은 샘플링 기간에서 데이터 전압을 충전한다. 그리고, 픽셀들(P)은 유지 기간 이후 발광 기간 동안 추가로 데이터 전압을 공급 받지 않고 EM 신호에 따라 점등과 소등을 반복하면서 샘플링 기간에 충전하였던 데이터 전압으로 1 프레임 기간 동안 동일한 휘도로 데이터를 표시한다.
도 1 및 도 2를 참조하면, 데이터 구동부(102)는 타이밍 콘트롤러(110)로부터 수신된 입력 영상의 데이터를 타이밍 콘트롤러(110)의 제어 하에 감마 보상 전압으로 변환하여 데이터 전압을 생성하고, 그 데이터 전압을 데이터 라인들(11)로 출력한다. 데이터 전압은 데이터 라인들(11)을 통해 픽셀들(P)에 공급된다.
도 1 및 도 2를 참조하면, 스캔 구동부(103)는 타이밍 콘트롤러(110)의 제어 하에 스캔 신호를 생성하여 스캔 라인들(12)로 출력한다. 제n-1 수평 표시라인(n은 양의 정수)에 인가되는 제n-1 스캔 신호는 제n-1 데이터 전압에 동기되고, 제n 수평 표시라인에 인가되는 제n 스캔 신호는 제n 데이터 전압에 동기될 수 있다.
도 1 및 도 2를 참조하면, EM 구동부(104)는 타이밍 콘트롤러(110)의 제어 하에 EM 신호를 생성하여 EM 신호 라인들(13)로 출력한다. EM 구동부(104)에서 하나의 출력 단자에 두 개의 EM 신호 라인들(13)이 공유되어 EM 구동부(104)의 출력 단자 수가 감소될 수 있다. EM 구동부(104)의 출력 단자 수가 줄어들면 게이트 구동부(108)의 회로 점유 면적이 감소하기 때문에 회로 점유 면적의 감소 면적만큼 비표시 영역인 베젤 영역(BZ)의 크기가 축소될 수 있다.
도 1 및 도 2를 참조하면, 타이밍 콘트롤러(110)는 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터와, 디지털 비디오 데이터와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭 신호(CLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 호스트 시스템은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 정보기기 중 어느 하나일 수 있다.
그리고, 타이밍 콘트롤러(110)는 호스트 시스템으로부터 수신된 타이밍 신호를 바탕으로서 데이터 구동부(102)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호, 게이트 구동부(108)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호 등을 발생한다. 게이트 타이밍 제어 신호는 스타트 펄스(Start pulse), 시프트 클럭(Shift clock) 등을 포함한다. 스타트 펄스는 스캔 구동부(103)와 EM 구동부(104)의 시프트 레지스터들 각각에서 첫 번째 출력이 발생되게 하는 스타트 타이밍을 정의할 수 있다. 시프트 레지스터는 스타트 펄스가 입력될 때 구동되기 시작하여 첫 번째 클럭 타이밍에 첫 번째 출력 신호를 발생한다. 시프트 클럭은 시프트 레지스터의 출력 시프트 타이밍을 제어한다.
도 3은 본 발명의 제1 실시예에 따른 픽셀 회로를 보여 주는 회로도이다. 그리고, 도 4는 도 3에 도시된 픽셀 회로의 동작을 보여 주는 파형도이다. 도 3에 도시된 픽셀 회로는 화면 표시부(AA)의 제n 수평 표시라인(HL(n))에 배치되어 제n 데이터 전압(Vdata)에 대응하는 전류를 발생하는 제n 픽셀 회로인 것으로 예시된다.
도 3 및 도 4를 참조하면, 제n 픽셀 회로는 OLED, 다수의 TFT들(DT, T1~T7), 스토리지 커패시터(Cst) 등을 포함한다. 이 실시예는 TFT들이 PMOS 트랜지스터로 구현된 예이다. 이하에서는 도 1을 함께 참조하여 설명한다.
제n 픽셀 회로는 구동 TFT(DT)의 문턱 전압을 자동으로 보상하는 내부 보상 회로를 포함하고 있다. 픽셀 회로에 고전위 전원 전압(VDD), 저전위 전원 전압(VSS), 기준 전압(Vref) 등의 픽셀 전원이 인가된다. VDD는 7V~9V, VSS=0V, Vref=1V~2V의 직류 전압일 수 있으나, 이에 한정되지 않는다. 그리고, 제n 픽셀 회로에 제n-1 스캔 신호(SCAN(n-1)), 제n 스캔 신호(SCAN(n)), 제n EM 신호(EM(n)), 데이터 전압(Vdata)) 등의 픽셀 구동 신호가 인가된다.
스캔 신호(SCAN(n-1), SCAN(n))는 스캔 구동부(103)에 의해 스캔 라인들(12(n-1), 12(n))에 공급된다. EM 신호(EM(n&n+1))는 EM 구동부(104)에 의해 EM 신호 라인(13(n))에 공급된다. 이때, n번째 EM 신호 라인(13(n))에 공급되는 EM 신호(EM(n))는 n+1번째 EM 신호 라인(13(n+1))에도 동시에 공급될 수 있다. 데이터 전압(Vdata)은 데이터 구동부(102)로부터 데이터 라인(11)에 공급되며, 0V~4V 사이의 전압일 수 있으나 이에 한정되지 않는다. 스캔 신호(SCAN(n-1), SCAN(n))는 1 수평 기간(1H) 만큼의 펄스폭으로 발생되고, VGH와 VGL 사이에서 스윙한다. 제1 실시예에서 TFT들(DT, T1~T7)이 PMOS 트랜지스터이므로, 게이트 온 전압(Gate On Voltage)은 VGL이고, 게이트 오프 전압(Gate Off Voltage)은 VGH이다. VGH는 11V, VGL은 -4V 일 수 있으나, 이에 한정되지 않는다.
도 4를 참조하면, 제n-1 스캔 신호(SCAN(n-1))에 이어서 제n 데이터 전압(Vdata)에 동기되는 제n 스캔 신호(SCAN(n))가 제n 픽셀 회로에 공급된다. 제n 픽셀 회로의 구동 방법은 초기화 기간(Ti), 샘플링 기간(Tw), 유지 기간(Th), 및 발광 기간(Te)으로 나뉘어져 진행될 수 있다. 제n-1 스캔 신호(SCAN(n-1))의 온 레벨 펄스는 초기화 기간(Ti) 동안 제n 픽셀 회로에 입력되고, 초기화 기간(Ti) 이외의 나머지 기간 동안 게이트 오프 전압으로 유지된다. 제n 스캔 신호(SCAN(n))의 온 레벨 펄스는 샘플링 기간(Tw) 동안 제n 픽셀 회로에 입력되고, 샘플링 기간(Tw) 이외의 나머지 기간 동안 게이트 오프 전압으로 유지된다. EM 신호(EM(n&n+1))의 오프 레벨 펄스는 제n-1 및 제n 스캔 신호(SCAN(n-1), SCAN(n))와 중첩되는 대략 3 수평 기간 동안 게이트 오프 전압으로 발생된다. EM 신호(EM(n&n+1))의 전압은 발광 구동 기간(Te) 동안 미리 설정된 PWM의 듀티비로 게이트 온 전압과 게이트 오프 전압 사이에서 반전(스윙)하여 OLED에 인가되는 구동 전류를 인가 또는 차단한다.
OLED는 데이터 전압(Vdata)에 따라 구동 TFT(DT)에서 조절되는 전류량으로 발광하여, 입력 영상의 데이터 계조에 해당하는 휘도를 표현한다. 도 3 및 도 4와 같은 픽셀 회로에 인가되는 데이터 전압(Vdata)이 높을수록 구동 TFT(DT)의 소스-게이트 간 전압(Vsg)이 커져 픽셀의 휘도가 높아진다. 그리고, 구동 TFT(DT)의 Vsg가 커지면, OLED의 전류가 상승하여 OLED의 발광량이 증가한다. 따라서, 도 3 및 도 4와 같은 픽셀 회로에서 데이터 전압(Vdata)이 클수록 픽셀의 휘도가 높아지고, 데이터 전압(Vdata)이 작을수록 픽셀의 휘도가 낮아진다.
OLED의 전류패스는 EM 신호(EM(n&n+1))에 따라 제어되는 제4 스위치 TFT(T4)에 의해 스위칭된다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 발광층(EML), 및 정공주입층(HIL), 정공수송층(HTL), 전자수송층(ETL) 및 전자주입층(EIL) 중 적어도 하나를 포함할 수 있으나, 이에 한정되지 않는다. OLED의 애노드는 제4 노드(N4)를 경유하여 제4 스위치 TFT(T4)의 드레인에 연결되고, OLED의 캐소드는 저전위 전원 전압(VSS)이 인가되는 VSS 전극에 연결된다.
구동 TFT(DT)는 소스-게이트 간 전압(Vsg)에 따라 OLED에 흐르는 구동 전류를 조절하는 구동 소자이다. 구동 TFT(DT)는 제2 노드(N2)에 연결된 게이트, 고전위 전원 전압(VDD)이 인가되는 전원 배선에 연결된 소스, 및 제3 노드(N3)에 연결된 드레인을 포함한다. 제2 노드(N2)는 구동 TFT(DT)의 게이트가 연결된 게이트 노드(DTG)이다. 고전위 전원 전압(VDD)이 인가되는 전원 배선은 구동 TFT(DT)의 소스가 연결된 소스 노드(DTS)이다.
제1 스위치 TFT(T1)는 제n 스캔 신호(SCAN(n))에 응답하여 데이터 전압(Vdata)을 제1 노드(N1)에 공급하는 스위치 소자이다. 제n 스캔 신호(SCAN(n))는 제n 스캔 라인(12(n))을 통해 제n 픽셀 회로에 공급된다. 데이터 전압(Vdata)은 제n 스캔 신호(SCAN(n))와 동기되는 전압이다. 제1 스위치 TFT(T1)는 제n 스캔 라인(12(n))에 연결된 게이트, 제1 노드(N1)에 연결된 소스, 및 데이터 라인(11)에 연결된 드레인을 포함한다.
스토리지 커패시터(Cst)는 제1 노드(N1)와 제2 노드(N2) 사이에 연결된다.
제2 스위치 TFT(T2)는 제n 스캔 신호(SCAN(n))에 응답하여 제2 및 제3 노드(N2, N3) 간의 전류 흐름(Current Path)을 도통시켜 구동 TFT(DT)를 다이오드 연결하는 스위치 소자이다. 구동 TFT(DT)가 다이오드 연결되면 제2 및 제3 노드(N2, N3)의 전위는 “VDD-|Vth|”가 된다. 즉, 구동 TFT(DT)가 다이오드 연결되면 구동 TFT(DT)의 문턱전압(Vth)이 샘플링된다. 제2 스위치 TFT(T2)는 제n 스캔 라인(12(n))에 연결된 게이트, 제3 노드(N3)에 연결된 소스, 및 제2 노드(N2)에 연결된 드레인을 포함한다.
제3 스위치 TFT(T3)는 EM 신호(EM(n&n+1))에 응답하여 기준 전압(Vref)을 제1 노드(N1)에 공급하는 스위치 소자이다. EM 신호(EM(n&n+1))는 EM 신호 라인(13(n))을 통해 제n 픽셀 회로에 공급된다. 제3 스위치 TFT(T3)는 EM 신호 라인(13(n))에 연결된 게이트, 제1 노드(N1)에 연결된 소스, 및 기준 전압(Vref)이 인가되는 전원 배선(또는 Vref 배선, 15)에 연결된 드레인을 포함한다.
제4 스위치 TFT(T4)는 EM 신호(EM(n&n+1))에 응답하여 제3 노드(N3)와 제4 노드(N4) 간의 전류 흐름을 도통시켜 구동 TFT(DT)에서 생성된 구동 전류가 OLED의 애노드에 인가되도록 하는 스위치 소자이다. 제4 스위치 TFT(T4)는 EM 신호 라인(13(n))에 연결된 게이트, 제3 노드(N3)에 연결된 소스, 및 제4 노드(N4)에 연결된 드레인을 포함한다.
이러한 제4 스위치 TFT(T4)는 초기화 기간(Ti), 샘플링 기간(Tw) 및 유지 기간(Th) 동안 구동 TFT(DT)와 OLED 사이의 전류 흐름을 차단하여 OLED가 원치 않게 발광되는 현상을 방지한다. OLED가 발광 기간(Te) 이외에서 발광되면 블랙 계조의 휘도가 상승하여 명암비(contrast ratio)가 감소될 수 있다. 블랙 계조는 픽셀 데이터가 최저 계조값 예를 들어 00000000(2)이다. 블랙 계조에서 픽셀의 휘도는 최저 휘도일 수 있다. 특히, 호스트 시스템에서 높은 기준 전압(Vref)을 요구하는 경우에, 샘플링 기간(Tw) 동안 OLED의 애노드 전압이 높아져 OLED에 전류가 흘러 OLED가 발광할 수 있다. 따라서, 발광 기간(Te) 이외의 기간에서 OLED가 발광하는 현상을 방지하기 위하여, 제4 스위치 TFT(T4)는 EM 신호(EM(n&n+1))에 응답하여 초기화 기간(Ti), 샘플링 기간(Tw) 및 유지 기간(Th) 동안 OLED에 연결된 전류 패스를 차단하고 발광 기간(Te) 동안 OLED와 구동 TFT(DT) 사이에 전류 패스를 연결한다.
제5 스위치 TFT(T5)는 제n 스캔 신호(SCAN(n))에 응답하여 기준 전압(Vref)을 제4 노드(N4)에 공급하는 스위치 소자이다. 제5 스위치 TFT(T5)는 제n 스캔 라인(12(n))에 연결된 게이트, 제4 노드(N4)에 연결된 소스, 및 기준 전압(Vref)이 인가되는 전원 배선(15)에 연결된 드레인을 포함한다.
제6 스위치 TFT(T6)는 제n-1 스캔 신호(SCAN(n-1))에 응답하여 기준 전압(Vref)을 제2 노드(N2)에 공급하는 스위치 소자이다. 제n-1 스캔 신호(SCAN(n-1))는 제n-1 스캔 라인(12(n-1))을 통해 제n 픽셀 회로에 공급된다. 제6 스위치 TFT(T6)는 제n-1 스캔 라인(12(n-1))에 연결된 게이트, 제2 노드(N2)에 연결된 소스, 및 기준 전압(Vref)이 인가되는 전원 배선(15)에 연결된 드레인을 포함한다.
제7 스위치 TFT(T7)는 제n-1 스캔 신호(SCAN(n-1))에 응답하여 고전위 전원 전압(VDD)을 제1 노드(N1)에 공급하는 스위치 소자이다. 제7 스위치 TFT(T7)는 제n-1 스캔 라인(12(n-1))에 연결된 게이트, 고전위 전원 전압(VDD)이 인가되는 전원 배선(또는 VDD 배선, 14)에 연결된 소스, 및 제1 노드(N1)에 연결된 드레인을 포함한다.
이때, 구동 TFT(DT)의 게이트에 연결된 제2 및 제6 스위치 TFT들(T2, T6)은 오프 기간이 길기 때문에 누설 전류에 취약하다. 제2 및 제6 스위치 TFT들(T2, T6)에서 누설 전류가 생기면 발광 기간(Te) 동안 제2 노드(N2)의 전위 즉, 구동 TFT(DT)의 게이트전압(DTG)이 변하여 원하는 계조를 구현하기 어렵다. 이를 고려하여 제2 및 제6 스위치 TFT들(T2, T6)은 도 3에 도시된 바와 같이, 누설 전류가 작은 듀얼 게이트(dual gate) 구조의 트랜지스터일 수 있다. 이러한 제2 및 제6 스위치 TFT들(T2, T6)이 누설 전류가 매우 작은 트랜지스터, 예를 들어, 산화물 TFT(Oxide TFT)로 구현될 경우, 싱글 게이트(single gate) 구조도 가능할 수 있다.
이러한 제n 픽셀 회로는 제n-1 스캔 신호(SCAN(n-1))의 온 레벨 펄스에 응답하여 고전위 전원 전압(VDD)을 제1 노드(N1)에 인가함과 아울러 기준 전압(Vref)을 제2 노드(N2)에 인가하여, 제1 및 제2 노드(N1, N2)를 초기화한다. 이어서, 제n 픽셀 회로는 제n 스캔 신호(SCAN(n))의 온 레벨 펄스에 응답하여 데이터 전압(Vdata)을 제1 노드(N1)에 인가하고, 제n 스캔 신호(SCAN(n))의 온 레벨 펄스에 응답하여 제2 및 제3 노드(N3)를 쇼트 시켜 구동 TFT(DT)를 다이오드 연결(Diode connection)함으로써 구동 TFT(DT)의 문턱전압을 샘플링한다. 또한, 제n 픽셀 회로는 제n 스캔 신호(SCAN(n))의 온 레벨 펄스에 응답하여 제4 노드(N4)에 기준 전압(Vref)을 인가함으로써 OLED의 애노드 전위를 OLED의 동작점보다 낮은 기준 전압(Vref)으로 유지시킨다. 이어서, 제n 픽셀 회로는 EM 신호(EM(n&n+1))의 오프 레벨 펄스 이후의 게이트 온 전압에 응답하여 제1 노드(N1)에 기준 전압(Vref)을 인가함과 아울러, 제3 노드(N3)와 제4 노드(N4) 간의 전류 흐름을 도통시켜 구동 TFT(DT)에서 생성된 구동 전류가 OLED의 애노드에 인가되도록 한다.
도 5a 내지 도 5e는 도 4에 도시된 제n 픽셀 회로의 동작을 단계적으로 보여 주는 도면들이다. 이하, 도 4와 도 5a 내지 도 5e, 및 표 1을 결부하여 제n 픽셀 회로의 동작을 구체적으로 설명한다.
Ti Tw Th Te
N1 VDD(or Vref) Vdata Vdata+Vkb Vref
N2(DTG) Vref VDD-|Vth| VDD-|Vth|+Vkb VDD-|Vth|-Vdata+Vref
VDD(DTS) VDD VDD VDD VDD
Vsg Vdata-Vref+|Vth|
도 4에 도시된 제n 픽셀 회로를 구동하기 위한 1 프레임은 제n-1 스캔 신호(SCAN(n-1))가 제n-1 수평 표시 라인(HL(n-1))에 입력되는 초기화 기간(Ti), 제n 스캔 신호(SCAN(n))가 제n 수평 표시 라인(HL(n))에 입력되는 샘플링 기간(Tw), OLED가 발광하는 발광 기간(Te), 및 샘플링 기간(Tw)과 발광 기간(Te) 사이의 유지 기간(Th)을 포함한다.
도 4 및 도 5a에 도시된 바와 같이, 이전 프레임(k-1번째 프레임)의 발광 기간(Te) 동안 EM 신호(EM(n&n+1))는 게이트 온 전압으로 발생되어 제4 스위치 TFT(T4)가 턴-온 된다. 이 때, 제3 스위치 TFT(T3)와 구동 TFT(DT)도 턴-온 되고, 제1 내지 제2 TFT 및 제5 내지 제7 TFT들(T1, T2, T5, T6, T7)은 오프 상태를 유지하여 OLED에 구동 전류(Ioled)가 흐르고 제1 노드(N1)의 전위는 기준 전압(Vref)으로 유지된다.
표 1, 도 4 및 도 5b를 참조하면, 현재 프레임(k번째 프레임)의 초기화 기간(Ti)이 시작될 때 제n-1 스캔 신호(SCAN(n-1))의 전압이 게이트 온 전압으로 반전되고, EM 신호(EM(n&n+1))는 게이트 오프 전압으로 반전된다. 초기화 기간(Ti) 동안, 제n 스캔 신호(SCAN(n))는 게이트 오프 전압을 유지한다. 초기화 기간(Ti) 동안 제6 스위치 TFT(T6)가 제n-1 스캔 신호(SCAN(n-1))의 온 레벨 펄스에 응답하여 턴-온 되어 제6 스위치 TFT(T6)를 통해 기준 전압(Vref)이 제2 노드(N2)에 인가된다. 그리고, 초기화 기간(Ti) 동안 제7 스위치 TFT(T7)가 제n-1 스캔 신호(SCAN(n-1))의 온 레벨 펄스에 응답하여 턴-온 되어 제7 스위치 TFT(T7)를 통해 고전위 전원 전압(VDD)이 제1 노드(N1)에 인가된다. 따라서, 초기화 기간(Ti) 동안 제1 및 제2 노드들(N1, N2)의 전압이 각각, VDD 및 Vref로 초기화된다. 그리고, 초기화 기간(Ti) 동안 제6 및 제7 TFT들(T6, T7)을 제외한 제1 내지 제5 TFT들(T1~T5, DT)은 턴-오프 된다.
초기화 기간(Ti) 동안, 제2 노드(N2)의 전위는 Vref로 변하기 때문에 구동 TFT(DT)의 Vsg는 구동 TFT(DT)의 문턱전압(Vth)보다 커지고 구동 TFT(DT)는 턴-온 된다.
초기화 기간(Ti) 동안 제4 스위치 TFT(T4)가 턴-오프 되기 때문에 제n 픽셀 회로 내에서 VDD와 Vref가 단락(short)되지 않는다. 따라서, 제n 픽셀 회로에서 VDD와 Vref 단락으로 인한 소비 전력 증가, 픽셀 열화 및 신뢰성 저하 문제가 최소화될 수 있다. 구체적으로 설명하면, 제4 스위치 TFT(T4)가 배치되지 않아 초기화 기간(Ti)에서 VDD와 Vref의 단락(short)이 발생하는 경우, Vref 배선(15)을 배치하는데 제약이 발생할 수 있다. Vref 배선(15)을 수직 표시 라인(VL(n))과 평행하게 배치하는 경우에 구동 TFT(DT)의 게이트를 초기화하는데 문제가 없을 수 있지만, Vref 배선(15)을 수평 표시 라인(HL(n))과 평행하게 배치하는 경우에는 구동 TFT(DT)의 게이트를 초기화하는데 초기화가 제대로 안 되는 어려움이 발생할 수 있다. 따라서, 픽셀 회로에 제4 스위치 TFT(T4)를 배치함으로써, VDD와 Vref의 단락(short) 발생을 막고 Vref 배선(15)의 배치에 자유도를 향상시켜 고해상도 표시패널의 구현에 유리한 효과가 있다.
표 1, 도 4 및 도 5c를 참조하면, 현재 프레임(k번째 프레임)의 샘플링 기간(Tw)이 시작될 때 제n-1 스캔 신호(SCAN(n-1))의 전압이 게이트 오프 전압으로 반전되고, 제n 스캔 신호(SCAN(n))의 전압이 게이트 온 전압으로 반전된다. 샘플링 기간(Tw) 동안, EM 신호(EM(n&n+1))는 게이트 오프 전압을 유지한다.
샘플링 기간(Tw) 동안, 제1 스위치 TFT(T1)가 제n 스캔 신호(SCAN(n))의 온 레벨 펄스에 응답하여 턴-온 되어 제1 스위치 TFT(T1)를 통해 데이터 전압(Vdata)이 제1 노드(N1)에 인가된다. 제1 노드(N1)에는 데이터 전압(Vdata)이 인가되므로, 제1 노드(N1)의 전위는 VDD에서 Vdata로 변한다. Vdata는 제1 노드(N1)를 통해 스토리지 커패시터의 일측 전극에 인가된다.
샘플링 기간(Tw) 동안, 제2 스위치 TFT(T2)가 제n 스캔 신호(SCAN(n))의 온 레벨 펄스에 응답하여 턴-온 되어 구동 TFT(DT)가 다이오드 연결된다. 구동 TFT(DT)가 다이오드 연결되면 구동 TFT(DT)에 흐르는 전류에 의해 제2 및 제3 노드(N2, N3)의 전위는 “VDD-|Vth|”가 된다. 즉, 구동 TFT(DT)가 다이오드 연결되면 구동 TFT(DT)의 문턱전압(Vth)이 샘플링되어 제2 노드(N2)를 통해 스토리지 커패시터(Cst)의 타측 전극에 인가된다. 한편, 샘플링 기간(Tw) 동안 제6 및 제7 TFT들(T6, T7)을 제외한 제1 내지 제5 TFT들(T1~T5)은 턴-오프 된다.
표 1, 도 4 및 도 5d를 참조하면, 현재 프레임(k번째 프레임)의 유지 기간(Th)이 시작될 때 제n 스캔 신호(SCAN(n))의 전압이 게이트 오프 전압으로 반전된다. 유지 기간(Th) 동안, 제n-1 스캔 신호(SCAN(n-1)) 및 EM 신호(EM(n&n+1))는 게이트 오프 전압을 유지한다.
유지 기간(Th) 동안, 제n 스캔 신호(SCAN(n))가 게이트 오프 전압으로 변할 때, 즉 제1 및 제2 스위치 TFT(T1, T2)가 턴-오프 될 때 발생되는 킥백 전압(kickback voltage)(Vkb) 만큼 제1 및 제2 노드(N1, N2)의 전압이 변할 수 있다. 따라서, 유지 기간(Th) 동안, 제1 노드(N1)의 전압은 “Vdata+Vkb”가 되고, 제2 노드(N2)의 전압은 “VDD-|Vth|+Vkb”가 된다. 변화된 제1 및 제2 노드(N1, N2)의 전압은 스토리지 커패시터(Cst)에 인가된다. 그리고, 유지 기간(Th) 동안, 제2 노드(N2)의 전압 상승으로 인해 구동 TFT(DT)도 턴-오프 된다. 그리고, 제3 내지 제7 TFT들(T3~T7)도 턴-오프 상태를 유지한다.
표 1, 도 4 및 도 5e를 참조하면, 현재 프레임(k번째 프레임)의 발광 기간(Te)이 시작될 때 EM 신호(EM(n&n+1))의 전압이 게이트 온 전압으로 반전된다. 발광 기간(Te) 동안, 제n-1 스캔 신호(SCAN(n-1)) 및 제n 스캔 신호(SCAN(n))는 게이트 오프 전압을 유지한다.
발광 기간(Te) 동안, 제3 스위치 TFT(T3)가 EM 신호(EM(n&n+1))의 게이트 온 전압에 응답하여 턴-온 되어 제3 스위치 TFT(T3)를 통해 기준 전압(Vref)이 제1 노드(N1)에 인가된다.
이 때, 제1 노드(N1)의 전압이 “Vdata+Vkb”에서 Vref로 변한다. 그리고, 스토리지 커패시터(Cst)를 통한 커플링(coupling)으로 인하여, 제1 노드(N1)의 전압 변화분(Vdata+Vkb-Vref) 만큼 제2 노드(N2)의 전압도 변한다. 다시 말해, 제2 노드(N2)의 전압인 구동 TFT(DT)의 게이트 전압(DTG)은 “VDD-|Vth|+Vkb”에서 “{VDD-|Vth|+Vkb}-{Vdata+Vkb-Vref}” 즉, “VDD-|Vth|-Vdata+Vref”으로 변한다. 이 경우, 구동 TFT(DT)의 소스 전압(DTS)은 VDD를 유지한다. 이를 통해, OLED의 구동 전류량을 결정하는 구동 TFT(DT)의 Vsg 전압이 설정된다. 이 때, OLED에는 아래의 수학식 1과 같은 구동 전류(Ioled)가 흐르게 된다.
Figure pat00001
Figure pat00002
Figure pat00003
여기서, K는 구동 TFT(DT)의 이동도, 채널비, 기생 용량 등에 의해 결정되는 상수값이고, Vth는 구동 TFT(DT)의 문턱 전압이다.
수학식 1에서 알 수 있는 바와 같이, 본 발명은 OLED의 전류가 VDD에 영향을 받지 않게 된다. VDD 배선의 전압강하로 인한 화질의 불균일이 발생하는 경우, VDD 배선을 메쉬(mesh) 형태로 구성하여 VDD 배선의 저항을 감소시킬 수 있다. 그러나, 고해상도를 갖는 표시패널인 경우, 픽셀에 해당하는 면적을 확보하기 위해 VDD 배선의 폭을 줄여야 하므로, VDD 배선의 저항을 줄이기에는 한계가 있다. 그리고, 표시패널이 대화면일 경우, 화면 표시부(AA) 내부까지로의 전원공급경로가 길어지게 되므로, VDD 배선의 저항이 증가하게 된다. 본 발명의 실시예는 OLED의 구동 전류(Ioled)가 VDD에 영향을 받지 않으므로, VDD 배선의 저저항 설계 없이 또는 메쉬(mesh) 형태의 VDD 배선을 구성하지 않고 화면 전체에서 픽셀들의 휘도와 색감을 균일하게 할 수 있다. 이에 의해, 본 발명은 픽셀 크기가 작은 고해상도 패널에서 균일한 화질을 구현할 수 있다. 그리고, 본 발명은 휘도 및 화질이 향상된 대화면의 패널을 제공할 수 있는 효과가 있다. 또한, 본 발명의 실시예는 VDD 배선의 전압강하를 보상할 수 있으므로, VDD 배선을 메쉬(mesh)형태로 구성하지 않아도 되는 효과가 있다.
도 6은 본 발명의 제2 실시예에 따른 픽셀 회로를 보여 주는 회로도이다. 그리고, 도 7은 도 6에 도시된 픽셀 회로의 동작을 보여 주는 파형도이다.
도 6의 제n 픽셀 회로는, 도 3에 도시된 제n 픽셀 회로와 비교하여 제7 스위치 TFT(T7)의 연결 구성만이 다르고 나머지 구성들은 실질적으로 동일하다. 제2 실시예에서, 전술한 제1 실시예와 동일한 구성 요소들에 대하여는 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다.
도 6 및 도 7을 참조하면, 제n 픽셀 회로는 제1 노드(N1)와 기준 전압(Vref)이 인가되는 전원 배선(15) 사이에 연결된 제7 스위치 TFT(T7)를 포함한다. 제2 실시예에서, OLED, 구동 TFT(DT), 스토리지 커패시터(Cst), 및 제1 내지 제6 스위치 TFT들(T1~T6)은 전술한 제1 실시예와 동일하다.
제7 스위치 TFT(T7)는 제n-1 스캔 신호(SCAN(n-1))에 응답하여 기준 전압(Vref)을 제1 노드(N1)에 공급하는 스위치 소자이다. 제7 스위치 TFT(T7)는 제n-1 스캔 라인(12(n-1))에 연결된 게이트, 제1 노드(N1)에 연결된 소스, 및 기준 전압(Vref)이 인가되는 전원 배선(또는 Vref 배선, 15)에 연결된 드레인을 포함한다.
이러한 제n 픽셀 회로는 제n-1 스캔 신호(SCAN(n-1))의 온 레벨 펄스에 응답하여 기준 전압(Vref)을 제1 노드(N1)와 제2 노드(N2)에 인가하여, 제1 및 제2 노드(N1, N2)를 기준 전압(Vref)으로 초기화한다. 이어서, 제n 픽셀 회로는 제n 스캔 신호(SCAN(n))의 온 레벨 펄스에 응답하여 데이터 전압(Vdata)을 제1 노드(N1)에 인가하고, 제n 스캔 신호(SCAN(n))의 온 레벨 펄스에 응답하여 제2 및 제3 노드(N3)를 쇼트 시켜 구동 TFT(DT)를 다이오드 연결(Diode connection)함으로써 구동 TFT(DT)의 문턱전압을 샘플링한다. 또한, 제n 픽셀 회로는 제n 스캔 신호(SCAN(n))의 온 레벨 펄스에 응답하여 제4 노드(N4)에 기준 전압(Vref)을 인가함으로써 OLED의 애노드 전위를 OLED의 동작점보다 낮은 기준 전압(Vref)으로 유지시킨다. 이어서, 제n 픽셀 회로는 EM 신호(EM(n&n+1))의 오프 레벨 펄스 이후의 게이트 온 전압에 응답하여 제1 노드(N1)에 기준 전압(Vref)을 인가함과 아울러, 제3 노드(N3)와 제4 노드(N4) 간의 전류 흐름을 도통시켜 구동 TFT(DT)에서 생성된 구동 전류가 OLED의 애노드에 인가되도록 한다.
도 8a 내지 도 8e는 도 7에 도시된 제n 픽셀 회로의 동작을 단계적으로 보여 주는 도면들이다. 이하, 도 7과 도 8a 내지 도 8e, 및 표 1을 결부하여 제n 픽셀 회로의 동작을 구체적으로 설명한다.
도 7에 도시된 제n 픽셀 회로를 구동하기 위한 1 프레임은 제n-1 스캔 신호(SCAN(n-1))가 제n-1 수평 표시 라인(HL(n-1))에 입력되는 초기화 기간(Ti), 제n 스캔 신호(SCAN(n))가 제n 수평 표시 라인(HL(n))에 입력되는 샘플링 기간(Tw), OLED가 발광하는 발광 기간(Te), 및 샘플링 기간(Tw)과 발광 기간(Te) 사이의 유지 기간(Th)을 포함한다.
도 7 및 도 8a에 도시된 바와 같이, 이전 프레임(k-1번째 프레임)의 발광 기간(Te) 동안 EM 신호(EM(n&n+1))는 게이트 온 전압으로 발생되어 제4 스위치 TFT(T4)가 턴-온 된다. 이 때, 제3 스위치 TFT(T3)와 구동 TFT(DT)도 턴-온 되고, 제1 내지 제2 TFT 및 제5 내지 제7 TFT들(T1, T2, T5, T6, T7)은 오프 상태를 유지하여 OLED에 구동 전류(Ioled)가 흐르고 제1 노드(N1)의 전위는 기준 전압(Vref)으로 유지된다.
표 1, 도 7 및 도 8b를 참조하면, 현재 프레임(k번째 프레임)의 초기화 기간(Ti)이 시작될 때 제n-1 스캔 신호(SCAN(n-1))의 전압이 게이트 온 전압으로 반전되고, EM 신호(EM(n&n+1))는 게이트 오프 전압으로 반전된다. 초기화 기간(Ti) 동안, 제n 스캔 신호(SCAN(n))는 게이트 오프 전압을 유지한다. 초기화 기간(Ti) 동안 제6 스위치 TFT(T6)가 제n-1 스캔 신호(SCAN(n-1))의 온 레벨 펄스에 응답하여 턴-온 되어 제6 스위치 TFT(T6)를 통해 기준 전압(Vref)이 제2 노드(N2)에 인가된다. 그리고, 초기화 기간(Ti) 동안 제7 스위치 TFT(T7)가 제n-1 스캔 신호(SCAN(n-1))의 온 레벨 펄스에 응답하여 턴-온 되어 제7 스위치 TFT(T7)를 통해 기준 전압(Vref)이 제1 노드(N1)에 인가된다. 따라서, 초기화 기간(Ti) 동안 제1 및 제2 노드들(N1, N2)의 전압이 Vref로 초기화된다. 한편, 초기화 기간(Ti) 동안 제6 및 제7 TFT들(T6, T7)을 제외한 제1 내지 제5 TFT들(T1~T5)은 턴-오프 된다.
초기화 기간(Ti) 동안 제2 노드(N2)의 전위가 Vref로 변하기 때문에 구동 TFT(DT)의 Vsg는 구동 TFT(DT)의 문턱전압(Vth)보다 커지고 구동 TFT(DT)는 턴-온 된다.
초기화 기간(Ti) 동안 제4 스위치 TFT(T4)가 턴-오프 되기 때문에 제n 픽셀 회로 내에서 VDD와 Vref가 단락(short)되지 않는다. 따라서, 제n 픽셀 회로에서 VDD와 Vref 단락으로 인한 소비 전력 증가, 픽셀 열화 및 신뢰성 저하 문제가 방지될 수 있다.
구체적으로 설명하면, 제4 스위치 TFT(T4)가 배치되지 않아 초기화 기간(Ti)에서 VDD와 Vref의 단락(short)이 발생하는 경우, Vref 배선(15)을 배치하는데 제약이 발생할 수 있다. Vref 배선(15)을 수직 표시 라인(VL(n))과 평행하게 배치하는 경우에 구동 TFT(DT)의 게이트를 초기화하는데 문제가 없을 수 있지만, Vref 배선(15)을 수평 표시 라인(HL(n))과 평행하게 배치하는 경우에는 구동 TFT(DT)의 게이트를 초기화하는데 초기화가 제대로 안되는 어려움이 발생할 수 있다. 따라서, 픽셀 회로에 제4 스위치 TFT(T4)를 배치함으로써, VDD와 Vref의 단락(short) 발생을 막고 Vref 배선(15)의 배치에 자유도를 향상시켜 고해상도 표시패널의 구현에 유리한 효과가 있다.
표 1, 도 7 및 도 8c를 참조하면, 현재 프레임(k번째 프레임)의 샘플링 기간(Tw)이 시작될 때 제n-1 스캔 신호(SCAN(n-1))의 전압이 게이트 오프 전압으로 반전되고, 제n 스캔 신호(SCAN(n))의 전압이 게이트 온 전압으로 반전된다. 샘플링 기간(Tw) 동안, EM 신호(EM(n&n+1))는 게이트 오프 전압을 유지한다.
샘플링 기간(Tw) 동안, 제1 스위치 TFT(T1)가 제n 스캔 신호(SCAN(n))의 온 레벨 펄스에 응답하여 턴-온 되어 제1 스위치 TFT(T1)를 통해 데이터 전압(Vdata)이 제1 노드(N1)에 인가된다. 제1 노드(N1)에는 데이터 전압(Vdata)이 인가되므로, 제1 노드(N1)의 전위는 Vref에서 Vdata로 변한다. Vdata는 제1 노드(N1)를 통해 스토리지 커패시터의 일측 전극에 인가된다.
샘플링 기간(Tw) 동안, 제2 스위치 TFT(T2)가 제n 스캔 신호(SCAN(n))의 온 레벨 펄스에 응답하여 턴-온 되어 구동 TFT(DT)가 다이오드 연결된다. 구동 TFT(DT)가 다이오드 연결되면 구동 TFT(DT)에 흐르는 전류에 의해 제2 및 제3 노드(N2, N3)의 전위는 “VDD-|Vth|”가 된다. 즉, 구동 TFT(DT)가 다이오드 연결되면 구동 TFT(DT)의 문턱전압(Vth)이 샘플링되어 제2 노드(N2)를 통해 스토리지 커패시터(Cst)의 타측 전극에 인가된다. 한편, 샘플링 기간(Tw) 동안 제6 및 제7 TFT들(T6, T7)을 제외한 제1 내지 제5 TFT들(T1~T5)은 턴-오프 된다.
표 1, 도 7 및 도 8d를 참조하면, 현재 프레임(k번째 프레임)의 유지 기간(Th)이 시작될 때 제n 스캔 신호(SCAN(n))의 전압이 게이트 오프 전압으로 반전된다. 유지 기간(Th) 동안, 제n-1 스캔 신호(SCAN(n-1)) 및 EM 신호(EM(n&n+1))는 게이트 오프 전압을 유지한다.
유지 기간(Th) 동안, 제n 스캔 신호(SCAN(n))가 게이트 오프 전압으로 변할 때, 즉 제1 및 제2 스위치 TFT들(T1, T2)이 턴-오프 될 때 발생되는 킥백 전압(kickback voltage)(Vkb) 만큼 제1 및 제2 노드들(N1, N2)의 전압이 변할 수 있다. 따라서, 유지 기간(Th) 동안, 제1 노드(N1)의 전압은 “Vdata+Vkb”이 되고, 제2 노드(N2)의 전압은 “VDD-|Vth|+Vkb”이 된다. 변화된 제1 및 제2 노드들(N1, N2)의 전압은 스토리지 커패시터(Cst)에 인가된다. 그리고, 유지 기간(Th) 동안, 제2 노드(N2)의 전압 상승으로 인해 구동 TFT(DT)도 턴-오프 된다. 그리고, 제3 내지 제7 TFT들(T3~T7)도 턴-오프 상태를 유지한다.
표 1, 도 7 및 도 8e를 참조하면, 현재 프레임(k번째 프레임)의 발광 기간(Te)이 시작될 때 EM 신호(EM(n&n+1))의 전압이 게이트 온 전압으로 반전된다. 발광 기간(Te) 동안, 제n-1 스캔 신호(SCAN(n-1)) 및 제n 스캔 신호(SCAN(n))는 게이트 오프 전압을 유지한다.
발광 기간(Te) 동안, 제3 스위치 TFT(T3)가 EM 신호(EM(n&n+1))의 게이트 온 전압에 응답하여 턴-온 되어 제3 스위치 TFT(T3)를 통해 기준 전압(Vref)이 제1 노드(N1)에 인가된다.
이 때, 제1 노드(N1)의 전압이 “Vdata+Vkb”에서 Vref로 변한다. 그리고, 스토리지 커패시터(Cst)를 통한 커플링(coupling)으로 인하여, 제1 노드(N1)의 전압 변화분(Vdata+Vkb-Vref) 만큼 제2 노드(N2)의 전압도 변한다. 다시 말해, 제2 노드(N2)의 전압인 구동 TFT(DT)의 게이트 전압(DTG)은 “VDD-|Vth|+Vkb”에서 “{VDD-|Vth|+Vkb}-{Vdata+Vkb-Vref}” 즉, “VDD-|Vth|-Vdata+Vref”으로 변한다. 이 경우, 구동 TFT(DT)의 소스 전압(DTS)은 VDD를 유지한다. 이를 통해, OLED의 구동 전류량을 결정하는 구동 TFT(DT)의 Vsg 전압이 설정된다. 이 때, OLED에는 위의 수학식 1과 같은 구동 전류(Ioled)가 흐르게 된다.
수학식 1에서 알 수 있는 바와 같이, 본 발명은 OLED의 전류가 VDD에 영향을 받지 않게 된다. VDD 배선의 전압강하로 인한 화질의 불균일이 발생하는 경우, VDD 배선을 메쉬(mesh) 형태로 구성하여 VDD 배선의 저항을 감소시킬 수 있다. 그러나, 고해상도를 갖는 표시패널인 경우, 픽셀에 해당하는 면적을 확보하기 위해 VDD 배선의 폭을 줄여야 하므로, VDD 배선의 저항을 줄이기에는 한계가 있다. 그리고, 표시패널이 대화면일 경우, 화면 표시부(AA) 내부까지로의 전원공급경로가 길어지게 되므로, VDD 배선의 저항이 증가하게 된다. 본 발명의 실시예는 OLED의 구동 전류(Ioled)가 VDD에 영향을 받지 않으므로, VDD 배선의 저저항 설계 없이 또는 메쉬(mesh) 형태의 VDD 배선을 구성하지 않고 화면 전체에서 픽셀들의 휘도와 색감을 균일하게 할 수 있다. 이에 의해, 본 발명은 픽셀 크기가 작은 고해상도 패널에서 균일한 화질을 구현할 수 있다. 그리고, 본 발명은 휘도 및 화질이 향상된 대화면의 패널을 제공할 수 있는 효과가 있다. 또한, 본 발명의 실시예는 VDD 배선의 전압강하를 보상할 수 있으므로, VDD 배선을 메쉬(mesh)형태로 구성하지 않아도 되는 효과가 있다.
도 9는 본 발명의 제3 실시예에 따른 픽셀 회로로서, 도 3의 제n 픽셀 회로에서 제5 스위치 TFT의 접속 구성이 변경된 일 예를 보여 주는 회로도이다.
도 9의 픽셀 회로는, 도 3에 도시된 제n 픽셀 회로와 비교하여 제5 스위치 TFT(T5)의 연결 구성만이 다르고 나머지 구성들은 실질적으로 동일하다. 제3 실시예에서, 전술한 제1 및 제2 실시예와 동일한 구성 요소들에 대하여는 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다.
도 9를 참조하면, 픽셀 회로는 제1 픽셀(P(n,m))(n,m은 양의 정수)과 제2 픽셀(P(n+1,m))을 대상으로 한다.
제1 픽셀(P(n,m))이 제n 수평 표시 라인(HL(n))과 제m 수직 표시 라인(VL(m))에 위치하고, 제2 픽셀(P(n+1,m))이 제n+1 수평 표시 라인(HL(n+1))과 제m 수직 표시 라인(VL(m))에 위치하는 경우, 제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 제1 픽셀(P(n,m))의 제4 노드(N4)와 제2 픽셀(P(n+1,m))의 제1 노드(N1) 사이에 연결된다. 이 실시예에서, OLED, 구동 TFT(DT), 스토리지 커패시터(Cst), 제1 내지 제4 및 제6 내지 제7 스위치 TFT들(T1~T4, T6~T7)은 전술한 제1 실시예와 동일하다.
제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 제n 스캔 신호(SCAN(n))에 응답하여 턴-온 됨으로써 제2 픽셀(P(n+1,m))의 제1 노드(N1)에 충전되어 있는 기준 전압(Vref)을 제1 픽셀(P(n,m))의 제4 노드(N4)에 공급하는 스위치 소자이다. 제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 제n 스캔 라인(12(n))에 연결된 게이트, 제1 픽셀(P(n,m))의 제4 노드(N4)에 연결된 소스, 및 제2 픽셀(P(n+1,m))의 제1 노드(N1)에 연결된 드레인을 포함한다.
제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 도 3과 비교하여 Vref에 직접 연결되지 않고 제2 픽셀(P(n+1,m))의 제1 노드(N1)에 연결되는 점에서 다르다. 제2 픽셀(P(n+1,m))의 제1 노드(N1)에는 Vref가 인가되어 있기 때문에, 제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)를 Vref에 직접 연결하지 않고 제2 픽셀(P(n+1,m))의 제1 노드(N1)에 연결하더라도 동일한 효과를 얻을 수 있다. 이렇게 제5 스위치 TFT(T5)를 Vref에 직접 연결하지 않고 이웃 픽셀에 연결하는 이유는 설계 자유도를 향상시키기 위함이다.
구체적으로 설명하면, TFT를 Vref에 연결하기 위해서는 전원 콘택홀이 필요한데, 하나의 전원 콘택홀을 통해 Vref에 연결될 수 있는 TFT 개수는 설계 면적상 한계가 있다. 도 3의 픽셀 회로에서, 제3 스위치 TFT(T3), 제5 스위치 TFT(T5), 및 제6 스위치 TFT(T6)가 Vref에 공통으로 연결되는데, 이렇게 하기 위해서는 전원 콘택홀을 크게 설계하거나, 또는 전원 콘택홀의 개수를 증가시켜야 한다. 그런데, 도 9와 같이 제5 스위치 TFT(T5)를 Vref에 직접 연결하지 않고 이웃 픽셀(P(n+1,m))의 제1 노드(N1)에서 제1 스위치 TFT(T1), 제3 스위치 TFT(T3), 및 제7 스위치 TFT(T7)의 일측 전극에 연결하면, 전원 콘택홀에 연결되는 TFT 개수를 한 개 줄일 수 있어 TFT 개수를 줄인 만큼 전원 콘택홀을 설계하는데 선택의 폭이 넓어진다.
도 10은 본 발명의 제4 실시예에 따른 픽셀 회로로서, 도 3의 픽셀 회로에서 제5 스위치 TFT의 접속 구성이 변경된 다른 예를 보여 주는 회로도이다.
도 10의 픽셀 회로는, 도 3에 도시된 제n 픽셀 회로와 비교하여 제5 스위치 TFT(T5)의 연결 구성만이 다르고 나머지 구성들은 실질적으로 동일하다. 제4 실시예에서, 전술한 제1 내지 제3 실시예와 동일한 구성 요소들에 대하여는 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다.
도 10을 참조하면, 픽셀 회로는 제1 픽셀(P(n,m))(n,m은 양의 정수)과 제2 픽셀(P(n+1,m-1))을 대상으로 한다.
제1 픽셀(P(n,m))이 제n 수평 표시 라인(HL(n))과 제m 수직 표시 라인(VL(m))에 위치하고, 제2 픽셀(P(n+1,m-1))이 제n+1 수평 표시 라인(HL(n+1))과 제m-1 수직 표시 라인(VL(m-1))에 위치하는 경우, 제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 제1 픽셀(P(n,m))의 제4 노드(N4)와 제2 픽셀(P(n+1,m-1))의 제1 노드(N1) 사이에 연결된다. 제4 실시예에서, OLED, 구동 TFT(DT), 스토리지 커패시터(Cst), 제1 내지 제4 및 제6 내지 제7 스위치 TFT들(T1~T4, T6~T7)은 전술한 제1 실시예와 동일하다.
제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 제n 스캔 신호(SCAN(n))에 응답하여 턴-온 됨으로써 제2 픽셀(P(n+1,m-1))의 제1 노드(N1)에 충전되어 있는 기준 전압(Vref)을 제1 픽셀(P(n,m))의 제4 노드(N4)에 공급하는 스위치 소자이다. 제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 제n 스캔 라인(12(n))에 연결된 게이트, 제1 픽셀(P(n,m))의 제4 노드(N4)에 연결된 소스, 및 제2 픽셀(P(n+1,m-1))의 제1 노드(N1)에 연결된 드레인을 포함한다.
제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 도 3과 비교하여 Vref에 직접 연결되지 않고 제2 픽셀(P(n+1,m-1))의 제1 노드(N1)에 연결되는 점에서 다르다. 제2 픽셀(P(n+1,m-1))의 제1 노드(N1)에는 Vref가 인가되어 있기 때문에, 제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)를 Vref에 직접 연결하지 않고 제2 픽셀(P(n+1,m-1))의 제1 노드(N1)에 연결하더라도 동일한 효과를 얻을 수 있다. 이렇게 제5 스위치 TFT(T5)를 Vref에 직접 연결하지 않고 이웃 픽셀에 연결하는 이유는 설계 자유도를 향상시키기 위함이다.
구체적으로 설명하면, TFT를 Vref에 연결하기 위해서는 전원 콘택홀이 필요한데, 하나의 전원 콘택홀을 통해 Vref에 연결될 수 있는 TFT 개수는 설계 면적상 한계가 있다. 도 3의 픽셀 회로에서, 제3 스위치 TFT(T3), 제5 스위치 TFT(T5), 및 제6 스위치 TFT(T6)가 Vref에 공통으로 연결되는데, 이렇게 하기 위해서는 전원 콘택홀을 크게 설계하거나, 전원 콘택홀의 개수를 증가시켜야 한다. 그런데, 도 10과 같이 제5 스위치 TFT(T5)를 Vref에 직접 연결하지 않고 이웃 픽셀(P(n+1,m-1))의 제1 노드(N1)에서 제1 스위치 TFT(T1), 제3 스위치 TFT(T3), 및 제7 스위치 TFT(T7)의 일측 전극에 연결하면, 전원 콘택홀에 연결되는 TFT 개수를 한 개 줄일 수 있어 TFT 개수를 줄인 만큼 전원 콘택홀을 설계하는데 선택의 폭이 넓어진다.
도 11은 본 발명의 제5 실시예에 따른 픽셀 회로로서, 도 3의 픽셀 회로에서 제6 스위치 TFT의 접속 구성이 변경된 일 예를 보여 주는 회로도이다.
도 11의 픽셀 회로는, 도 3에 도시된 제n 픽셀 회로와 비교하여 제6 스위치 TFT(T6)의 연결 구성만이 다르고 나머지 구성들은 실질적으로 동일하다. 제5 실시예에서, 전술한 제1 내지 제4 실시예와 동일한 구성 요소들에 대하여는 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다.
도 11을 참조하면, 픽셀 회로는 제1 픽셀(P(n,m))(n,m은 양의 정수)과 제2 픽셀(P(n,m-1))을 대상으로 한다.
제1 픽셀(P(n,m))이 제n 수평 표시 라인(HL(n))과 제m 수직 표시 라인(VL(m))에 위치하고, 제2 픽셀(P(n,m-1))이 제n 수평 표시 라인(HL(n))과 제m-1 수직 표시 라인(VL(m-1))에 위치하는 경우, 제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)는 제1 픽셀(P(n,m))의 제2 노드(N2)와 제2 픽셀(P(n,m-1))의 제1 노드(N1) 사이에 연결된다. 제5 실시예에서, OLED, 구동 TFT(DT), 스토리지 커패시터(Cst), 제1 내지 제5 및 제7 스위치 TFT들(T1~T5, T7)은 전술한 제1 실시예와 동일하다.
제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)는 제n-1 스캔 신호(SCAN(n-1))에 응답하여 턴-온 됨으로써 제2 픽셀(P(n,m-1))의 제1 노드(N1)에 충전되어 있는 기준 전압(Vref)을 제1 픽셀(P(n,m))의 제2 노드(N2)에 공급하는 스위치 소자이다. 제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)는 제n-1 스캔 라인(12(n-1))에 연결된 게이트, 제1 픽셀(P(n,m))의 제2 노드(N2)에 연결된 소스, 및 제2 픽셀(P(n,m-1))의 제1 노드(N1)에 연결된 드레인을 포함한다.
제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)는 도 3과 비교하여 Vref에 직접 연결되지 않고 제2 픽셀(P(n,m-1))의 제1 노드(N1)에 연결되는 점에서 다르다. 제2 픽셀(P(n,m-1))의 제1 노드(N1)에는 Vref가 인가되어 있기 때문에, 제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)를 Vref에 직접 연결하지 않고 제2 픽셀(P(n,m-1))의 제1 노드(N1)에 연결하더라도 동일한 효과를 얻을 수 있다. 이렇게 제6 스위치 TFT(T6)를 Vref에 직접 연결하지 않고 이웃 픽셀에 연결하는 이유는 설계 자유도를 향상시키기 위함이다.
구체적으로 설명하면, TFT를 Vref에 연결하기 위해서는 전원 콘택홀이 필요한데, 하나의 전원 콘택홀을 통해 Vref에 연결될 수 있는 TFT 개수는 설계 면적상 한계가 있다. 도 3의 픽셀 회로에서, 제3 스위치 TFT(T3), 제5 스위치 TFT(T5), 및 제6 스위치 TFT(T6)가 Vref에 공통으로 연결되는데, 이렇게 하기 위해서는 전원 콘택홀을 크게 설계하거나, 또는 전원 콘택홀의 개수를 증가시켜야 한다. 그런데, 도 11과 같이 제6 스위치 TFT(T6)를 Vref에 직접 연결하지 않고 이웃 픽셀(P(n,m-1))의 제1 노드(N1)에서 제1 스위치 TFT(T1), 제3 스위치 TFT(T3), 및 제7 스위치 TFT(T7)의 일측 전극에 연결하면, 전원 콘택홀에 연결되는 TFT 개수를 한 개 줄일 수 있어 TFT 개수를 줄인 만큼 전원 콘택홀을 설계하는데 선택의 폭이 넓어진다.
도 12는 본 발명의 제6 실시예에 따른 픽셀 회로로서, 도 3의 픽셀 회로에서 제5 및 제6 스위치 TFT의 접속 구성이 변경된 일 예를 보여 주는 회로도이다.
도 12의 픽셀 회로는, 도 3에 도시된 제n 픽셀 회로와 비교하여 제5 스위치 TFT(T5)와 제6 스위치 TFT(T6)의 연결 구성만이 다르고 나머지 구성들은 실질적으로 동일하다. 제6 실시예에서, 전술한 제1 내지 제5 실시예와 동일한 구성 요소들에 대하여는 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다.
도 12를 참조하면, 픽셀 회로는 제1 픽셀(P(n,m))(n,m은 양의 정수), 제2 픽셀(P(n+1,m)), 및 제3 픽셀(P(n, m-1))을 대상으로 한다.
제1 픽셀(P(n,m))이 제n 수평 표시 라인(HL(n))과 제m 수직 표시 라인(VL(m))에 위치하고, 제2 픽셀(P(n+1,m))이 제n+1 수평 표시 라인(HL(n+1))과 제m 수직 표시 라인(VL(m))에 위치하며, 제3 픽셀(P(n,m-1))이 제n 수평 표시 라인(HL(n))과 제m-1 수직 표시 라인(VL(m-1))에 위치하는 경우, 제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 제1 픽셀(P(n,m))의 제4 노드(N4)와 제2 픽셀(P(n+1,m))의 제1 노드(N1) 사이에 연결된다. 그리고, 제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)는 제1 픽셀(P(n,m))의 제2 노드(N2)와 제3 픽셀(P(n,m-1))의 제1 노드(N1) 사이에 연결된다. 제6 실시예에서, OLED, 구동 TFT(DT), 스토리지 커패시터(Cst), 제1 내지 제4 및 제7 스위치 TFT들(T1~T4, T7)은 전술한 제1 실시예와 동일하다.
제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 제n 스캔 신호(SCAN(n))에 응답하여 턴-온 됨으로써 제2 픽셀(P(n+1,m))의 제1 노드(N1)에 충전되어 있는 기준 전압(Vref)을 제1 픽셀(P(n,m))의 제4 노드(N4)에 공급하는 스위치 소자이다. 제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 제n 스캔 라인(12(n))에 연결된 게이트, 제1 픽셀(P(n,m))의 제4 노드(N4)에 연결된 소스, 및 제2 픽셀(P(n+1,m))의 제1 노드(N1)에 연결된 드레인을 포함한다.
제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)는 제n-1 스캔 신호(SCAN(n-1))에 응답하여 턴-온 됨으로써 제3 픽셀(P(n,m-1))의 제1 노드(N1)에 충전되어 있는 기준 전압(Vref)을 제1 픽셀(P(n,m))의 제2 노드(N2)에 공급하는 스위치 소자이다. 제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)는 제n-1 스캔 라인(12(n-1))에 연결된 게이트, 제1 픽셀(P(n,m))의 제2 노드(N2)에 연결된 소스, 및 제3 픽셀(P(n,m-1))의 제1 노드(N1)에 연결된 드레인을 포함한다.
제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 도 3과 비교하여 Vref에 직접 연결되지 않고 제2 픽셀(P(n+1,m))의 제1 노드(N1)에 연결되는 점에서 다르다. 제2 픽셀(P(n+1,m))의 제1 노드(N1)에는 Vref가 인가되어 있기 때문에, 제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)를 Vref에 직접 연결하지 않고 제2 픽셀(P(n+1,m))의 제1 노드(N1)에 연결하더라도 동일한 효과를 얻을 수 있다.
또한, 제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)는 도 3과 비교하여 Vref에 직접 연결되지 않고 제3 픽셀(P(n,m-1))의 제1 노드(N1)에 연결되는 점에서 다르다. 제3 픽셀(P(n,m-1))의 제1 노드(N1)에는 Vref가 인가되어 있기 때문에, 제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)를 Vref에 직접 연결하지 않고 제3 픽셀(P(n,m-1))의 제1 노드(N1)에 연결하더라도 동일한 효과를 얻을 수 있다.
이렇게 제5 및 제6 스위치 TFT들(T5, T6)을 Vref에 직접 연결하지 않고 이웃 픽셀에 연결하는 이유는 설계 자유도를 향상시키기 위함이다.
구체적으로 설명하면, TFT를 Vref에 연결하기 위해서는 전원 콘택홀이 필요한데, 하나의 전원 콘택홀을 통해 Vref에 연결될 수 있는 TFT 개수는 설계 면적상 한계가 있다. 도 3의 픽셀 회로에서, 제3 스위치 TFT(T3), 제5 스위치 TFT, 및 제6 스위치 TFT(T6)가 Vref에 공통으로 연결되는데, 이렇게 하기 위해서는 전원 콘택홀을 크게 설계하거나, 전원 콘택홀의 개수를 증가시켜야 한다. 그런데, 도 12와 같이 제5 및 제6 스위치 TFT(T5, T6)를 Vref에 직접 연결하지 않고 이웃 픽셀들(P(n+1,m), P(n,m-1))의 제1 노드(N1)에서 제1 스위치 TFT(T1), 제3 스위치 TFT(T3), 및 제7 스위치 TFT(T7)의 일측 전극에 각각 연결하면, 전원 콘택홀에 연결되는 TFT 개수를 두 개 줄일 수 있어 TFT 개수를 줄인 만큼 전원 콘택홀을 설계하는데 선택의 폭이 넓어진다.
도 13은 본 발명의 제7 실시예에 따른 픽셀 회로로서, 도 3의 픽셀 회로에서 제5 및 제6 스위치 TFT의 접속 구성이 변경된 다른 예를 보여 주는 회로도이다.
도 13의 픽셀 회로는, 도 3에 도시된 제n 픽셀 회로와 비교하여 제5 스위치 TFT(T5)와 제6 스위치 TFT(T6)의 연결 구성만이 다르고 나머지 구성들은 실질적으로 동일하다. 제7 실시예에서, 전술한 제1 내지 제6 실시예와 동일한 구성 요소들에 대하여는 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다.
도 13을 참조하면, 픽셀 회로는 제1 픽셀(P(n,m))(n,m은 양의 정수), 제2 픽셀(P(n+1,m-1)), 및 제3 픽셀(P(n, m-1))을 대상으로 한다.
제1 픽셀(P(n,m))이 제n 수평 표시 라인(HL(n))과 제m 수직 표시 라인(VL(m))에 위치하고, 제2 픽셀(P(n+1,m-1))이 제n+1 수평 표시 라인(HL(n+1))과 제m-1 수직 표시 라인(VL(m-1))에 위치하며, 제3 픽셀(P(n,m-1))이 제n 수평 표시 라인(HL(n))과 제m-1 수직 표시 라인(VL(m-1))에 위치하는 경우, 제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 제1 픽셀(P(n,m))의 제4 노드(N4)와 제2 픽셀(P(n+1,m-1))의 제1 노드(N1) 사이에 연결된다. 그리고, 제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)는 제1 픽셀(P(n,m))의 제2 노드(N2)와 제3 픽셀(P(n,m-1))의 제1 노드(N1) 사이에 연결된다. 제7 실시예에서, OLED, 구동 TFT(DT), 스토리지 커패시터(Cst), 제1 내지 제4 및 제7 스위치 TFT들(T1~T4, T7)은 전술한 제1 실시예와 동일하다.
제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 제n 스캔 신호(SCAN(n))에 응답하여 턴-온 됨으로써 제2 픽셀(P(n+1,m-1))의 제1 노드(N1)에 충전되어 있는 기준 전압(Vref)을 제1 픽셀(P(n,m))의 제4 노드(N4)에 공급하는 스위치 소자이다. 제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 제n 스캔 라인(12(n))에 연결된 게이트, 제1 픽셀(P(n,m))의 제4 노드(N4)에 연결된 소스, 및 제2 픽셀(P(n+1,m-1))의 제1 노드(N1)에 연결된 드레인을 포함한다.
제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)는 제n-1 스캔 신호(SCAN(n-1))에 응답하여 턴-온 됨으로써 제3 픽셀(P(n,m-1))의 제1 노드(N1)에 충전되어 있는 기준 전압(Vref)을 제1 픽셀(P(n,m))의 제2 노드(N2)에 공급하는 스위치 소자이다. 제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)는 제n-1 스캔 라인(12(n-1))에 연결된 게이트, 제1 픽셀(P(n,m))의 제2 노드(N2)에 연결된 소스, 및 제3 픽셀(P(n,m-1))의 제1 노드(N1)에 연결된 드레인을 포함한다.
제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 도 3과 비교하여 Vref에 직접 연결되지 않고 제2 픽셀(P(n+1,m-1))의 제1 노드(N1)에 연결되는 점에서 다르다. 제2 픽셀(P(n+1,m-1))의 제1 노드(N1)에는 Vref가 인가되어 있기 때문에, 제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)를 Vref에 직접 연결하지 않고 제2 픽셀(P(n+1,m-1))의 제1 노드(N1)에 연결하더라도 동일한 효과를 얻을 수 있다.
또한, 제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)는 도 3과 비교하여 Vref에 직접 연결되지 않고 제3 픽셀(P(n,m-1))의 제1 노드(N1)에 연결되는 점에서 다르다. 제3 픽셀(P(n,m-1))의 제1 노드(N1)에는 Vref가 인가되어 있기 때문에, 제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)를 Vref에 직접 연결하지 않고 제3 픽셀(P(n,m-1))의 제1 노드(N1)에 연결하더라도 동일한 효과를 얻을 수 있다.
이렇게 제5 및 제6 스위치 TFT(T5, T6)를 Vref에 직접 연결하지 않고 이웃 픽셀에 연결하는 이유는 설계 자유도를 향상시키기 위함이다.
구체적으로 설명하면, TFT를 Vref에 연결하기 위해서는 전원 콘택홀이 필요한데, 하나의 전원 콘택홀을 통해 Vref에 연결될 수 있는 TFT 개수는 설계 면적상 한계가 있다. 도 3의 픽셀 회로에서, 제3 스위치 TFT(T3), 제5 스위치 TFT(T5), 및 제6 스위치 TFT(T6)가 Vref에 공통으로 연결되는데, 이렇게 하기 위해서는 전원 콘택홀을 크게 설계하거나, 전원 콘택홀의 개수를 증가시켜야 한다. 그런데, 도 13과 같이 제5 및 제6 스위치 TFT(T5, T6)를 Vref에 직접 연결하지 않고 이웃 픽셀들(P(n+1,m-1), P(n,m-1))의 제1 노드(N1)에서 제1 스위치 TFT(T1), 제3 스위치 TFT(T3), 및 제7 스위치 TFT(T7)의 일측 전극에 각각 연결하면, 전원 콘택홀에 연결되는 TFT 개수를 두 개 줄일 수 있어 그 만큼 전원 콘택홀을 설계하는데 선택의 폭이 넓어진다.
도 14는 본 발명의 제8 실시예에 따른 픽셀 회로로서, 도 6의 픽셀 회로에서 제5 스위치 TFT의 접속 구성이 변경된 일 예를 보여 주는 회로도이다.
도 14의 픽셀 회로는, 도 6에 도시된 제n 픽셀 회로와 비교하여 제5 스위치 TFT(T5)의 연결 구성만이 다르고 나머지 구성들은 실질적으로 동일하다. 제8 실시예에서, 전술한 제1 내지 제7 실시예와 동일한 구성 요소들에 대하여는 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다.
도 14를 참조하면, 픽셀 회로는 제1 픽셀(P(n,m))(n,m은 양의 정수)과 제2 픽셀(P(n+1,m))을 대상으로 한다.
제1 픽셀(P(n,m))이 제n 수평 표시 라인(HL(n))과 제m 수직 표시 라인(VL(m))에 위치하고, 제2 픽셀(P(n+1,m))이 제n+1 수평 표시 라인(HL(n+1))과 제m 수직 표시 라인(VL(m))에 위치하는 경우, 제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 제1 픽셀(P(n,m))의 제4 노드(N4)와 제2 픽셀(P(n+1,m))의 제1 노드(N1) 사이에 연결된다. 제8 실시예에서, OLED, 구동 TFT(DT), 스토리지 커패시터(Cst), 제1 내지 제4 및 제6 내지 제7 스위치 TFT들(T1~T4, T6~T7)은 전술한 제2 실시예와 동일하다.
제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 제n 스캔 신호(SCAN(n))에 응답하여 턴-온 됨으로써 제2 픽셀(P(n+1,m))의 제1 노드(N1)에 충전되어 있는 기준 전압(Vref)을 제1 픽셀(P(n,m))의 제4 노드(N4)에 공급하는 스위치 소자이다. 제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 제n 스캔 라인(12(n))에 연결된 게이트, 제1 픽셀(P(n,m))의 제4 노드(N4)에 연결된 소스, 및 제2 픽셀(P(n+1,m))의 제1 노드(N1)에 연결된 드레인을 포함한다.
제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 도 6과 비교하여 Vref에 직접 연결되지 않고 제2 픽셀(P(n+1,m))의 제1 노드(N1)에 연결되는 점에서 다르다. 제2 픽셀(P(n+1,m))의 제1 노드(N1)에는 Vref가 인가되어 있기 때문에, 제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)를 Vref에 직접 연결하지 않고 제2 픽셀(P(n+1,m))의 제1 노드(N1)에 연결하더라도 동일한 효과를 얻을 수 있다. 이렇게 제5 스위치 TFT(T5)를 Vref에 직접 연결하지 않고 이웃 픽셀에 연결하는 이유는 설계 자유도를 향상시키기 위함이다.
구체적으로 설명하면, TFT를 Vref에 연결하기 위해서는 전원 콘택홀이 필요한데, 하나의 전원 콘택홀을 통해 Vref에 연결될 수 있는 TFT 개수는 설계 면적상 한계가 있다. 도 6의 픽셀 회로에서, 제3 스위치 TFT(T3), 제5 스위치 TFT(T5), 제6 스위치 TFT(T6), 및 제7 스위치 TFT(T7)가 Vref에 공통으로 연결되는데, 이렇게 하기 위해서는 전원 콘택홀을 크게 설계하거나, 또는 전원 콘택홀의 개수를 증가시켜야 한다. 그런데, 도 14와 같이 제5 스위치 TFT(T5)를 Vref에 직접 연결하지 않고 이웃 픽셀(P(n+1,m))의 제1 노드(N1)에서 제1 스위치 TFT(T1) 및 제3 스위치 TFT(T3)의 일측 전극에 연결하면, 전원 콘택홀에 연결되는 TFT 개수를 한 개 줄일 수 있어 TFT 개수를 줄인 만큼 전원 콘택홀을 설계하는데 선택의 폭이 넓어진다.
도 15는 본 발명의 제9 실시예에 따른 픽셀 회로로서, 도 6의 픽셀 회로에서 제5 스위치 TFT의 접속 구성이 변경된 다른 예를 보여 주는 회로도이다.
도 15의 픽셀 회로는, 도 6에 도시된 제n 픽셀 회로와 비교하여 제5 스위치 TFT(T5)의 연결 구성만이 다르고 나머지 구성들은 실질적으로 동일하다. 제9 실시예에서, 전술한 제1 내지 제8 실시예와 동일한 구성 요소들에 대하여는 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다.
도 15를 참조하면, 픽셀 회로는 제1 픽셀(P(n,m))(n,m은 양의 정수)과 제2 픽셀(P(n+1,m-1))을 대상으로 한다.
제1 픽셀(P(n,m))이 제n 수평 표시 라인(HL(n))과 제m 수직 표시 라인(VL(m))에 위치하고, 제2 픽셀(P(n+1,m-1))이 제n+1 수평 표시 라인(HL(n+1))과 제m-1 수직 표시 라인(VL(m-1))에 위치하는 경우, 제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 제1 픽셀(P(n,m))의 제4 노드(N4)와 제2 픽셀(P(n+1,m-1))의 제1 노드(N1) 사이에 연결된다. 제9 실시예에서, OLED, 구동 TFT(DT), 스토리지 커패시터(Cst), 제1 내지 제4 및 제6 내지 제7 스위치 TFT들(T1~T4, T6~T7)은 전술한 제2 실시예와 동일하다.
제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 제n 스캔 신호(SCAN(n))에 응답하여 턴-온 됨으로써 제2 픽셀(P(n+1,m-1))의 제1 노드(N1)에 충전되어 있는 기준 전압(Vref)을 제1 픽셀(P(n,m))의 제4 노드(N4)에 공급하는 스위치 소자이다. 제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 제n 스캔 라인(12(n))에 연결된 게이트, 제1 픽셀(P(n,m))의 제4 노드(N4)에 연결된 소스, 및 제2 픽셀(P(n+1,m-1))의 제1 노드(N1)에 연결된 드레인을 포함한다.
제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 도 6과 비교하여 Vref에 직접 연결되지 않고 제2 픽셀(P(n+1,m-1))의 제1 노드(N1)에 연결되는 점에서 다르다. 제2 픽셀(P(n+1,m-1))의 제1 노드(N1)에는 Vref가 인가되어 있기 때문에, 제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)를 Vref에 직접 연결하지 않고 제2 픽셀(P(n+1,m-1))의 제1 노드(N1)에 연결하더라도 동일한 효과를 얻을 수 있다. 이렇게 제5 스위치 TFT(T5)를 Vref에 직접 연결하지 않고 이웃 픽셀에 연결하는 이유는 설계 자유도를 향상시키기 위함이다.
구체적으로 설명하면, TFT를 Vref에 연결하기 위해서는 전원 콘택홀이 필요한데, 하나의 전원 콘택홀을 통해 Vref에 연결될 수 있는 TFT 개수는 설계 면적상 한계가 있다. 도 6의 픽셀 회로에서, 제3 스위치 TFT(T3), 제5 스위치 TFT(T5), 제6 스위치 TFT(T6), 및 제7 스위치 TFT(T7)가 Vref에 공통으로 연결되는데, 이렇게 하기 위해서는 전원 콘택홀을 크게 설계하거나, 전원 콘택홀의 개수를 증가시켜야 한다. 그런데, 도 15와 같이 제5 스위치 TFT(T5)를 Vref에 직접 연결하지 않고 이웃 픽셀(P(n+1,m-1))의 제1 노드(N1)에서 제1 스위치 TFT 및 제3 스위치 TFT들(T1,T3)의 일측 전극에 연결하면, 전원 콘택홀에 연결되는 TFT 개수를 한 개 줄일 수 있어 TFT 개수를 줄인 만큼 전원 콘택홀을 설계하는데 선택의 폭이 넓어진다.
도 16은 본 발명의 제10 실시예에 따른 픽셀 회로로서, 도 6의 픽셀 회로에서 제6 스위치 TFT의 접속 구성이 변경된 일 예를 보여 주는 회로도이다.
도 16의 픽셀 회로는, 도 6에 도시된 제n 픽셀 회로와 비교하여 제6 스위치 TFT(T6)의 연결 구성만이 다르고 나머지 구성들은 실질적으로 동일하다. 제10 실시예에서, 전술한 제1 내지 제9 실시예와 동일한 구성 요소들에 대하여는 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다.
도 16을 참조하면, 픽셀 회로는 제1 픽셀(P(n,m))(n,m은 양의 정수)과 제2 픽셀(P(n,m-1))을 대상으로 한다.
제1 픽셀(P(n,m))이 제n 수평 표시 라인(HL(n))과 제m 수직 표시 라인(VL(m))에 위치하고, 제2 픽셀(P(n,m-1))이 제n 수평 표시 라인(HL(n))과 제m-1 수직 표시 라인(VL(m-1))에 위치하는 경우, 제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)는 제1 픽셀(P(n,m))의 제2 노드(N2)와 제2 픽셀(P(n,m-1))의 제1 노드(N1) 사이에 연결된다. 이 실시예에서, OLED, 구동 TFT(DT), 스토리지 커패시터(Cst), 제1 내지 제5 및 제7 스위치 TFT들(T1~T5, T7)은 전술한 제2 실시예와 동일하다.
제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)는 제n-1 스캔 신호(SCAN(n-1))에 응답하여 턴-온 됨으로써 제2 픽셀(P(n,m-1))의 제1 노드(N1)에 충전되어 있는 기준 전압(Vref)을 제1 픽셀(P(n,m))의 제2 노드(N2)에 공급하는 스위치 소자이다. 제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)는 제n-1 스캔 라인(12(n-1))에 연결된 게이트, 제1 픽셀(P(n,m))의 제2 노드(N2)에 연결된 소스, 및 제2 픽셀(P(n,m-1))의 제1 노드(N1)에 연결된 드레인을 포함한다.
제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)는 도 6과 비교하여 Vref에 직접 연결되지 않고 제2 픽셀(P(n,m-1))의 제1 노드(N1)에 연결되는 점에서 다르다. 제2 픽셀(P(n,m-1))의 제1 노드(N1)에는 Vref가 인가되어 있기 때문에, 제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)를 Vref에 직접 연결하지 않고 제2 픽셀(P(n,m-1))의 제1 노드(N1)에 연결하더라도 동일한 효과를 얻을 수 있다. 이렇게 제6 스위치 TFT(T6)를 Vref에 직접 연결하지 않고 이웃 픽셀에 연결하는 이유는 설계 자유도를 향상시키기 위함이다.
구체적으로 설명하면, TFT를 Vref에 연결하기 위해서는 전원 콘택홀이 필요한데, 하나의 전원 콘택홀을 통해 Vref에 연결될 수 있는 TFT 개수는 설계 면적상 한계가 있다. 도 6의 픽셀 회로에서, 제3 스위치 TFT(T3), 제5 스위치 TFT(T5), 제6 스위치 TFT(T6), 및 제7 스위치 TFT(T7)가 Vref에 공통으로 연결되는데, 이렇게 하기 위해서는 전원 콘택홀을 크게 설계하거나, 전원 콘택홀의 개수를 증가시켜야 한다. 그런데, 도 16과 같이 제6 스위치 TFT(T6)를 Vref에 직접 연결하지 않고 이웃 픽셀(P(n,m-1))의 제1 노드(N1)에서 스위치 TFT들(T1,T3)의 일측 전극에 연결하면, 전원 콘택홀에 연결되는 TFT 개수를 한 개 줄일 수 있어 TFT 개수를 줄인 만큼 전원 콘택홀을 설계하는데 선택의 폭이 넓어진다.
도 17은 본 발명의 제11 실시예에 따른 픽셀 회로로서, 도 6의 픽셀 회로에서 제5 및 제6 스위치 TFT의 접속 구성이 변경된 일 예를 보여 주는 회로도이다.
도 17의 픽셀 회로는, 도 6에 도시된 제n 픽셀 회로와 비교하여 제5 스위치 TFT(T5)와 제6 스위치 TFT(T6)의 연결 구성만이 다르고 나머지 구성들은 실질적으로 동일하다. 제11 실시예에서, 전술한 제1 내지 제10 실시예와 동일한 구성 요소들에 대하여는 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다.
도 17을 참조하면, 픽셀 회로는 제1 픽셀(P(n,m))(n,m은 양의 정수), 제2 픽셀(P(n+1,m)), 및 제3 픽셀(P(n, m-1))을 대상으로 한다.
제1 픽셀(P(n,m))이 제n 수평 표시 라인(HL(n))과 제m 수직 표시 라인(VL(m))에 위치하고, 제2 픽셀(P(n+1,m))이 제n+1 수평 표시 라인(HL(n+1))과 제m 수직 표시 라인(VL(m))에 위치하며, 제3 픽셀(P(n,m-1))이 제n 수평 표시 라인(HL(n))과 제m-1 수직 표시 라인(VL(m-1))에 위치는 경우, 제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 제1 픽셀(P(n,m))의 제4 노드(N4)와 제2 픽셀(P(n+1,m))의 제1 노드(N1) 사이에 연결된다. 그리고, 제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)는 제1 픽셀(P(n,m))의 제2 노드(N2)와 제3 픽셀(P(n,m-1))의 제1 노드(N1) 사이에 연결된다. 제11 실시예에서, OLED, 구동 TFT(DT), 스토리지 커패시터(Cst), 제1 내지 제4 및 제7 스위치 TFT들(T1~T4, T7)은 전술한 제2 실시예와 동일하다.
제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 제n 스캔 신호(SCAN(n))에 응답하여 턴-온 됨으로써 제2 픽셀(P(n+1,m))의 제1 노드(N1)에 충전되어 있는 기준 전압(Vref)을 제1 픽셀(P(n,m))의 제4 노드(N4)에 공급하는 스위치 소자이다. 제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 제n 스캔 라인(12(n))에 연결된 게이트, 제1 픽셀(P(n,m))의 제4 노드(N4)에 연결된 소스, 및 제2 픽셀(P(n+1,m))의 제1 노드(N1)에 연결된 드레인을 포함한다.
제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)는 제n-1 스캔 신호(SCAN(n-1))에 응답하여 턴-온 됨으로써 제3 픽셀(P(n,m-1))의 제1 노드(N1)에 충전되어 있는 기준 전압(Vref)을 제1 픽셀(P(n,m))의 제2 노드(N2)에 공급하는 스위치 소자이다. 제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)는 제n-1 스캔 라인(12(n-1))에 연결된 게이트, 제1 픽셀(P(n,m))의 제2 노드(N2)에 연결된 소스, 및 제3 픽셀(P(n,m-1))의 제1 노드(N1)에 연결된 드레인을 포함한다.
제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 도 6과 비교하여 Vref에 직접 연결되지 않고 제2 픽셀(P(n+1,m))의 제1 노드(N1)에 연결되는 점에서 다르다. 제2 픽셀(P(n+1,m))의 제1 노드(N1)에는 Vref가 인가되어 있기 때문에, 제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)를 Vref에 직접 연결하지 않고 제2 픽셀(P(n+1,m))의 제1 노드(N1)에 연결하더라도 동일한 효과를 얻을 수 있다.
또한, 제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)는 도 6과 비교하여 Vref에 직접 연결되지 않고 제3 픽셀(P(n,m-1))의 제1 노드(N1)에 연결되는 점에서 다르다. 제3 픽셀(P(n,m-1))의 제1 노드(N1)에는 Vref가 인가되어 있기 때문에, 제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)를 Vref에 직접 연결하지 않고 제3 픽셀(P(n,m-1))의 제1 노드(N1)에 연결하더라도 동일한 효과를 얻을 수 있다.
이렇게 제5 및 제6 스위치 TFT(T5,T6)를 Vref에 직접 연결하지 않고 이웃 픽셀에 연결하는 이유는 설계 자유도를 향상시키기 위함이다.
구체적으로 설명하면, TFT를 Vref에 연결하기 위해서는 전원 콘택홀이 필요한데, 하나의 전원 콘택홀을 통해 Vref에 연결될 수 있는 TFT 개수는 설계 면적상 한계가 있다. 도 6의 픽셀 회로에서, 제3 스위치 TFT(T3), 제5 스위치 TFT(T5), 제6 스위치 TFT(T6), 및 제7 스위치 TFT(T7)가 Vref에 공통으로 연결되는데, 이렇게 하기 위해서는 전원 콘택홀을 크게 설계하거나, 또는 전원 콘택홀의 개수를 증가시켜야 한다. 그런데, 도 17과 같이 제5 및 제6 스위치 TFT(T5,T6)를 Vref에 직접 연결하지 않고 이웃 픽셀들(P(n+1,m),P(n,m-1))의 제1 노드(N1)에서 제1 스위치 TFT(T1) 및 제3 스위치 TFT(T3)의 일측 전극에 각각 연결하면, 전원 콘택홀에 연결되는 TFT 개수를 두 개 줄일 수 있어 TFT 개수를 줄인 만큼 전원 콘택홀을 설계하는데 선택의 폭이 넓어진다.
도 18은 본 발명의 제12 실시예에 따른 픽셀 회로로서, 도 6의 픽셀 회로에서 제5 및 제6 스위치 TFT의 접속 구성이 변경된 다른 예를 보여 주는 회로도이다.
도 18의 픽셀 회로는, 도 6에 도시된 제n 픽셀 회로와 비교하여 제5 스위치 TFT(T5)와 제6 스위치 TFT(T6)의 연결 구성만이 다르고 나머지 구성들은 실질적으로 동일하다. 제12 실시예에서, 전술한 제1 내지 제11 실시예와 동일한 구성 요소들에 대하여는 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다.
도 18을 참조하면, 픽셀 회로는 제1 픽셀(P(n,m))(n,m은 양의 정수), 제2 픽셀(P(n+1,m-1)), 및 제3 픽셀(P(n, m-1))을 대상으로 한다.
제1 픽셀(P(n,m))이 제n 수평 표시 라인(HL(n))과 제m 수직 표시 라인(VL(m))에 위치하고, 제2 픽셀(P(n+1,m-1))이 제n+1 수평 표시 라인(HL(n+1))과 제m-1 수직 표시 라인(VL(m-1))에 위치하며, 제3 픽셀(P(n,m-1))이 제n 수평 표시 라인(HL(n))과 제m-1 수직 표시 라인(VL(m-1))에 위치는 경우, 제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 제1 픽셀(P(n,m))의 제4 노드(N4)와 제2 픽셀(P(n+1,m-1))의 제1 노드(N1) 사이에 연결된다. 그리고, 제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)는 제1 픽셀(P(n,m))의 제2 노드(N2)와 제3 픽셀(P(n,m-1))의 제1 노드(N1) 사이에 연결된다. 제12 실시예에서, OLED, 구동 TFT(DT), 스토리지 커패시터(Cst), 제1 내지 제4 및 제7 스위치 TFT들(T1~T4, T7)은 전술한 제2 실시예와 동일하다.
제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 제n 스캔 신호(SCAN(n))에 응답하여 턴-온 됨으로써 제2 픽셀(P(n+1,m-1))의 제1 노드(N1)에 충전되어 있는 기준 전압(Vref)을 제1 픽셀(P(n,m))의 제4 노드(N4)에 공급하는 스위치 소자이다. 제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 제n 스캔 라인(12(n))에 연결된 게이트, 제1 픽셀(P(n,m))의 제4 노드(N4)에 연결된 소스, 및 제2 픽셀(P(n+1,m-1))의 제1 노드(N1)에 연결된 드레인을 포함한다.
제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)는 제n-1 스캔 신호(SCAN(n-1))에 응답하여 턴-온 됨으로써 제3 픽셀(P(n,m-1))의 제1 노드(N1)에 충전되어 있는 기준 전압(Vref)을 제1 픽셀(P(n,m))의 제2 노드(N2)에 공급하는 스위치 소자이다. 제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)는 제n-1 스캔 라인(12(n-1))에 연결된 게이트, 제1 픽셀(P(n,m))의 제2 노드(N2)에 연결된 소스, 및 제3 픽셀(P(n,m-1))의 제1 노드(N1)에 연결된 드레인을 포함한다.
제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)는 도 6과 비교하여 Vref에 직접 연결되지 않고 제2 픽셀(P(n+1,m-1))의 제1 노드(N1)에 연결되는 점에서 다르다. 제2 픽셀(P(n+1,m-1))의 제1 노드(N1)에는 Vref가 인가되어 있기 때문에, 제1 픽셀(P(n,m))의 제5 스위치 TFT(T5)를 Vref에 직접 연결하지 않고 제2 픽셀(P(n+1,m-1))의 제1 노드(N1)에 연결하더라도 동일한 효과를 얻을 수 있다.
또한, 제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)는 도 6과 비교하여 Vref에 직접 연결되지 않고 제3 픽셀(P(n,m-1))의 제1 노드(N1)에 연결되는 점에서 다르다. 제3 픽셀(P(n,m-1))의 제1 노드(N1)에는 Vref가 인가되어 있기 때문에, 제1 픽셀(P(n,m))의 제6 스위치 TFT(T6)를 Vref에 직접 연결하지 않고 제3 픽셀(P(n,m-1))의 제1 노드(N1)에 연결하더라도 동일한 효과를 얻을 수 있다.
이렇게 제5 및 제6 스위치 TFT(T5,T6)를 Vref에 직접 연결하지 않고 이웃 픽셀에 연결하는 이유는 설계 자유도를 향상시키기 위함이다.
구체적으로 설명하면, TFT를 Vref에 연결하기 위해서는 전원 콘택홀이 필요한데, 하나의 전원 콘택홀을 통해 Vref에 연결될 수 있는 TFT 개수는 설계 면적상 한계가 있다. 도 6의 픽셀 회로에서, 제3 스위치 TFT(T3), 제5 스위치 TFT(T5), 제6 스위치 TFT(T6), 및 제7 스위치 TFT(T7)가 Vref에 공통으로 연결되는데, 이렇게 하기 위해서는 전원 콘택홀을 크게 설계하거나, 또는 전원 콘택홀의 개수를 증가시켜야 한다. 그런데, 도 18와 같이 제5 및 제6 스위치 TFT(T5,T6)를 Vref에 직접 연결하지 않고 이웃 픽셀들(P(n+1,m-1),P(n,m-1))의 제1 노드(N1)에서 제1 스위치 TFT(T1) 및 제3 스위치 TFT(T3)의 일측 전극에 각각 연결하면, 전원 콘택홀에 연결되는 TFT 개수를 두 개 줄일 수 있어 TFT 개수를 줄인 만큼 전원 콘택홀을 설계하는데 선택의 폭이 넓어진다.
도 19는 본 발명의 제13 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 19의 제n 픽셀 회로는, 도 3에 도시된 제n 픽셀 회로와 비교하여 제5 스위치 TFT(T5)의 연결 구성만이 다르고 나머지 구성들은 실질적으로 동일하다. 제13 실시예에서, 전술한 제1 내지 제12 실시예와 동일한 구성 요소들에 대하여는 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다.
도 19를 참조하면, 제n 픽셀 회로는 초기화 전압(Vini)이 인가되는 전원 배선(또는 Vini 배선, 16)에 더 연결된다. 기준 전압(Vref)은 저전위 전원 전압(VSS)보다 높고 고전위 전원 전압(VDD)보다 낮은 전압인데, 초기화 전압(Vini)은 저전위 전원 전압(VSS)보다 높고 기준 전압(Vref)보다 낮을 수 있다.
제n 픽셀 회로는 제4 노드(N4)와 초기화 전압(Vini)이 인가되는 전원 배선(16) 사이에 연결된 제5 스위치 TFT(T5)를 포함한다. 이 실시예에서, OLED, 구동 TFT(DT), 스토리지 커패시터(Cst), 제1 내지 제4 및 제6 내지 제7 스위치 TFT들(T1~T4, T6~T7)은 전술한 제1 실시예와 동일하다.
제5 스위치 TFT(T5)는 제n 스캔 신호(SCAN(n))에 응답하여 초기화 전압(Vini)을 제4 노드(N4)에 공급하는 스위치 소자이다. 제5 스위치 TFT(T5)는 제n 스캔 라인(12(n))에 연결된 게이트, 제4 노드(N4)에 연결된 소스, 및 초기화 전압(Vini)이 인가되는 전원 배선(16)에 연결된 드레인을 포함한다.
제5 스위치 TFT(T5)를 통해 제4 노드(N4)에 인가되는 초기화 전압(Vini)은 기준 전압(Vref)보다 낮으므로, 구동 TFT의 문턱 전압을 샘플링하는 샘플링 동작 시에 OLED 애노드 전위를 OLED 동작점 전압보다 충분히 낮출 수 있어, OLED의 불필요한 발광을 방지하는 데 효과적이다.
제1 실시예에서는 제1 및 제2 노드(N1)를 초기화하는 데 사용되는 기준 전압(Vref)을 샘플링 동작시 OLED의 애노드에도 공급한다. 발광 기간에서 OLED에 인가되는 구동 전류는 “Vdata-Vref”의 제곱근에 비례하므로, 명암비 고려를 위해 기준 전압(Vref)을 충분히 낮추는 데 한계가 있다. 기준 전압(Vref)을 충분히 낮추면 블랙 계조를 표시할 때 휘도 증가로 인해 명암비가 저하될 수 있기 때문이다. 구동 TFT(DT)의 문턱 전압 샘플링 동작시에 불필요한 발광을 방지하기 위해서는 제4 스위치 TFT(T4)를 턴-오프 시키는 것에 덧붙여, 애노드 전위를 OLED 동작점보다 충분히 낮추면 보다 효과적이다. 왜냐하면, 구동 TFT(DT)의 문턱 전압 샘플링 동작시에 제4 스위치 TFT(T4)에서 누설 전류가 생기더라도 이러한 누설 전류로 인해 OLED가 비 정상적으로 발광하는 것을 방지할 수 있기 때문이다.
도 20은 본 발명의 제14 실시예에 따른 픽셀 회로를 보여 주는 회로도이다.
도 20의 제n 픽셀 회로는, 도 6에 도시된 제n 픽셀 회로와 비교하여 제5 스위치 TFT(T5)의 연결 구성만이 다르고 나머지 구성들은 실질적으로 동일하다. 제14 실시예에서, 전술한 제1 내지 제13 실시예와 동일한 구성 요소들에 대하여는 동일한 도면 부호를 붙이고 그에 대한 상세한 설명을 생략하기로 한다.
도 20을 참조하면, 제n 픽셀 회로는 초기화 전압(Vini)이 인가되는 전원 배선(16)에 더 연결된다. 기준 전압(Vref)은 저전위 전원 전압(VSS)보다 높고 고전위 전원 전압(VDD)보다 낮은 전압인데, 초기화 전압(Vini)은 저전위 전원 전압(VSS)보다 높고 기준 전압(Vref)보다 낮을 수 있다.
제n 픽셀 회로는 제4 노드(N4)와 초기화 전압(Vini)이 인가되는 전원 배선(또는 Vini 배선, 16) 사이에 연결된 제5 스위치 TFT(T5)를 포함한다. 제14 실시예에서, OLED, 구동 TFT(DT), 스토리지 커패시터(Cst), 제1 내지 제4 및 제6 내지 제7 스위치 TFT들(T1~T4, T6~T7)은 전술한 제1 실시예와 동일하다.
제5 스위치 TFT(T5)는 제n 스캔 신호(SCAN(n))에 응답하여 초기화 전압(Vini)을 제4 노드(N4)에 공급하는 스위치 소자이다. 제5 스위치 TFT(T5)는 제n 스캔 라인(12(n))에 연결된 게이트, 제4 노드(N4)에 연결된 소스, 및 초기화 전압(Vini)이 인가되는 전원 배선(16)에 연결된 드레인을 포함한다.
제5 스위치 TFT(T5)를 통해 제4 노드(N4)에 인가되는 초기화 전압(Vini)은 기준 전압(Vref)보다 낮으므로, 구동 TFT의 문턱 전압을 샘플링하는 샘플링 동작 시에 OLED 애노드 전위를 OLED 동작점 전압보다 충분히 낮출 수 있어, OLED의 불필요한 발광을 방지하는 데 효과적이다.
제2 실시예에서는 제1 및 제2 노드(N1)를 초기화하는 데 사용되는 기준 전압(Vref)을 샘플링 동작시 OLED의 애노드에도 공급한다. 발광 기간에서 OLED에 인가되는 구동 전류는 “Vdata-Vref”의 제곱근에 비례하므로, 명암비 고려를 위해 기준 전압(Vref)을 충분히 낮추는 데 한계가 있다. 기준 전압(Vref)을 충분히 낮추면 블랙 계조를 표시할 때 휘도 증가로 인해 명암비가 저하될 수 있기 때문이다. 구동 TFT(DT)의 문턱 전압 샘플링 동작시에 불필요한 발광을 방지하기 위해서는 제4 스위치 TFT(T4)를 턴-오프 시키는 것과 함께, 애노드 전위를 OLED 동작점보다 충분히 낮추면 보다 효과적이다. 왜냐하면, 구동 TFT(DT)의 문턱 전압 샘플링 동작시에 제4 스위치 TFT(T4)에서 누설 전류가 생기더라도 이러한 누설 전류로 인해 OLED가 비 정상적으로 발광하는 것을 방지할 수 있기 때문이다.
도 21은 본 발명과 종래 기술에 대한, VDD 전압 강하에 따른 OLED 구동 전류 변화를 서로 비교하여 보여주는 시뮬레이션 결과 도면이다.
도 21을 참조하면, 종래 기술(마름모 모양의 점으로 표기된 그래프)의 내부 보상 회로의 경우, OLED의 구동 전류(Ioled)가 픽셀의 고전위 전원 전압(VDD)에 영향을 받기 때문에, VDD의 전압 강하(IR drop)가 커질수록 OLED의 구동 전류(Iolde)도 하락하는 것을 확인할 수 있다. 즉, VDD의 전압 강하(IR drop)에 의해 패널 내에서 픽셀의 위치에 따라 VDD가 다르면 OLED의 구동 전류(Ioled)가 픽셀의 요구 전류와 차이가 발생하여 균일한 화질을 얻을 수 없다.
이에 반해, 본 발명(정사각형 모양의 점으로 표기된 그래프)의 내부 보상 회로의 경우, OLED의 구동 전류(Ioled)가 VDD에 영향을 받지 않게 된다. 따라서, VDD 배선의 전압강하로 인한 화질의 불균일이 발생하더라도 VDD 배선의 저저항 설계 없이 또는 메쉬(mesh) 형태의 VDD 배선을 구성하지 않고 화면 전체에서 픽셀들의 휘도와 색감을 균일하게 할 수 있다.
도 22는 픽셀의 발광 구동 기간 동안 50% 이하의 PWM으로 EM 신호가 변조된 예를 보여 주는 파형도이다.
도 22에서, SCAN1 및 EM(1&2)는 표시패널(100)의 제1 수평 표시라인(HL(1))에 배열된 픽셀들(P)에 인가되는 제1 스캔 신호 및 EM 신호이다. SCAN2 및 EM(1&2)는 표시패널(100)의 제2 수평 표시라인(HL(2))에 배열된 픽셀들(P)에 인가되는 제2 스캔 신호 및 EM 신호이다. 샘플링 기간 동안 픽셀에 데이터가 어드레싱된 후, 발광 기간 동안 EM 신호(EM)를 50% 이하의 듀티비로 스위칭하면 플리커(flicker)와 잔상을 줄일 수 있으므로, 화질을 향상시킬 수 있다. 그리고, 발광 기간에서 EM 신호(EM)의 오프 구간 동안 구동 TFT(DT)의 Vsg는 스토리지 커패시터(Cst)에 저장될 수 있으므로, 추가적으로 데이터를 픽셀에 기입할 필요없이 안정적인 듀티 구동이 가능하다.
도 23 내지 도 25는 게이트 구동부(108)의 시프트 레지스터(shift register)를 설명하기 위한 도면들이다.
도 23 내지 도 25를 참조하면, 게이트 구동부(108)의 스캔 구동부(103) 및 EM 구동부(104) 각각은 타이밍 콘트롤러(110)로부터의 게이트 타이밍 제어 신호에 응답하여 출력을 순차적으로 시프트하는 시프트 레지스터를 포함한다.
게이트 구동부(108)의 시프트 레지스터는 종속적으로 접속된 다수의 스테이지들(stages, ST(1)~ST(n+3))을 포함하여 시프트 클럭 타이밍에 맞추어 출력 전압을 시프트(shift)한다. 시프트 레지스터는 스타트 펄스(VST) 또는 이전 스테이지(ST(1)~ST(n+3))로부터 수신된 캐리 신호를 스타트 펄스로서 입력 받아 클럭이 입력될 때 출력 신호를 발생한다. 스캔 구동부(103)의 출력 신호는 스캔 신호이고, EM 구동부(104)의 출력 신호는 EM 신호이다.
시프트 레지스터의 스테이지들(ST(1)~ST(n+3)) 각각은 Q 노드 전압에 응답하여 출력 단자(Vout(n))를 방전하여 출력 신호의 전압을 게이트 온 전압(VGL)으로 폴링시키는 풀업 트랜지스터(pull-up transistor, Tu), QB 노드 전압에 응답하여 출력 전압(Vout(n))을 충전하여 출력 신호의 전압을 게이트 오프 전압(VGH)까지 라이징 시키는 풀다운 트랜지스터(pull-down transistor, Td), 및 Q 노드와 QB 노드를 충방전하는 스위치 회로(120)를 포함한다.
풀업 트랜지스터(Tu)는 Q 노드가 VGL 만큼 프리 디스차징(pre-discharging)된 상태에서 시프트 클럭(CLK(n))이 드레인에 입력될 때 시프트 클럭(CLK(n))의 게이트 온 전압(VGL)까지 출력 단자를 방전한다. Q 노드가 VGL로 방전되고 플로팅(floating)된 상태에서 풀업 트랜지스터(Tu)에 시프트 클럭(CLK(n))이 입력된다. 풀업 트랜지스터(Tu)의 드레인에 시프트 클럭(CLK(n))의 VGL이 입력될 때 풀업 트랜지스터(Tu)의 드레인과 게이트 사이의 기생 용량(capacitance)을 통해 부트스트래핑(bootstrapping)이 발생되어 Q 노드의 전압이 대략 2VGL 만큼 하강된다. 이 때 풀업 트랜지스터(Tu)가 Q 노드의 전압(2VGL)에 의해 턴-온되어 출력 단자의 전압이 시프트 클럭(CLK(n))의 VGL까지 방전된다. 풀다운 트랜지스터(Td)는 QB 전압이 VGL 만큼 방전될 때 출력 단자에 게이트 오프 전압(VGH)을 공급하여 출력 전압(Vout(n))을 VGH로 조정한다. 출력 신호의 전압(Vgout(n))은 스캔 라인 또는 EM 신호 라인에 공급되고 또한, 이전 스테이지와 다음 스테이지에 캐리 신호(CRY(n)~CRY(n+4))로서 공급된다.
스위치 회로(120)는 VST 단자를 통해 입력되는 스타트 펄스(VST) 또는 이전 스테이지로부터 수신되는 캐리 신호(CRY(n)~CRY(n+4))에 응답하여 Q 노드를 방전하고, RST(reset) 단자 또는 VNEXT 단자를 통해 수신되는 신호에 응답하여 Q 노드를 충전한다. RST 단자에는 모든 스테이지들(ST(1)~ST(n+3))의 Q 노드를 동시에 초기화하기 위한 리셋 신호가 인가된다. VNEXT 단자에는 다음 스테이지로부터 발생된 캐리 신호가 인가된다. 스위치 회로(120)는 인버터(Inverter)를 이용하여 Q 노드와 반대로 QB 노드를 충전 및 방전할 수 있다.
스타트 펄스(VST)는 시프트 레지스터의 제1 스테이지(ST(1))에 인가된다. 스타트 펄스(VST)는 하나 이상의 스테이지들에 인가될 수도 있다. 시프트 클럭(CLK(n))은 2 상(phase) 클럭 내지 8 상 클럭일 수 있으나 이에 한정되지 않는다.
도 26은 도 3 내지 도 20에 도시된 스캔 신호(SCAN(n-1), SCAN(n))를 출력하는 스캔 구동부의 출력 단자와 화면 표시부의 연결 관계를 보여 주는 도면이다. 도 26에서, 도면 부호 “HL(1)”, “HL(2)”및 “HL(3)”은 수평 표시 라인들을 나타낸다.
스캔 신호(SCAN(n-1), SCAN(n))는 동일한 펄스폭과 일정한 위상차로 시프트되기 때문에 게이트 타이밍 제어 신호의 변경 없이 하나의 시프트 레지스터에서 출력될 수 있다.
수평 표시 라인들은 표시패널의 화면 표시부(AA)에서 수평 방향으로 서로 이웃한 복수의 픽셀들(105~107)을 포함한다. 제n-1 수평 표시 라인의 픽셀들(105~107)에 제n-2 스캔 신호와 제n-1 스캔 신호가 인가되고, 제n 수평 표시 라인의 픽셀들(105~107)에 제n-1 스캔 신호와 제n 스캔 신호가 인가되기 때문에 스캔 구동부(103)에서 하나의 출력 단자에 두 개의 스캔 라인들이 공유되어 스캔 구동부(103)의 출력 단자 수가 감소될 수 있다. 다시 말해, 표시패널에서 두 개의 스캔 신호 라인들이 스캔 구동부(103)에서 하나의 출력 단자 하나에 연결될 수 있으므로 스캔 구동부의 크기를 줄여 네로우 베젤(Narrow Bezel)을 구현할 수 있다.
도 27은 도 3 내지 도 20에 도시된 EM 신호를 출력하는 EM 구동부의 출력 단자와 화면 표시부의 연결 관계를 보여 주는 도면이다.
도 4 및 도 7의 EM 신호(EM(n&n+1))의 펄스폭은 대략 3 수평 기간으로 설정되므로, 화면 표시부(AA)의 두 개 수평 표시 라인들(HL(1)~HL(#))에서 공유될 수 있다. 그 결과, EM 구동부(104)에서 하나의 출력 단자는 수평 표시 라인들 중 이웃한 두 개의 표시 라인들(HL(1)~HL(#))에 배치된 픽셀들(105~107)에 연결될 수 있다. EM 구동부(104)의 크기가 감소될 수 있으므로, EM 구동부(104)의 크기가 감소되는 만큼 베젤 영역이 작아질 수 있다. 표시패널(100)에서 두 개의 EM 신호 라인들이 EM 구동부(104)에서 하나의 출력 단자 하나에 연결될 수 있으므로 EM 구동부(104)의 크기를 줄여 네로우 베젤(Narrow Bezel)을 구현할 수 있다.
본 명세서의 실시예에 따른 전계 발광 표시장치는 다음과 같이 설명될 수 있다.
본 명세서의 일 실시예에 따른 전계 발광 표시장치는 복수 개의 픽셀들이 배치된 표시패널을 구비한다. 픽셀들 각각의 픽셀 회로는 제1 노드와 제2 노드 사이에 연결된 스토리지 커패시터, 제2 노드에 게이트가 연결되고 제3 노드에 드레인이 연결되며 고전위 전원 전압이 인가되는 전원 배선에 소스가 연결되는 구동 트랜지스터, 제1 스캔 신호에 응답하여 제1 노드에 고전위 전원 전압 또는, 고전위 전원 전압과 다른 기준 전압을 공급하는 스위치 트랜지스터 T7, 제1 스캔 신호에 응답하여 제2 노드에 기준 전압을 공급하는 스위치 트랜지스터 T6, 제2 스캔 신호에 응답하여 제1 노드에 데이터 전압을 공급하는 스위치 트랜지스터 T1, 제2 스캔 신호에 응답하여 제2 노드와 제3 노드 간의 전류 흐름을 도통시키는 스위치 트랜지스터 T2, 제2 스캔 신호에 응답하여 제4 노드에 기준 전압 또는 기준 전압과 다른 초기화 전압을 공급하는 스위치 트랜지스터 T5, 발광 제어 신호에 응답하여 제1 노드에 기준 전압을 공급하는 스위치 트랜지스터 T3, 발광 제어 신호에 응답하여 제3 노드와 제4 노드 간의 전류 흐름을 도통시키는 스위치 트랜지스터 T4, 및 제4 노드에 애노드가 연결되고 저전위 전원 전압이 인가되는 전원 배선에 캐소드가 연결되는 전계 발광 다이오드를 구비한다. 이를 통해 본 발명은 VDD 배선의 저저항 설계 없이 화면 전체에서 균일한 화질을 구현할 수 있고, VDD와 Vref가 단락되지 않기 때문에 소비 전력을 줄일 수 있다.
여기서, 기준 전압은 저전위 전원 전압보다 높고 고전위 전원 전압보다 낮은 전압이고, 초기화 전압은 저전위 전원 전압보다 높고 기준 전압보다 낮은 전압일 수 있다. 그리고, 제1 스캔 신호는 제n-1(n은 양의 정수) 스캔 신호이고, 제2 스캔 신호가 제1 스캔 신호 보다 뒤진 제n 스캔 신호일 수 있다.
표시패널에는 수평 방향으로 이웃한 픽셀들에 의해 구현되는 수평 표시 라인이 복수 개 존재하고, 수직 방향으로 이웃한 픽셀들에 의해 구현되는 수직 표시 라인이 복수 개 존재할 수 있다.
픽셀 회로를 구동하기 위한 1 프레임은 제1 스캔 신호가 제n-1(n은 양의 정수) 수평 표시 라인에 입력되는 초기화 기간, 제2 스캔 신호가 제n 수평 표시 라인에 입력되는 샘플링 기간, 및 전계 발광 다이오드가 발광하는 발광 기간을 포함할 수 있다.
초기화 기간 동안 제1 스캔 신호의 게이트 온 전압에 따라 트랜지스터 T6와 트랜지스터 T7이 턴-온 되고, 샘플링 기간 동안 제2 스캔 신호의 게이트 온 전압에 따라 트랜지스터 T1, 트랜지스터 T2, 및 트랜지스터 T5가 턴-온 되고, 초기화 기간과 샘플링 기간 동안 발광 제어 신호의 게이트 오프 전압에 따라 트랜지스터 T3과 트랜지스터 T4는 턴-오프 되며, 발광 기간 동안 발광 제어 신호의 게이트 온 전압에 따라 트랜지스터 T3과 트랜지스터 T4가 턴-온 될 수 있다.
스위치 트랜지스터 T2 및 스위치 트랜지스터 T6은 듀얼 게이트 구조의 트랜지스터를 포함할 수 있다.
스위치 트랜지스터들 T1~T7과 구동 트랜지스터 각각은 p 타입 트랜지스터들로 구현될 수 있다.
스위치 트랜지스터 T7는 고전위 전원 전압이 인가되는 전원 배선과 제1 노드 사이에 연결됨으로써, 초기화 기간 동안 제1 노드를 고전위 전원 전압으로 초기화할 수 있다.
이때, 제1 픽셀이 제n(n은 양의 정수) 수평 표시 라인과 제m(m은 양의 정수) 수직 표시 라인에 위치하고, 제2 픽셀이 제n+1 수평 표시 라인과 제m 수직 표시 라인에 위치하는 경우, 제1 픽셀의 스위치 트랜지스터 T5는, 제1 픽셀의 제4 노드와 제2 픽셀의 제1 노드 사이에 연결됨으로써, 전원 콘택홀 설계 자유도를 향상 시킬 수 있다.
또한, 제1 픽셀이 제n(n은 양의 정수) 수평 표시 라인과 제m(m은 양의 정수) 수직 표시 라인에 위치하고, 제2 픽셀이 제n+1 수평 표시 라인과 제m-1 수직 표시 라인에 위치하는 경우, 제1 픽셀의 스위치 트랜지스터 T5는, 제1 픽셀의 제4 노드와 제2 픽셀의 제1 노드 사이에 연결됨으로써, 전원 콘택홀 설계 자유도를 향상 시킬 수 있다.
또한, 제1 픽셀이 제n(n은 양의 정수) 수평 표시 라인과 제m(m은 양의 정수) 수직 표시 라인에 위치하고, 제2 픽셀이 제n 수평 표시 라인과 제m-1 수직 표시 라인에 위치하는 경우, 제1 픽셀의 스위치 트랜지스터 T6은, 제1 픽셀의 제2 노드와 제2 픽셀의 제1 노드 사이에 연결됨으로써, 전원 콘택홀 설계 자유도를 향상 시킬 수 있다.
또한, 제1 픽셀이 제n(n은 양의 정수) 수평 표시 라인과 제m(m은 양의 정수) 수직 표시 라인에 위치하고, 제2 픽셀이 제n+1 수평 표시 라인과 제m 수직 표시 라인에 위치하고, 제3 픽셀이 제n 수평 표시 라인과 제m-1 수직 표시 라인에 위치하는 경우, 제1 픽셀의 스위치 트랜지스터 T5는, 제1 픽셀의 상기 제4 노드와 제2 픽셀의 제1 노드 사이에 연결되고, 제1 픽셀의 스위치 트랜지스터 T6은, 제1 픽셀의 제2 노드와 제3 픽셀의 제1 노드 사이에 연결됨으로써, 전원 콘택홀 설계 자유도를 향상 시킬 수 있다.
또한, 제1 픽셀이 제n(n은 양의 정수) 수평 표시 라인과 제m(m은 양의 정수) 수직 표시 라인에 위치하고, 제2 픽셀이 제n+1 수평 표시 라인과 제m-1 수직 표시 라인에 위치하고, 제3 픽셀이 제n 수평 표시 라인과 제m-1 수직 표시 라인에 위치하는 경우, 제1 픽셀의 스위치 트랜지스터 T5는, 제1 픽셀의 제4 노드와 제2 픽셀의 제1 노드 사이에 연결되고, 제1 픽셀의 스위치 트랜지스터 T6은, 제1 픽셀의 제2 노드와 제3 픽셀의 제1 노드 사이에 연결됨으로써, 전원 콘택홀 설계 자유도를 향상 시킬 수 있다.
스위치 트랜지스터 T7는 기준 전압이 인가되는 전원 배선과 제1 노드 사이에 연결됨으로써, 초기화 기간 동안 제1 노드를 기준 전압으로 초기화할 수 있다.
이때, 제1 픽셀이 제n(n은 양의 정수) 수평 표시 라인과 제m(m은 양의 정수) 수직 표시 라인에 위치하고, 제2 픽셀이 제n+1 수평 표시 라인과 제m 수직 표시 라인에 위치하는 경우, 제1 픽셀의 스위치 트랜지스터 T5는 제1 픽셀의 제4 노드와 제2 픽셀의 제1 노드 사이에 연결됨으로써, 전원 콘택홀 설계 자유도를 향상 시킬 수 있다.
또한, 제1 픽셀이 제n(n은 양의 정수) 수평 표시 라인과 제m(m은 양의 정수) 수직 표시 라인에 위치하고, 제2 픽셀이 제n+1 수평 표시 라인과 제m-1 수직 표시 라인에 위치하는 경우, 제1 픽셀의 스위치 트랜지스터 T5는, 제1 픽셀의 제4 노드와 제2 픽셀의 제1 노드 사이에 연결됨으로써, 전원 콘택홀 설계 자유도를 향상 시킬 수 있다.
또한, 제1 픽셀이 제n(n은 양의 정수) 수평 표시 라인과 제m(m은 양의 정수) 수직 표시 라인에 위치하고, 제2 픽셀이 제n 수평 표시 라인과 제m-1 수직 표시 라인에 위치하는 경우, 제1 픽셀의 스위치 트랜지스터 T6은, 제1 픽셀의 상기 제2 노드와 제2 픽셀의 제1 노드 사이에 연결됨으로써, 전원 콘택홀 설계 자유도를 향상 시킬 수 있다.
또한, 제1 픽셀이 제n(n은 양의 정수) 수평 표시 라인과 제m(m은 양의 정수) 수직 표시 라인에 위치하고, 제2 픽셀이 제n+1 수평 표시 라인과 제m 수직 표시 라인에 위치하고, 제3 픽셀이 제n 수평 표시 라인과 제m-1 수직 표시 라인에 위치하는 경우, 제1 픽셀의 스위치 트랜지스터 T5는, 제1 픽셀의 제4 노드와 제2 픽셀의 제1 노드 사이에 연결되고, 제1 픽셀의 스위치 트랜지스터 T6은, 제1 픽셀의 제2 노드와 제3 픽셀의 제1 노드 사이에 연결됨으로써, 전원 콘택홀 설계 자유도를 향상 시킬 수 있다.
또한, 제1 픽셀이 제n(n은 양의 정수) 수평 표시 라인과 제m(m은 양의 정수) 수직 표시 라인에 위치하고, 제2 픽셀이 제n+1 수평 표시 라인과 제m-1 수직 표시 라인에 위치하고, 제3 픽셀이 상기 제n 수평 표시 라인과 제m-1 수직 표시 라인에 위치하는 경우, 제1 픽셀의 스위치 트랜지스터 T5는, 제1 픽셀의 제4 노드와 제2 픽셀의 제1 노드 사이에 연결되고, 제1 픽셀의 스위치 트랜지스터 T6은, 제1 픽셀의 제2 노드와 제3 픽셀의 제1 노드 사이에 연결됨으로써, 전원 콘택홀 설계 자유도를 향상 시킬 수 있다.
스위치 트랜지스터 T5는 초기화 전압이 인가되는 전원 배선과 제4 노드 사이에 연결됨으로써, 명암비 저하 없이 샘플링 기간에서 OLED의 불필요한 발광을 효과적으로 방지할 수 있다.
이 전계 발광 표시장치는 제1 스캔 신호와 제2 스캔 신호를 출력하는 스캔 구동부 및 발광 제어 신호를 출력하는 EM 구동부를 더 포함하며, EM 구동부에서 하나의 출력 단자는 서로 이웃한 두 개의 수평 표시 라인들에 배치된 상기 픽셀들에 연결됨으로써, 베젤 영역을 줄일 수 있다.
발광 제어 신호는 발광 기간 동안 게이트 온 전압과 게이트 오프전압 사이에서 스윙함으로써, 플리커(flicker)와 잔상을 줄이고 화질을 향상시킬 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
100 : 표시패널 102 : 데이터 구동부
103: 스캔 구동부 104 : EM 구동부
108 : 게이트 구동부 110 : 타이밍 콘트롤러
AA : 화면 표시부 BZ : 베젤
DT : 픽셀 회로의 구동 TFT
T1~T7: 픽셀 회로의 스위치 TFT
Cst : 픽셀 회로의 스토리지 커패시터
OLED : 픽셀 회로의 유기 발광 다이오드
HL(1)~HL(x) : 화면 표시부의 수평 표시 라인
VL(1)~VL(y) : 화면 표시부의 수직 표시 라인

Claims (21)

  1. 복수 개의 픽셀들이 배치된 표시패널을 구비하고,
    상기 픽셀들 각각의 픽셀 회로는,
    제1 노드와 제2 노드 사이에 연결된 스토리지 커패시터;
    상기 제2 노드에 게이트가 연결되고 제3 노드에 드레인이 연결되며 고전위 전원 전압이 인가되는 전원 배선에 소스가 연결되는 구동 트랜지스터;
    제1 스캔 신호에 응답하여 상기 제1 노드에 상기 고전위 전원 전압 또는, 상기 고전위 전원 전압과 다른 기준 전압을 공급하는 스위치 트랜지스터 T7;
    상기 제1 스캔 신호에 응답하여 상기 제2 노드에 상기 기준 전압을 공급하는 스위치 트랜지스터 T6;
    제2 스캔 신호에 응답하여 상기 제1 노드에 데이터 전압을 공급하는 스위치 트랜지스터 T1;
    상기 제2 스캔 신호에 응답하여 상기 제2 노드와 상기 제3 노드 간의 전류 흐름을 도통시키는 스위치 트랜지스터 T2;
    상기 제2 스캔 신호에 응답하여 제4 노드에 상기 기준 전압 또는 상기 기준 전압과 다른 초기화 전압을 공급하는 스위치 트랜지스터 T5;
    발광 제어 신호에 응답하여 상기 제1 노드에 상기 기준 전압을 공급하는 스위치 트랜지스터 T3;
    상기 발광 제어 신호에 응답하여 상기 제3 노드와 상기 제4 노드 간의 전류 흐름을 도통시키는 스위치 트랜지스터 T4; 및
    상기 제4 노드에 애노드가 연결되고 저전위 전원 전압이 인가되는 전원 배선에 캐소드가 연결되는 전계 발광 다이오드를 구비하는 전계 발광 표시장치.
  2. 제 1 항에 있어서,
    상기 기준 전압은 상기 저전위 전원 전압보다 높고 상기 고전위 전원 전압보다 낮은 전압이고,
    상기 초기화 전압은 상기 저전위 전원 전압보다 높고 상기 기준 전압보다 낮은 전압이며,
    상기 제1 스캔 신호는 제n-1(n은 양의 정수) 스캔 신호이고, 상기 제2 스캔 신호는 상기 제1 스캔 신호 보다 뒤진 제n 스캔 신호인 전계 발광 표시장치.
  3. 제 1 항에 있어서,
    상기 표시패널에는,
    수평 방향으로 이웃한 픽셀들에 의해 구현되는 수평 표시 라인이 복수 개 존재하고,
    수직 방향으로 이웃한 픽셀들에 의해 구현되는 수직 표시 라인이 복수 개 존재하는 전계 발광 표시장치.
  4. 제 3 항에 있어서,
    상기 픽셀 회로를 구동하기 위한 1 프레임은 상기 제1 스캔 신호가 제n-1(n은 양의 정수) 수평 표시 라인에 입력되는 초기화 기간, 상기 제2 스캔 신호가 제n 수평 표시 라인에 입력되는 샘플링 기간, 및 상기 전계 발광 다이오드가 발광하는 발광 기간을 포함하고,
    상기 초기화 기간 동안 상기 제1 스캔 신호의 게이트 온 전압에 따라 상기 트랜지스터 T6와 상기 트랜지스터 T7이 턴-온 되고,
    상기 샘플링 기간 동안 상기 제2 스캔 신호의 게이트 온 전압에 따라 상기 트랜지스터 T1, 상기 트랜지스터 T2, 및 상기 트랜지스터 T5가 턴-온 되고,
    상기 초기화 기간과 상기 샘플링 기간 동안 상기 발광 제어 신호의 게이트 오프 전압에 따라 상기 트랜지스터 T3과 상기 트랜지스터 T4는 턴-오프 되며,
    상기 발광 기간 동안 상기 발광 제어 신호의 게이트 온 전압에 따라 상기 트랜지스터 T3과 상기 트랜지스터 T4가 턴-온 되는 전계 발광 표시장치.
  5. 제 1 항에 있어서,
    상기 스위치 트랜지스터 T2 및 상기 스위치 트랜지스터 T6은 듀얼 게이트 구조의 트랜지스터인 전계 발광 표시장치.
  6. 제 1 항에 있어서,
    상기 스위치 트랜지스터들 T1~T7과 상기 구동 트랜지스터 각각은 p 타입 트랜지스터들로 구현되는 전계 발광 표시장치.
  7. 제 3 항에 있어서,
    상기 스위치 트랜지스터 T7는 상기 고전위 전원 전압이 인가되는 전원 배선과 상기 제1 노드 사이에 연결되는 전계 발광 표시장치.
  8. 제 7 항에 있어서,
    제1 픽셀이 제n(n은 양의 정수) 수평 표시 라인과 제m(m은 양의 정수) 수직 표시 라인에 위치하고, 제2 픽셀이 제n+1 수평 표시 라인과 제m 수직 표시 라인에 위치하는 경우,
    상기 제1 픽셀의 상기 스위치 트랜지스터 T5는, 상기 제1 픽셀의 상기 제4 노드와 상기 제2 픽셀의 상기 제1 노드 사이에 연결되는 전계 발광 표시장치.
  9. 제 7 항에 있어서,
    제1 픽셀이 제n(n은 양의 정수) 수평 표시 라인과 제m(m은 양의 정수) 수직 표시 라인에 위치하고, 제2 픽셀이 제n+1 수평 표시 라인과 제m-1 수직 표시 라인에 위치하는 경우,
    상기 제1 픽셀의 상기 스위치 트랜지스터 T5는, 상기 제1 픽셀의 상기 제4 노드와 상기 제2 픽셀의 상기 제1 노드 사이에 연결되는 전계 발광 표시장치.
  10. 제 7 항에 있어서,
    제1 픽셀이 제n(n은 양의 정수) 수평 표시 라인과 제m(m은 양의 정수) 수직 표시 라인에 위치하고, 제2 픽셀이 상기 제n 수평 표시 라인과 제m-1 수직 표시 라인에 위치하는 경우,
    상기 제1 픽셀의 상기 스위치 트랜지스터 T6은, 상기 제1 픽셀의 상기 제2 노드와 상기 제2 픽셀의 상기 제1 노드 사이에 연결되는 전계 발광 표시장치.
  11. 제 7 항에 있어서,
    제1 픽셀이 제n(n은 양의 정수) 수평 표시 라인과 제m(m은 양의 정수) 수직 표시 라인에 위치하고, 제2 픽셀이 제n+1 수평 표시 라인과 상기 제m 수직 표시 라인에 위치하고, 제3 픽셀이 상기 제n 수평 표시 라인과 제m-1 수직 표시 라인에 위치하는 경우,
    상기 제1 픽셀의 상기 스위치 트랜지스터 T5는, 상기 제1 픽셀의 상기 제4 노드와 상기 제2 픽셀의 상기 제1 노드 사이에 연결되고,
    상기 제1 픽셀의 상기 스위치 트랜지스터 T6은, 상기 제1 픽셀의 상기 제2 노드와 상기 제3 픽셀의 상기 제1 노드 사이에 연결되는 전계 발광 표시장치.
  12. 제 7 항에 있어서,
    제1 픽셀이 제n(n은 양의 정수) 수평 표시 라인과 제m(m은 양의 정수) 수직 표시 라인에 위치하고, 제2 픽셀이 제n+1 수평 표시 라인과 제m-1 수직 표시 라인에 위치하고, 제3 픽셀이 상기 제n 수평 표시 라인과 제m-1 수직 표시 라인에 위치하는 경우,
    상기 제1 픽셀의 상기 스위치 트랜지스터 T5는, 상기 제1 픽셀의 상기 제4 노드와 상기 제2 픽셀의 상기 제1 노드 사이에 연결되고,
    상기 제1 픽셀의 상기 스위치 트랜지스터 T6은, 상기 제1 픽셀의 상기 제2 노드와 상기 제3 픽셀의 상기 제1 노드 사이에 연결되는 전계 발광 표시장치.
  13. 제 3 항에 있어서,
    상기 스위치 트랜지스터 T7는 상기 기준 전압이 인가되는 전원 배선과 상기 제1 노드 사이에 연결되는 전계 발광 표시장치.
  14. 제 13 항에 있어서,
    제1 픽셀이 제n(n은 양의 정수) 수평 표시 라인과 제m(m은 양의 정수) 수직 표시 라인에 위치하고, 제2 픽셀이 제n+1 수평 표시 라인과 제m 수직 표시 라인에 위치하는 경우,
    상기 제1 픽셀의 상기 스위치 트랜지스터 T5는, 상기 제1 픽셀의 상기 제4 노드와 상기 제2 픽셀의 상기 제1 노드 사이에 연결되는 전계 발광 표시장치.
  15. 제 13 항에 있어서,
    제1 픽셀이 제n(n은 양의 정수) 수평 표시 라인과 제m(m은 양의 정수) 수직 표시 라인에 위치하고, 제2 픽셀이 제n+1 수평 표시 라인과 제m-1 수직 표시 라인에 위치하는 경우,
    상기 제1 픽셀의 상기 스위치 트랜지스터 T5는, 상기 제1 픽셀의 상기 제4 노드와 상기 제2 픽셀의 상기 제1 노드 사이에 연결되는 전계 발광 표시장치.
  16. 제 13 항에 있어서,
    제1 픽셀이 제n(n은 양의 정수) 수평 표시 라인과 제m(m은 양의 정수) 수직 표시 라인에 위치하고, 제2 픽셀이 상기 제n 수평 표시 라인과 제m-1 수직 표시 라인에 위치하는 경우,
    상기 제1 픽셀의 상기 스위치 트랜지스터 T6은, 상기 제1 픽셀의 상기 제2 노드와 상기 제2 픽셀의 상기 제1 노드 사이에 연결되는 전계 발광 표시장치.
  17. 제 13 항에 있어서,
    제1 픽셀이 제n(n은 양의 정수) 수평 표시 라인과 제m(m은 양의 정수) 수직 표시 라인에 위치하고, 제2 픽셀이 제n+1 수평 표시 라인과 상기 제m 수직 표시 라인에 위치하고, 제3 픽셀이 상기 제n 수평 표시 라인과 제m-1 수직 표시 라인에 위치하는 경우,
    상기 제1 픽셀의 상기 스위치 트랜지스터 T5는, 상기 제1 픽셀의 상기 제4 노드와 상기 제2 픽셀의 상기 제1 노드 사이에 연결되고,
    상기 제1 픽셀의 상기 스위치 트랜지스터 T6은, 상기 제1 픽셀의 상기 제2 노드와 상기 제3 픽셀의 상기 제1 노드 사이에 연결되는 전계 발광 표시장치.
  18. 제 13 항에 있어서,
    제1 픽셀이 제n(n은 양의 정수) 수평 표시 라인과 제m(m은 양의 정수) 수직 표시 라인에 위치하고, 제2 픽셀이 제n+1 수평 표시 라인과 제m-1 수직 표시 라인에 위치하고, 제3 픽셀이 상기 제n 수평 표시 라인과 제m-1 수직 표시 라인에 위치하는 경우,
    상기 제1 픽셀의 상기 스위치 트랜지스터 T5는, 상기 제1 픽셀의 상기 제4 노드와 상기 제2 픽셀의 상기 제1 노드 사이에 연결되고,
    상기 제1 픽셀의 상기 스위치 트랜지스터 T6은, 상기 제1 픽셀의 상기 제2 노드와 상기 제3 픽셀의 상기 제1 노드 사이에 연결되는 전계 발광 표시장치.
  19. 제 7 항 또는 제 13 항에 있어서,
    상기 스위치 트랜지스터 T5는 상기 초기화 전압이 인가되는 전원 배선과 상기 제4 노드 사이에 연결되는 전계 발광 표시장치.
  20. 제 3 항에 있어서,
    상기 제1 스캔 신호와 상기 제2 스캔 신호를 출력하는 스캔 구동부; 및
    상기 발광 제어 신호를 출력하는 EM 구동부를 더 포함하며,
    상기 EM 구동부에서 하나의 출력 단자는 서로 이웃한 두 개의 수평 표시 라인들에 배치된 상기 픽셀들에 연결되는 전계 발광 표시장치.
  21. 제 4 항에 있어서,
    상기 발광 제어 신호는 상기 발광 기간 동안 게이트 온 전압과 게이트 오프전압 사이에서 스윙하는 전계 발광 표시장치.
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