KR20220067304A - 표시 장치 - Google Patents

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Abstract

본 명세서는 표시 영역과 비표시 영역을 포함하는 표시 패널, 표시 영역에 배치되고, 발광 소자를 구비하는 복수의 화소 및 비표시 영역에 배치되고, 스캔 신호를 출력하는 복수의 스캔 구동 스테이지, 발광 신호를 출력하는 복수의 발광 구동 스테이지 및 리셋 신호를 출력하는 복수의 리셋 구동 스테이지를 구비하는 게이트 드라이버를 포함하고, 복수의 스캔 구동 스테이지 중 제(N) 스캔 구동 스테이지는, 스캔 스타트 신호 및 복수의 게이트 클락 신호에 따라, 복수의 화소 중 제(N) 화소 및 제(N+1) 화소에 제(N) 스캔 신호를 출력하고, 복수의 리셋 구동 스테이지 중 제(N) 리셋 구동 스테이지는 리셋 스타트 신호 및 복수의 게이트 클락 신호에 따라, 제(N) 화소에 제(N) 리셋 신호를 출력하고, (여기서, N은 1 이상의 자연수) 제(N) 스캔 구동 스테이지와 제(N) 리셋 구동 스테이지는 복수의 복수의 게이트 클락 신호가 인가되는 복수의 클락 신호에 대하여 대칭되고, 제(N) 리셋 신호에 따라, 제(N) 화소에 구비되는 발광 소자의 애노드 전극은 초기화될 수 있다.

Description

표시 장치{DISPLAY APPARATUS}
본 명세서는 표시 장치에 관한 것으로서, 보다 상세하게는 구동 주파수가 가변되는 표시 장치에 관한 것이다.
표시 장치 중에서 발광 표시 장치는 발광 소자를 포함한다. 자발광 소자인 발광 소자(Light Emitting Diode)는 애노드 전극 및 캐소드 전극과, 이들 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 및 전자수송층(Electron transport layer, ETL)으로 이루어진다. 애노드 전극과 캐소드 전극에 구동전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 이에 발광층(EML)이 가시광을 발생하게 된다. 액티브 매트릭스 타입의 발광 표시 장치는 스스로 발광하는 발광 소자(Light Emitting Diode)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점으로 인해서 다양하게 이용되고 있다.
발광 표시 장치는 발광 소자를 각각 포함한 화소들을 매트릭스 형태로 배열하고 비디오 데이터의 계조에 따라 화소들의 휘도를 조절한다. 화소들 각각은 게이트-소스 간 전압에 따라 발광 소자에 흐르는 구동 전류를 제어하는 구동 트랜지스터, 및 구동 트랜지스터의 게이트-소스 간 전압을 프로그래밍하는 적어도 하나 이상의 스위치 트랜지스터를 포함한다. 구동 전류는 데이터 전압에 따른 구동 트랜지스터의 게이트 전극-소스 전극 간의 전압과, 구동 트랜지스터의 문턱전압에 의해 결정되며, 화소의 휘도는 발광 소자에 흐르는 구동 전류의 크기에 비례한다. 각 화소의 발광 소자는 매 프레임 기간 마다 프로그래밍되는 영상데이터를 바탕으로 발광하고, 발광 소자의 애노드 전극은 프레임 기간 마다 새로운 영상데이터를 프로그래밍하기 이전에 초기화 전압을 이용하여 초기화된다. 화소에 공급되는 초기화 전압은 이니셜 라인을 통해서 공급된다.
그리고, 발광 소자의 애노드 전극에 초기화 전압을 별도로 공급하기 위하여, 추가적인 게이트 드라이버가 필요하다. 별도의 게이트 드라이버가 추가됨으로써, 게이트 드라이버가 배치되는 베젤 영역이 증가되는 문제점이 발생하였다.
본 명세서의 발명자들은 상술한 바와 같이 애노드 전극에 초기화 전압을 공급하는 게이트 드라이버에 의한 베젤 영역을 최소화하기 위하여, 게이트 드라이버와 화소의 연결 관계를 새롭게 설계한 표시 장치를 발명하였다.
이에, 본 명세서가 해결하고자 하는 과제는 게이트 드라이버가 배치되는 베젤 영역을 최소화할 수 있는 표시 장치를 제공하는 것이다.
본 명세서가 해결하고자 하는 다른 과제는 발광 소자의 애노드 전극을 독립적으로 초기화할 수 있는 표시 장치를 제공하는 것이다.
본 명세서의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 명세서의 실시예에 따른 표시 장치는 표시 영역과 비표시 영역을 포함하는 표시 패널, 표시 영역에 배치되고, 발광 소자를 구비하는 복수의 화소 및 비표시 영역에 배치되고, 스캔 신호를 출력하는 복수의 스캔 구동 스테이지, 발광 신호를 출력하는 복수의 발광 구동 스테이지 및 리셋 신호를 출력하는 복수의 리셋 구동 스테이지를 구비하는 게이트 드라이버를 포함하고, 복수의 스캔 구동 스테이지 중 제(N) 스캔 구동 스테이지는, 스캔 스타트 신호 및 복수의 게이트 클락 신호에 따라, 복수의 화소 중 제(N) 화소 및 제(N+1) 화소에 제(N) 스캔 신호를 출력하고, 복수의 리셋 구동 스테이지 중 제(N) 리셋 구동 스테이지는 리셋 스타트 신호 및 복수의 게이트 클락 신호에 따라, 제(N) 화소에 제(N) 리셋 신호를 출력하고, (여기서, N은 1 이상의 자연수) 제(N) 스캔 구동 스테이지와 제(N) 리셋 구동 스테이지는 복수의 복수의 게이트 클락 신호가 인가되는 복수의 클락 신호에 대하여 대칭되고, 제(N) 리셋 신호에 따라, 제(N) 화소에 구비되는 발광 소자의 애노드 전극은 초기화될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 명세서에서 구동 주파수가 변경됨으로 인하여 발생할 수 있는 휘도 차이를 방지할 수 있으므로, 표시 장치의 주파수 변경에 따른 화질 편차는 최소화될 수 있다.
그리고, 본 명세서에 따르면, 비표시 영역에 배치되는 게이트 드라이버의 구동 스테이지는 복수의 신호 라인을 공유할 수 있으므로, 표시 장치의 베젤 영역을 최소화될 수 있다.
본 명세서에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 명세서의 실시예에 따른 표시 장치의 블록도이다.
도 2는 본 명세서의 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
도 3은 본 명세서의 실시예에 따른 표시 장치의 게이트 전압과 제1 노드 및 제2 노드의 전압을 나타내는 파형도이다.
도 4a는 이니셜 기간 동안 본 명세서의 실시예에 따른 표시 장치의 화소의 회로도이다.
도 4b는 샘플링 기간 동안 본 명세서의 실시예에 따른 표시 장치의 화소의 회로도이다.
도 4c는 홀딩 기간 동안 본 명세서의 실시예에 따른 표시 장치의 화소의 회로도이다.
도 4d는 에미션 기간 동안 본 명세서의 실시예에 따른 표시 장치의 화소의 회로도이다.
도 5는 본 명세서의 실시예에 따른 제(N) 화소와 제(N+1) 화소의 동작을 설명하는 도면이다.
도 6은 본 명세서의 실시예에 따른 표시 장치의 게이트 드라이버와 복수의 화소의 연결 관계를 나타내는 도면이다.
도 7은 본 명세서의 실시예에 따른 표시 장치의 제(N) 스캔 구동 스테이지의 회로도이다.
도 8은 본 명세서의 실시예에 따른 표시 장치의 제(N) 스캔 구동 스테이지의 입력 신호 및 출력 신호의 타이밍도이다.
도 9는 본 명세서의 실시예에 따른 표시 장치의 제(N) 리셋 구동 스테이지의 회로도이다.
도 10은 본 명세서의 실시예에 따른 표시 장치의 제(N) 리셋 구동 스테이지의 입력 신호 및 출력 신호의 타이밍도이다.
도 11은 본 명세서의 실시예에 따른 표시 장치의 게이트 드라이버와 복수의 화소의 연결 관계를 나타내는 회로도이다.
도 12는 본 명세서의 실시예에 따른 표시 장치의 제1 구간 및 제2 구간에서 게이트 드라이버의 입력 신호 및 출력 신호를 나타내는 타이밍도이다.
도 13은 본 명세서의 실시예에 따른 표시 장치의 애노드 전극의 전압을 나타내는 파형도이다.
본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다.
본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 명세서를 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 명세서의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 명세서가 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 명세서의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 도면을 참조하여 본 명세서에 대해 상세히 살펴보기로 한다.
도 1은 본 명세의 실시예에 따른 표시 장치의 블록도이다.
도 1을 참조하면, 본 명세서의 실시예에 따른 표시 장치는 표시 패널(100), 타이밍 제어회로(200), 데이터 드라이버(300), 및 게이트 드라이버(401, 402)를 포함한다.
표시 패널(100)은 화상을 표시하는 표시 영역(A/A)과 표시 영역(A/A)의 외측에 위치하고, 각종 신호라인과 게이트 드라이버(401, 402)가 배치된 비표시 영역(N/A)을 포함한다.
표시 영역(A/A)에는 화상을 표시하기 위하여, 복수 개의 화소(P)들이 배치된다. 그리고 표시 영역(A/A)에는 제1 방향으로 배치된 n개의 게이트 라인(GL1 내지 GLn)과 제1 방향과 다른 방향, 예를 들면, 제2 방향으로 배치된 m개의 데이터 라인(DL1 내지 DLm)이 배치된다. 복수의 화소(P)는 n개의 게이트 라인(GL1 내지 GLn) 및 m개의 데이터 라인(DL1 내지 DLm)과 전기적으로 연결된다. 이에, 게이트 라인(GL1 내지 GLn)과 데이터 라인(DL1 내지 DLm)을 통해 각각의 화소(P)들에 게이트 전압 및 데이터 전압이 인가된다. 그리고, 각각의 화소(P)들은 게이트 전압 및 데이터 전압에 의해 계조를 구현한다. 따라서, 각각의 화소(P)들이 표시하는 계조에 의해, 표시 영역(A/A)에는 화상이 표시된다.
비표시 영역(N/A)에는 표시 영역(A/A)에 배치된 화소(P)의 동작을 제어하는 신호를 전달하는 각종 신호 라인(GL1 내지 GLn 및 DL1 내지 DLm)과 게이트 드라이버(401, 402)가 배치된다.
타이밍 제어회로(200)는 호스트 시스템으로부터 수신된 입력 영상신호(RGB)를 데이터 드라이버(300)로 전송한다.
타이밍 제어회로(200)는 영상 데이터(RGB)와 함께 수신되는 클럭신호(DCLK), 수평동기신호(Hsync), 수직동기신호(Vsync) 및 데이터 인에이블 신호(DE) 등의 타이밍 신호를 이용하여 게이트 드라이버(401, 402) 및 데이터 드라이버(300)의 동작 타이밍을 제어하기 위한 제어신호(GCS, DCS)를 생성한다. 여기서, 수평동기신호(Hsync)는 화면의 한 수평선을 표시하는데 걸리는 시간을 나타내는 신호이고, 수직동기신호(Vsync)는 한 프레임의 화면을 표시하는데 걸리는 시간을 나타내는 신호이며, 데이터 인에이블 신호(DE)는 표시 패널(100)의 화소(P)에 데이터 전압을 공급하는 기간을 나타내는 신호일 수 있다.
예를 들면, 타이밍 제어회로(200)는 타이밍 신호를 인가 받아, 게이트 드라이버(401, 402)에 게이트 제어신호(GCS)를 출력하고, 데이터 드라이버(300)에 데이터 제어신호(DCS)를 출력한다.
데이터 드라이버(300)는 데이터 제어신호(DCS)를 인가 받아, 데이터 라인(DL1 내지 DLm)에 데이터 전압을 출력한다.
예를 들면, 데이터 드라이버(300)는 데이터 제어신호(DCS)에 따라 샘플링 신호를 생성하고, 영상 데이터(RGB)를 샘플링 신호에 따라 래치하여 데이터 전압으로 변경한 후, 소스 출력 인에이블(Source Output Enable; SOE) 신호에 응답하여 데이터 전압을 데이터 라인(DL1 내지 DLm)에 공급한다.
데이터 드라이버(300)는 칩 온 글래스(Chip On Glass; COG) 방식으로 표시 패널(100)의 본딩 패드에 연결되거나, 표시 패널(100)에 직접 배치될 수도 있으며, 경우에 따라 표시 패널(100)에 집적화되어 배치될 수도 있다. 또한, 데이터 드라이버(300)는 칩 온 필름(Chip On Film; COF) 방식으로 배치될 수 있다.
게이트 드라이버(401, 402)는 게이트 제어신호(GCS)에 따라 순차적으로 게이트 라인(GL1 내지 GLn)에 게이트 전압에 해당하는 스캔 신호, 발광 신호 및 리셋 신호를 공급한다.
게이트 드라이버(401, 402)는 표시 패널(100)과 독립적으로 형성되어 다양한 방식으로 표시 패널과 전기적으로 연결될 수 있다. 다만, 본 명세서의 실시예에 따른 표시 장치의 게이트 드라이버(401, 402)는 표시 패널(100)의 기판 제조 시 박막 패턴 형태로 형성되어, 비표시 영역(N/A) 상에 게이트 인 패널(Gate In Panel; GIP) 방식으로 내장될 수 있으며, 이에 한정되는 것은 아니다.
그리고, 게이트 드라이버(401, 402)는 제1 게이트 드라이버(401) 및 제2 게이트 드라이버(402)를 포함할 수 있다. 제1 게이트 드라이버(401) 및 제2 게이트 드라이버(402)는 표시 패널(100)의 양 측에 배치될 수 있다.
예를 들면, 제1 게이트 드라이버(401)는 복수의 화소(P)에 스캔 신호 및 리셋 신호를 공급한다. 이에, 제1 게이트 드라이버(401)는 복수의 스캔 구동 스테이지 및 복수의 리셋 구동 스테이지를 포함할 수 있다. 그리고, 복수의 스캔 구동 스테이지는 복수의 화소(P)에 스캔 신호를 공급하고, 복수의 리셋 구동 스테이지는 복수의 화소(P)에 리셋 신호를 공급한다.
그리고, 제2 게이트 드라이버(402)는 복수의 화소(P)에 스캔 신호 및 발광 신호를 공급한다. 이에, 제2 게이트 드라이버(402)는 복수의 스캔 구동 스테이지 및 복수의 발광 구동 스테이지를 포함할 수 있다. 그리고, 복수의 스캔 구동 스테이지는 복수의 화소(P)에 스캔 신호를 공급하고, 복수의 발광 구동 스테이지는 복수의 화소(P)에 발광 신호를 공급한다.
이하에서는, 복수의 화소(P)의 구성 및 구동 방식에 대해서 구체적으로 설명한다.
복수의 화소(P) 각각을 구성하는 스위치 소자들은 n 타입 또는 p 타입 MOSFET 구조의 트랜지스터로 구현될 수 있다. 이하의 실시예에서 n 타입 트랜지스터를 예시하였지만, 본 명세서는 이에 한정되지 않는다.
부가적으로, 트랜지스터는 게이트(gate) 전극, 소스(source) 전극 및 드레인(drain) 전극을 포함한 3 전극 소자이다. 소스 전극은 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. 트랜지스터 내에서 캐리어는 소스 전극 으로부터 흐르기 시작한다. 드레인 전극은 트랜지스터에서 캐리어가 외부로 나가는 전극이다. 예를 들면, MOSFET에서의 캐리어의 흐름은 소스 전극으로부터 드레인 전극으로 흐른다. n타입 MOSFET(NMOS)의 경우, 캐리어가 전자(electron)이기 때문에 소스 전극에서 드레인 전극으로 전자가 흐를 수 있도록 소스 전극의 전압이 드레인 전극의 전압보다 낮다. n타입 MOSFET에서 전자가 소스 전극으로부터 드레인 전극 쪽으로 흐르기 때문에 전류의 방향은 드레인 전극으로부터 소스 전극 쪽으로 흐른다. p타입 MOSFET(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스 전극으로부터 드레인 전극으로 정공이 흐를 수 있도록 소스 전극의 전압이 드레인 전극의 전압보다 높다. p타입 MOSFET에서 정공이 소스 전극으로부터 드레인 전극 쪽으로 흐르기 때문에 전류가 소스 전극 으로부터 드레인 전극쪽으로 흐른다. MOSFET의 소스 전극과 드레인 전극은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, MOSFET의 소스 전극과 드레인 전극은 인가 전압에 따라 변경될 수 있다. 이하의 실시예에서 트랜지스터의 소스 전극과 드레인 전극으로 인하여 명세서의 내용이 한정되어서는 안된다.
도 2는 본 명세서의 실시예에 따른 표시 장치의 화소를 나타내는 회로도이다.
화소(P) 각각은 발광 소자(OLED) 구동 트랜지스터(DT), 제1 내지 제6 트랜지스터(T1~T6) 및 커패시터(Cst)를 포함한다.
발광 소자(OLED)는 구동 트랜지스터(DT)로부터 공급되는 구동 전류에 의해 발광한다. 발광 소자(OLED)의 애노드 전극과 캐소드 전극 사이에는 다층의 유기 화합물층이 형성된다. 유기 화합물층은 적어도 하나의 정공전달층 및 전자전달층과, 발광층(Emission layer, EML)을 포함할 수 있다. 여기서, 정공전달층은 발광층으로 정공을 주입하거나 정공을 전달하는 층으로, 예를 들어, 정공주입층(Hole injection layer, HIL), 정공수송층(Hole transport layer, HTL), 및 전자저지층(Electron blocking layer, EBL) 등일 수 있다. 그리고, 전자전달층은 발광층에 전자를 주입하거나 전자를 전달하는 층으로, 예를 들어, 전자수송층(Electron transport layer, ETL), 전자주입층(Electron Injection layer, EIL), 및 정공저지층(Hole blocking layer, HBL) 등일 수 있다. 발광 소자(OLED)의 애노드 전극은 제4 노드(N4)에 접속되고, 발광 소자의 캐소드 전극은 저전위 구동전압(VSS)의 입력단에 접속된다.
구동 트랜지스터(DT)는 자신의 소스-게이트 간 전압(Vsg)에 따라 발광 소자(OLED)에 인가되는 구동 전류를 제어한다. 구동 트랜지스터(DT)의 소스 전극은 제1 노드(N1)에 접속되고, 게이트 전극은 제2 노드(N2)에 접속되고, 드레인 전극은 제3 노드(N3)에 접속된다.
제1 트랜지스터(T1)는 제3 노드(N3)에 접속되는 소스 전극, 제2 노드(N2)에 접속되는 드레인 전극 및 제(N) 스캔라인(SL(N))에 접속하는 게이트 전극을 포함한다. 제1 트랜지스터(T1)는 제(N) 스캔신호(SCAN(N))에 응답하여, 구동 트랜지스터(DT)의 게이트 전극 및 드레인 전극을 다이오드 커넥팅시킨다.
제2 트랜지스터(T2)는 데이터라인(DL)에 연결되는 소스 전극, 제1 노드(N1)에 연결되는 드레인 전극 및 제(N) 스캔라인(SL(N))에 연결되는 게이트 전극을 포함한다. 그 결과, 제2 트랜지스터(T2)는 제(N) 스캔신호(SCAN(N))에 응답하여, 데이터라인(DL)으로부터 공급받는 데이터전압(Vdata)을 구동 트랜지스터(DT)의 소스 전극인 제1 노드(N1)에 인가한다.
제3 트랜지스터(T3)는 고전위 구동전압라인(VDL)에 연결되는 소스 전극, 제1 노드(N1)에 연결되는 드레인 전극 및 발광라인(EL)에 연결되는 게이트 전극을 포함한다. 그 결과, 제3 트랜지스터(T3)는 발광 신호(EM)에 응답하여 고전위 구동전압(VDD)을 구동 트랜지스터(DT)의 소스 전극인 제1 노드(N1)에 인가한다.
제4 트랜지스터(T4)는 제3 노드(N3)에 접속하는 소스 전극, 제4 노드(N4)에 접속하는 드레인 전극 및 발광라인(EL)에 접속하는 게이트 전극을 포함한다. 제4 트랜지스터(T4)는 발광 신호(EM)에 응답하여 제4 트랜지스터(T4)의 소스 전극인 제3 노드(N3)와 제4 트랜지스터(T4)의 드레인 전극인 제4 노드(N4) 간의 전류 패스를 형성한다. 따라서, 제4 트랜지스터(T4)는 발광 신호(EM)에 응답하여 구동 트랜지스터(DT)와 발광 소자(OLED) 간의 전류 패스를 형성한다.
제5 트랜지스터(T5)는 제2 노드(N2)에 연결되는 드레인 전극, 제1 초기화 전압라인(VIL1)에 연결되는 소스 전극 및 제(N-1) 스캔라인(SL(N-1))에 연결되는 게이트 전극을 포함한다. 제5 트랜지스터(T5)는 제(N-1) 스캔신호(SCAN(N-1))에 응답하여 제1 초기화 전압(Vini1)을 구동 트랜지스터(DT)의 게이트 전극인 제2 노드(N2)에 인가한다.
제6 트랜지스터(T6)는 제4 노드(N4)에 연결되는 드레인 전극 제2 초기화 전압라인(VIL2)에 연결되는 소스 전극 및 제(N) 리셋라인(RL(N))에 연결되는 게이트 전극을 포함한다. 제6 트랜지스터(T5)는 제(N) 리셋신호(RESET(N))에 응답하여 제2 초기화 전압(Vini2)을 제4 노드(N4)에 인가한다.
스토리지 커패시터(Cst)는 제2 노드(N2)에 연결되는 제1 전극 및 고전위 구동전압라인(VDL) 에 연결되는 제2 전극을 포함한다.
도 3은 본 명세서의 실시예에 따른 표시 장치의 게이트 전압과 제1 노드 및 제2 노드의 전압을 나타내는 파형도이다.
도 4a는 이니셜 기간 동안 본 명세서의 실시예에 따른 표시 장치의 화소의 회로도이다.
도 4b는 샘플링 기간 동안 본 명세서의 실시예에 따른 표시 장치의 화소의 회로도이다.
도 4c는 홀딩 기간 동안 본 명세서의 실시예에 따른 표시 장치의 화소의 회로도이다.
도 4d는 에미션 기간 동안 본 명세서의 실시예에 따른 표시 장치의 화소의 회로도이다.
도 2 내지 도 4d를 참조하여, 본 명세서의 실시예에 따른 표시 장치의 구동을 살펴보면 다음과 같다.
본 명세서의 실시예에 따른 표시 장치에서 한 프레임 기간은 이니셜 기간(Ti), 샘플링 기간(Ts), 홀딩 기간(Th), 및 에미션 기간(Te)으로 구분될 수 있다. 이니셜 기간(Ti)은 구동 트랜지스터(DT)의 게이트 전극인 제2 노드(N2)의 전압를 초기화하는 기간이다. 샘플링 기간(Ts)은 구동 트랜지스터(DT)의 문턱전압을 샘플링하는 기간이다. 홀딩 기간(Th)은 구동 트랜지스터(DT)의 소스-게이트 간 전압을 유지하는 기간이다. 에미션 기간(Te)은 프로그래밍된 구동 트랜지스터(DT)의 소스-게이트 간 전압에 따른 구동 전류에 따라 발광 소자(OLED)를 발광시키는 기간이다.
그리고, 본 명세서의 실시예에 따른 표시 장치에서, 이니셜 기간(Ti), 샘플링 기간(Ts) 및 홀딩 기간(Th) 중 1개의 기간에서, 구동 트랜지스터(DT)의 게이트 전극의 초기화와 독립적으로, 발광 소자(OLED)의 애노드 전극을 초기화시킬 수 있다.
일예로, 제(N) 화소 기준으로, 샘플링 기간(Ts) 에서, 구동 트랜지스터(DT)의 게이트 전극의 초기화와 독립적으로, 발광 소자(OLED)의 애노드 전극을 초기화시킬 수 있다.
이하에서는, 제(N) 화소 기준으로 이니셜 기간(Ti), 샘플링 기간(Ts), 홀딩 기간(Th), 및 에미션 기간(Te)의 동작에 대해서 구체적으로 설명한다.예를 들면, 도 3 및 도 4a를 참조하면, 이니셜 기간(Ti) 동안, 제(N-1) 스캔신호(SCAN(N-1))는 턴온 레벨이다. 이에, 제5 트랜지스터(T5)는 턴온되어, 제2 노드(N2)에 제1 초기화 전압(Vini1)을 인가한다. 따라서, 구동 트랜지스터(DT)의 게이트 전극은 제1 초기화 전압(Vini1)으로 초기화된다. 제1 초기화 전압(Vini1)은 발광 소자(OLED)의 동작전압보다 충분히 낮은 전압 범위 내에서 선택할 수 있으며, 저전위 구동전압(VSS)과 같거나 낮은 전압일 수 있다. 그리고, 이니셜 기간(Ti)에서, 제1 노드(N1)에는 이전 프레임의 데이터전압(Vdata)이 유지되어 있다.
그리고, 도 3 및 도 4b를 참조하면, 샘플링 기간(Ts) 동안, 제(N) 리셋신호(RESET(N))는 턴온 레벨이다. 이에, 제6 트랜지스터(T6)는 턴온되어, 제2 초기화 전압(Vini2)을 제4 노드(N4)에 인가한다. 따라서, 발광 소자(OLED)의 애노드 전극은 제2 초기화 전압(Vini2)으로 초기화된다. 예를 들면, 애노드 전극은 제4 노드(N4)의 스윙에 의하여 제2 초기화 전압(Vini2)으로 초기화될 수 있다.
그리고, 샘플링 기간(Ts) 동안, 제(N) 스캔신호(SCAN(N))는 턴온 레벨이고, 제2 트랜지스터(T2)는 턴온되어, 데이터 라인(DL)으로부터 공급받는 데이터 전압(Vdata)을 제1 노드(N1)에 인가한다. 그리고 제1 트랜지스터(T1)도 턴온 됨으로써, 구동 트랜지스터(DT)는 다이오드 커넥션(diode connection)되어, 구동 트랜지스터(DT) 게이트 전극과 드레인 전극이 쇼트됨으로써, 구동 트랜지스터(DT)가 다이오드처럼 동작된다.
샘플링 기간(Ts)에서, 구동 트랜지스터(DT)의 소스-드레인 사이에는 전류(Ids)가 흐른다. 구동 트랜지스터(DT)의 게이트 전극과 드레인 전극은 다이오드 커넥션된 상태이므로, 소스 전극에서 드레인 전극으로 흐르는 전류에 의해서 제2 노드(N2)의 전압은 점차 상승한다. 샘플링 기간(Ts) 동안에, 제2 노드(N2)의 전압은 데이터전압(Vdata)과 구동 트랜지스터(DT)의 문턱전압(Vth)의 차이에 해당하는 전압(Vdata-Vth)으로 충전된다.
그리고, 도 3 및 도 4c를 참조하면, 홀딩 기간(Th) 동안, 이미 충전된 제2 노드(N2)의 전압은 데이터전압(Vdata)과 구동 트랜지스터(DT)의 문턱전압(Vth)의 차이에 해당하는 전압(Vdata-Vth)은 유지된다.
그리고, 도 3 및 도 4d를 참조하면, 에미션 기간(Te) 동안, 발광 신호(EM)는 턴온 레벨이다 이에, 제3 트랜지스터(T3)는 턴온되어, 제1 노드(N1)에 고전위 구동전압(VDD)을 인가한다. 그리고, 제4 트랜지스터(T4)도 턴온되어, 제3 노드(N3) 및 제4 노드(N4)의 전류 패스를 형성한다. 결국, 구동 트랜지스터(DT)의 소스 전극과 드레인 전극을 경유하는 구동 전류(Ioled)는 발광 소자(OLED)에 인가된다.
에미션 기간(Te) 동안, 발광 소자(OLED)에 흐르는 구동 전류(Ioled)에 대한 관계식은 하기 수학식 1과 같이 된다.
[수학식 1]
Ioled=k/2(Vgs+|Vth|)2 = k/2(Vg-Vs+|Vth|)2 = k/2(Vdata-|Vth|-VDD+|Vth|)2 = k/2(Vdata-VDD)2
수학식 1에서, k/2는 구동 트랜지스터(DT)의 전자 이동도, 기생 커패시턴스 및 채널 용량 등에 의해 결정되는 비례 상수를 나타낸다.
[수학식 1]과 같이 구동 전류(Ioled)의 관계식에는 구동 트랜지스터(DT)의 문턱전압(Vth) 성분이 소거되고, 이는 본 명세서에 의한 표시 장치는 문턱전압(Vth)이 변한다고 할지라도 구동 전류(Ioled)는 변하지 않음을 알 수 있다. 살펴본 바와 같이, 본 명에 의한 표시 장치는 샘플링 기간(Ts) 동안에 문턱전압(Vth)의 변화량에 관계없이 데이터전압을 프로그래밍할 수 있다.
한편, 발광 신호(M)가 턴오프 레벨인 하이레벨인 시점부터 제(N) 화소의 이니셜 기간(Ti)가 시작되는 시점(예를 들면, 제(N-1) 스캔 신호(SCAN(N-1))가 턴온 레벨인 로우 레벨로 되는 시점)까지의 기간은 제(N) 화소(P(N))의 이전 행에 배치되는 제(N-1) 화소(P(N-1))가 초기화되고 샘플링되는 기간일 수 있다.
도 5는 본 명세서의 실시예에 따른 제(N) 화소와 제(N+1) 화소의 동작을 설명하는 도면이다.
그리고, 도 5를 참조하여, 제(N) 화소(P(N))와 제(N) 화소(P(N))의 다음 행에 배치되는 제(N+1) 화소(P(N+1))를 기준으로, 이니셜 기간(Ti), 샘플링 기간(Ts), 홀딩 기간(Th), 및 에미션 기간(Te)을 구분하면 다음과 같다.
제(N) 화소(P(N))의 이니셜 기간(Ti) 동안, 제(N-1) 스캔신호(SCAN(N-1))는 턴온 레벨이다. , 제(N) 화소(P(N))의 구동 트랜지스터(DT)의 게이트 전극은 제1 초기화 전압(Vini1)으로 초기화된다.
이후, 제(N) 화소(P(N))의 샘플링 기간(Ts) 및 제(N+1) 화소(P(N+1))의 이니셜 기간(Ti) 동안, 제(N) 스캔 신호(SCAN(N))가 턴온 레벨인 로우 레벨이다.
따라서, 제(N) 화소(P(N))의 샘플링 기간(Ts) 및 제(N+1) 화소(P(N+1))의 이니셜 기간(Ti) 동안, 제(N) 화소(P(N))의 발광 소자(OLED)의 애노드 전극은 제2 초기화 전압(Vini2)으로 초기화되고, 제(N) 화소(P(N))의 제2 노드(N2)의 전압은 데이터전압(Vdata)과 구동 트랜지스터(DT)의 문턱전압(Vth)의 차이에 해당하는 전압(Vdata-Vth)으로 충전된다.
그리고, 제(N) 화소(P(N))의 샘플링 기간(Ts) 및 제(N+1) 화소(P(N+1))의 이니셜 기간(Ti) 동안 제(N+1) 화소(P(N+1))의 구동 트랜지스터(DT)의 게이트 전극은 제1 초기화 전압(Vini1)으로 초기화된다.
다시 말하면, 그리고, 제(N) 화소(P(N))의 샘플링 기간(Ts)에서 제(N) 스캔 신호(SCAN(N))가 턴온 레벨이므로, 제(N) 화소(P(N))의 샘플링 기간(Ts)은 제(N+1) 화소(P(N+1))의 이니셜 기간(Ti)과 중첩할 수 있다.
이후, 제(N) 화소(P(N))의 홀딩 기간(Th) 및 제(N+1) 화소(P(N+1))의 샘플링 기간(Ts) 동안, 제(N+1) 스캔 신호(SCAN(N+1))가 턴온 레벨인 로우 레벨이다.
따라서, 제(N) 화소(P(N))의 홀딩 기간(Th) 및 제(N+1) 화소(P(N+1))의 샘플링 기간(Ts) 동안, 제(N) 화소(P(N))의 홀딩 기간(Th) 및 제(N+1) 화소(P(N+1))의 샘플링 기간(Ts) 동안, 제(N+1) 화소(P(N+1))의 발광 소자(OLED)의 애노드 전극은 제2 초기화 전압(Vini2)으로 초기화되고, 제(N+1) 화소(P(N+1))의 제2 노드(N2)의 전압은 데이터전압(Vdata)과 구동 트랜지스터(DT)의 문턱전압(Vth)의 차이에 해당하는 전압(Vdata-Vth)으로 충전된다.
다시 말하면, 제(N) 화소의 홀딩 기간(Th)에서, 제(N+1) 스캔 신호(SCAN(N+1))가 턴온 레벨이므로, 제(N) 화소의 홀딩 기간(Th)은 상기 제(N)+1 화소의 샘플링 기간(Ts)과 중첩할 수 있다.
이후, 제(N) 화소(P(N))의 에미션 기간(Te) 및 제(N+1) 화소(P(N+1)) 제(N) 화소(P(N))의 에미션 기간(Te)에서, 발광 신호(EM)가 턴온 레벨인 로우 레벨이므로, 제(N) 화소(P(N)) 및 제(N+1) 화소(P(N+1))가 동시에 발광한다.
상술한 바에 따르면, 제(N+1) 화소 기준으로 샘플링 기간(Ts)에서, 구동 트랜지스터(DT)의 게이트 전극의 초기화와 독립적으로, 발광 소자(OLED)의 애노드 전극을 초기화시킬 수 있다.
이하에서는, 제1 게이트 드라이버(401)와 복수의 화소(P(N), P(N+1))의 연결 관계 및 게이트 전압에 대해서 설명한다.
도 6은 본 명세서의 실시예에 따른 표시 장치의 게이트 드라이버와 복수의 화소의 연결 관계를 나타내는 도면이다.
예를 들면, 도 6에서는 제1 게이트 드라이버(401)에 포함되는 제(N) 리셋 구동 스테이지(RGIP(N)), 제(N+1) 리셋 구동 스테이지(RGIP(N+1)), 제(N) 스캔 구동 스테이지(SGIP(N)), 및 제(N+1) 스캔 구동 스테이지(SGIP(N+1))와 제(N) 화소(P(N)) 및 제(N+1) 화소(P(N+1))의 연결 관계에 대해서 도시하였다.
도 6에 도시된 바와 같이, 제1 게이트 드라이버(401)는 제(N) 리셋 구동 스테이지(RGIP(N)), 제(N+1) 리셋 구동 스테이지(RGIP(N+1)), 제(N) 스캔 구동 스테이지(SGIP(N)), 및 제(N+1) 스캔 구동 스테이지(SGIP(N+1))를 포함할 수 있다.
제(N) 스캔 구동 스테이지(SGIP(N))는 제(N) 스캔 라인(SL(N))을 통해 제(N) 화소(P(N)) 및 제(N+1) 화소(P(N+1)) 각각에 제(N) 스캔 신호(SCAN(N))를 출력한다. 예를 들면, 제(N) 스캔 구동 스테이지(SGIP(N))는 스캔 스타트 신호(SVST), 저전위 게이트 전압(VGL), 제1 게이트 클락 신호(GCLK1) 및 제2 게이트 클락 신호(GCLK2)를 인가받아, 제(N) 스캔 신호(SCAN(N))를 출력한다.
제(N+1) 스캔 구동 스테이지(SGIP(N+1))는 제(N+1) 스캔 라인(SL(N+1))을 통해 제(N+1) 화소(P(N+1))에 제(N+1) 스캔 신호(SCAN+1(N+1))를 출력한다. 예를 들면, 제(N+1) 스캔 구동 스테이지(SGIP(N+1))는 스캔 스타트 신호(SVST), 저전위 게이트 전압(VGL), 제1 게이트 클락 신호(GCLK1) 및 제2 게이트 클락 신호(GCLK2)를 인가받아, 제(N+1) 스캔 신호(SCAN+1(N+1))를 출력한다.
제(N) 리셋 구동 스테이지(RGIP(N))는 제(N) 리셋 라인(RL(N))을 통해 제(N) 화소(P(N))에 제(N) 리셋 신호(RESET(N))를 출력한다. 예를 들면, 제(N) 리셋 구동 스테이지(RGIP(N))는 리셋 스타트 신호(RVST), 저전위 게이트 전압(VGL), 제1 게이트 클락 신호(GCLK1), 및 제2 게이트 클락 신호(GCLK2)를 인가받아, 제N 리셋 신호(RESET(N))를 출력한다.
제(N+1) 리셋 구동 스테이지(RGIP(N+1))는 제(N+1) 리셋 라인(RL(N+1))을 통해 제(N+1) 화소(P(N+1))에 제(N+1) 리셋 신호(RESET(N+1))를 출력한다. 예를 들면, 제(N+1) 리셋 구동 스테이지(RGIP(N+1))는 리셋 스타트 신호(RVST), 저전위 게이트 전압(VGL), 제1 게이트 클락 신호(GCLK1), 및 제2 게이트 클락 신호(GCLK2)를 인가받아, 제(N+1) 리셋 신호(RESET(N+1))를 출력한다.
따라서, 복수의 리셋 구동 스테이지(RGIP(N), RGIP(N+1))와 복수의 스캔 구동 스테이지(SGIP(N), SGIP(N+1))는 모두 저전위 게이트 전압(VGL), 제1 게이트 클락 신호(GCLK1), 및 제2 게이트 클락 신호(GCLK2)를 공유한다.
이에, 복수의 리셋 구동 스테이지(RGIP(N), RGIP(N+1))와 복수의 스캔 구동 스테이지(SGIP(N), SGIP(N+1))는 모두 저전위 게이트 전압(VGL)이 인가되는 저전위 게이트 전압 라인(VGLL), 제1 게이트 클락 신호(GCLK1)가 인가되는 제1 게이트 클락 신호 라인(GCLKL1) 및 제2 게이트 클락 신호(GCLK2)가 인가되는 제2 게이트 클락 신호 라인(GCLKL2)에 연결된다.
그리고, 복수의 리셋 구동 스테이지(RGIP(N), RGIP(N+1))와 복수의 스캔 구동 스테이지(SGIP(N), SGIP(N+1))는 저전위 게이트 전압 라인(VGLL), 제1 게이트 클락 신호 라인(GCLKL1) 및 제2 게이트 클락 신호 라인(GCLKL2)에 대하여 대칭될 수 있다. 복수의 리셋 구동 스테이지(RGIP(N), RGIP(N+1))와 복수의 스캔 구동 스테이지(SGIP(N), SGIP(N+1))의 대칭 구조는 거울(mirror) 구조 및 플립(flip) 구조일 수 있다.
예를 들면, 저전위 게이트 전압 라인(VGLL), 제1 게이트 클락 신호 라인(GCLKL1) 및 제2 게이트 클락 신호 라인(GCLKL2)의 일 측에는 복수의 리셋 구동 스테이지(RGIP(N), RGIP(N+1))가 배치될 수 있고, 저전위 게이트 전압 라인(VGLL), 제1 게이트 클락 신호 라인(GCLKL1), 및 제2 게이트 클락 신호 라인(GCLKL2)의 타 측에는 복수의 스캔 구동 스테이지(SGIP(N), SGIP(N+1))가 배치될 수 있다.
이에, 복수의 리셋 구동 스테이지(RGIP(N), RGIP(N+1))와 복수의 스캔 구동 스테이지(SGIP(N), SGIP(N+1))는 모두 저전위 게이트 전압(VGL), 제1 게이트 클락 신호(GCLK1), 및 제2 게이트 클락 신호(GCLK2)를 효율적으로 공유할 수 있다.
기존의 표시 장치는 리셋 구동 스테이지에 연결되는 저전위 게이트 전압 라인, 제1 리셋 클락 신호 라인, 및 제2 리셋 클락 신호 라인이 형성되고, 이와 별개로 스캔 구동 스테이지에 연결되는 저전위 게이트 전압 라인, 제1 스캔 클락 신호 라인, 및 제2 스캔 클락 신호 라인이 따로 형성되었다. 이에, 기존의 표시 장치에서는 2셋트의 저전위 게이트 전압 라인, 제1 클락 신호 라인, 및 제2 클락 신호 라인이 별도로 형성되어, 베젤 영역의 크기가 넓어지는 문제점이 있었다.
또한, 본 명세서의 실시예에 따른 표시 장치는 저전위 게이트 전압 라인(VGLL), 제1 게이트 클락 신호 라인(GCLKL1) 및 제2 게이트 클락 신호 라인(GCLKL2)을 공유함으로써, 1셋트의 저전위 게이트 전압 라인(VGLL), 제1 게이트 클락 신호 라인(GCLKL1), 및 제2 게이트 클락 신호 라인(GCLKL2)만 필요할 수 있다.
이에, 본 명세서의 실시예에 따른 표시 장치는 저전위 게이트 전압 라인(VGLL), 제1 게이트 클락 신호 라인(GCLKL1), 및 제2 게이트 클락 신호 라인(GCLKL2)가 배치되는 영역을 최소화시켜, 베젤 영역의 크기를 최소화시킬 수 있다.
제(N) 스캔 구동 스테이지(SGIP(N)) 및 제(N+1) 스캔 구동 스테이지(SGIP(N+1)) 각각은 제(N) 화소(P(N)) 및 제(N+1) 화소(P(N+1)) 각각에 대응될 수 있다. 그리고, 제(N) 리셋 구동 스테이지(RGIP(N)) 및 제(N+1) 리셋 구동 스테이지(RGIP(N+1)) 각각은 제(N) 화소(P(N)) 및 제(N+1) 화소(P(N+1)) 각각에 대응될 수 있다. 따라서, 복수의 스캔 구동 스테이지의 개수는 복수의 리셋 구동 스테이지의 개수와 동일할 수 있다.
도 7은 본 명세서의 실시예에 따른 표시 장치의 제(N) 스캔 구동 스테이지의 회로도이다.
도 7을 참조하면, 제(N) 스캔 구동 스테이지(SGIP(N))는 제1 스캔 트랜지스터 내지 제8 스캔 트랜지스터(ST1 내지 ST8), 제1 리셋 커패시터(SC1), 및 제2 리셋 커패시터(SC2)를 포함한다.
제1 리셋 커패시터(SC1)는 SQ 노드(SQ)와 게이트 로우 전압(VGL)을 인가하는 라인에 연결될 수 있고, 제2 리셋 커패시터(SC2)는 SQB 노드(SQB)와 게이트 하이 전압(VGH)을 인가하는 라인에 연결될 수 있다.
제1 스캔 트랜지스터(ST1)는 스캔 스타트 신호(SVST)가 인가되는 소스 전극, SQ 노드(SQ)에 접속되는 드레인 전극, 및 제2 스캔 클락 신호(SCLK2)가 인가되는 게이트 전극을 포함한다. 제1 스캔 트랜지스터(ST1)는 제2 스캔 클락 신호(SCLK2)에 응답하여, SQ 노드(SQ)를 방전한다.
제2 스캔 트랜지스터(ST2)는 제3 스캔 트랜지스터(ST3)에 접속되는 소스 전극, SQ 노드(SQ)에 접속되는 드레인 전극, 및 제1 스캔 클락 신호(SCLK1)가 인가되는 게이트 전극을 포함한다. 제2 스캔 트랜지스터(ST2)는 제1 스캔 클락 신호(SCLK1)에 응답하여, SQ 노드(SQ)를 충전한다.
제3 스캔 트랜지스터(ST3)는 게이트 하이 전압(VGH)이 인가되는 소스 전극, 제2 스캔 트랜지스터(ST2)에 접속되는 드레인 전극, 및 SQB 노드(SQB)에 접속되는 게이트 전극을 포함한다. 제3 스캔 트랜지스터(ST3)는 SQB 노드(SQB)의 전압에 응답하여, 제2 스캔 트랜지스터(ST2)에 게이트 하이 전압(VGH)을 인가한다.
제4 스캔 트랜지스터(ST4)는 게이트 로우 전압(VGL)이 인가되는 소스 전극, SQB 노드(SQB)에 접속되는 드레인 전극, 및 제2 스캔 클락 신호(SCLK2)가 인가되는 게이트 전극을 포함한다. 제4 스캔 트랜지스터(ST4)는 제2 스캔 클락 신호(SCLK2)에 응답하여, SQB 노드(SQB)를 방전한다.
제5 스캔 트랜지스터(ST5)는 제2 스캔 클락 신호(SCLK2)가 인가되는 소스 전극, SQB 노드(SQB)에 접속되는 드레인 전극, 및 SQ 노드(SQ)에 접속되는 게이트 전극을 포함한다. 제5 스캔 트랜지스터(ST5)는 SQ 노드(SQ)의 전압에 응답하여, SQB 노드(SQB)를 충전 또는 방전한다.
제6 스캔 트랜지스터(ST6)는 제1 스캔 클락 신호(SCLK1)가 인가되는 소스 전극, 제(N) 스캔 라인(SL(N))에 접속되는 드레인 전극, 및 SQ 노드(SQ)에 접속되는 게이트 전극을 포함한다. 제6 스캔 트랜지스터(ST6)는 SQ 노드(SQ)의 전압에 응답하여, 제1 스캔 클락 신호(SCLK1)을 제(N) 스캔 신호(SCAN(N))로 출력한다.
제7 스캔 트랜지스터(ST7)는 게이트 하이 전압(VGH)이 인가되는 소스 전극, 제(N) 스캔 라인(SL(N))에 접속되는 드레인 전극, 및 SQB 노드(SQB)에 접속되는 게이트 전극을 포함한다. 제7 스캔 트랜지스터(ST7)는 SQB 노드(SQB)의 전압에 응답하여, 게이트 하이 전압(VGH)을 제(N) 스캔 신호(SCAN(N))로 출력한다.
제8 스캔 트랜지스터(ST8)는 SQ 노드(SQ)에 접속되는 소스 전극, 제1 스캔 트랜지스터(ST1)와 제2 스캔 트랜지스터(ST2)에 접속되는 드레인 전극 및 게이트 로우 전압(VGL)이 인가되는 게이트 전극을 포함한다. 제8 스캔 트랜지스터(ST8)는 SQ 노드(SQ)의 부트스트래핑(bootstrapping) 시, SQ 노드(SQ)의 전압이 제1 스캔 트랜지스터(ST1)와 제2 스캔 트랜지스터(ST2)에 인가되지 않게 하여, 제1 스캔 트랜지스터(ST1)와 제2 스캔 트랜지스터(ST2)를 보호할 수 있다.
도 8은 본 명세서의 실시예에 따른 표시 장치의 제(N) 스캔 구동 스테이지의 입력 신호 및 출력 신호의 타이밍도이다.
도 7 및 도 8을 참조하여, 제(N) 스캔 구동 스테이지(SGIP(N))의 구동 방식에 대해 구체적으로 살펴본다.
제1 시점(t1)에서, 스캔 스타트 신호(SVST)는 턴온 레벨인 로우 레벨이고, 제2 스캔 클락 신호(SCLK2)는 턴온 레벨인 로우 레벨이다. 이에, 제1 스캔 트랜지스터(ST1)는 턴온되어, SQ 노드(SQ)는 턴온 레벨인 로우 레벨로 방전된다. 그리고, 제4 스캔 트랜지스터(ST4)는 턴온되어, SQB 노드(SQB)도 턴온 레벨인 로우 레벨로 방전된다.
그리고, SQ 노드(SQ)는 턴온 레벨인 로우 레벨로 방전됨에 따라, 제5 스캔 트랜지스터(ST5)도 턴온되어, SQB 노드(SQB)도 턴온 레벨인 로우 레벨로 방전된다.
그리고, 제2 시점(t2)에서, 제1 스캔 클락 신호(SCLK1)는 턴온 레벨인 로우 레벨이다. 이에, SQ 노드(SQ)가 부트스트래핑(bootstraping)되어 제6 스캔 트랜지스터(ST6)가 턴온되면서 제N 스캔 라인(SL(N))에는 로우 레벨의 제N 스캔 신호(SCAN(N))가 출력될 수 있다.
보다 상세하게는, 제1 스캔 클락 신호(SCLK1)가 제2 시점(t2)에서 로우 레벨로 방전될 경우, 제6 스캔 트랜지스터(ST6)의 소스 전극과 게이트 전극인 SQ 노드(SQ)의 기생 커패시턴스(parasitic capacitance)에 의해 커플링(coupling)되어, 제1 스캔 클락 신호(SCLK1)의 전압 하강에 따라 SQ 노드(SQ)의 전압도 하강하게 된다. 이렇게 제2 시점(t2)에서 SQ 노드(SQ)의 전압이 하강되는 현상을 부트스트래핑(bootstraping)이라고 한다.
전술한 바와 같이, SQ 노드(SQ)가 부트스트래핑(bootstraping)되어 제6 스캔 트랜지스터(ST6)가 완전하게 턴온(fully turn-on)되면서 제N 스캔 라인(SL(N))에는 로우 레벨의 제N 스캔 신호(SCAN(N))가 출력될 수 있다.
이어진 제3 시점(t3)에서, 제2 스캔 클락 신호(SCLK2)는 턴온 레벨인 로우 레벨이다. 이에, 제1 스캔 트랜지스터(ST1)는 턴온되어, SQ 노드(SQ)는 턴오프 레벨인 하이 레벨로 방전된다. 그리고, 제4 스캔 트랜지스터(ST4)는 턴온되어, SQB 노드(SQB)는 턴온 레벨인 로우 레벨로 방전된다.
그리고, SQB 노드(SQB)는 턴온 레벨인 로우 레벨로 방전됨에 따라, 제7 스캔 트랜지스터(ST7)도 턴온되어, 제N 스캔 라인(SL(N))에는 하이 레벨의 제N 스캔 신호(SCAN(N))가 출력될 수 있다.
도 9는 본 명세서의 실시예에 따른 표시 장치의 제(N) 리셋 구동 스테이지의 회로도이다.
도 9를 참조하면, 제(N) 리셋 구동 스테이지(RGIP(N))은 제1 리셋 트랜지스터 내지 제8 리셋 트랜지스터(RT1 내지 RT8), 제1 리셋 커패시터(RC1), 및 제2 리셋 커패시터(RC2)를 포함한다.
제1 리셋 커패시터(RC1)는 RQ 노드(RQ)와 게이트 로우 전압(VGL)을 인가하는 라인에 연결될 수 있고, 제2 커패시터(CQB)는 RQB 노드(RQB)와 게이트 하이 전압(VGH)을 인가하는 라인에 연결될 수 있다.
제1 리셋 트랜지스터(RT1)는 리셋 스타트 신호(RVST)가 인가되는 소스 전극, RQ 노드(RQ)에 접속되는 드레인 전극, 및 제2 리셋 클락 신호(RCLK2)가 인가되는 게이트 전극을 포함한다. 제1 리셋 트랜지스터(RT1)는 제2 리셋 클락 신호(RCLK2)에 응답하여, RQ 노드(RQ)를 방전한다.
제2 리셋 트랜지스터(RT2)는 제3 리셋 트랜지스터(RT3)에 접속되는 소스 전극, RQ 노드(RQ)에 접속되는 드레인 전극 및, 제1 리셋 클락 신호(RCLK1)가 인가되는 게이트 전극을 포함한다. 제2 리셋 트랜지스터(RT2)는 제1 리셋 클락 신호(RCLK1)에 응답하여, RQ 노드(RQ)를 충전한다.
제3 리셋 트랜지스터(RT3)는 게이트 하이 전압(VGH)이 인가되는 소스 전극, 제2 리셋 트랜지스터(RT2)에 접속되는 드레인 전극, 및 RQB 노드(RQB)에 접속되는 게이트 전극을 포함한다. 제3 리셋 트랜지스터(RT3)는 RQB 노드(RQB)의 전압에 응답하여, 제2 리셋 트랜지스터(RT2)에 게이트 하이 전압(VGH)을 인가한다.
제4 리셋 트랜지스터(RT4)는 게이트 로우 전압(VGL)이 인가되는 소스 전극, RQB 노드(RQB)에 접속되는 드레인 전극, 및 제2 리셋 클락 신호(RCLK2)가 인가되는 게이트 전극을 포함한다. 제4 리셋 트랜지스터(RT4)는 제2 리셋 클락 신호(RCLK2)에 응답하여, RQB 노드(RQB)를 방전한다.
제5 리셋 트랜지스터(RT5)는 제2 리셋 클락 신호(RCLK2)가 인가되는 소스 전극, RQB 노드(RQB)에 접속되는 드레인 전극, 및 RQ 노드(RQ)에 접속되는 게이트 전극을 포함한다. 제5 리셋 트랜지스터(RT5)는 RQ 노드(RQ)의 전압에 응답하여, RQB 노드(RQB)를 충전 또는 방전한다.
제6 리셋 트랜지스터(RT6)는 제1 리셋 클락 신호(RCLK1)가 인가되는 소스 전극, 제(N) 리셋 라인(RL(N))에 접속되는 드레인 전극, 및 RQ 노드(RQ)에 접속되는 게이트 전극을 포함한다. 제6 리셋 트랜지스터(RT6)는 RQ 노드(RQ)의 전압에 응답하여, 제1 리셋 클락 신호(RCLK1)을 제(N) 리셋 신호(RESET(N))로 출력한다.
제7 리셋 트랜지스터(RT7)는 게이트 하이 전압(VGH)이 인가되는 소스 전극, 제(N) 리셋 라인(RL(N))에 접속되는 드레인 전극, 및 RQB 노드(RQB)에 접속되는 게이트 전극을 포함한다. 제7 리셋 트랜지스터(RT7)는 RQB 노드(RQB)의 전압에 응답하여, 게이트 하이 전압(VGH)을 제(N) 리셋 신호(RESET(N))로 출력한다.
제8 리셋 트랜지스터(RT8)는 RQ 노드(RQ)에 접속되는 소스 전극, 제1 리셋 트랜지스터(RT1)와 제2 리셋 트랜지스터(RT2)에 접속되는 드레인 전극 및 게이트 로우 전압(VGL)이 인가되는 게이트 전극을 포함한다. 제8 리셋 트랜지스터(RT8)는 RQ 노드(RQ)의 부트스트래핑(bootstrapping) 시, RQ 노드(RQ)의 전압이 제1 리셋 트랜지스터(RT1)와 제2 리셋 트랜지스터(RT2)에 인가되지 않게 하여, 제1 리셋 트랜지스터(RT1)와 제2 리셋 트랜지스터(RT2)를 보호할 수 있다.
도 10은 본 명세서의 실시예에 따른 표시 장치의 제(N) 리셋 구동 스테이지의 입력 신호 및 출력 신호의 타이밍도이다.
도 9 및 도 10을 참조하여, 제(N) 리셋 구동 스테이지(RGIP(N))의 구동 방식에 대해 구체적으로 살펴본다.
제1 시점(t1)에서, 리셋 스타트 신호(RVST)는 턴온 레벨인 로우 레벨이고, 제2 리셋 클락 신호(RCLK2)는 턴온 레벨인 로우 레벨이다. 이에, 제1 리셋 트랜지스터(RT1)는 턴온되어, RQ 노드(RQ)는 턴온 레벨인 로우 레벨로 방전된다. 그리고, 제4 리셋 트랜지스터(RT4)는 턴온되어, RQB 노드(RQB)도 턴온 레벨인 로우 레벨로 방전된다.
그리고, RQ 노드(RQ)는 턴온 레벨인 로우 레벨로 방전됨에 따라, 제5 리셋 트랜지스터(RT5)도 턴온되어, RQB 노드(RQB)도 턴온 레벨인 로우 레벨로 방전된다.
그리고, 제2 시점(t2)에서, 제1 리셋 클락 신호(RCLK1)는 턴온 레벨인 로우 레벨이다. 이에, RQ 노드(RQ)가 부트스트래핑(bootstraping)되어 제6 리셋 트랜지스터(RT6)가 턴온되면서 제N 리셋 라인(RL(N))에는 로우 레벨의 제N 리셋 신호(RESET(N))가 출력될 수 있다.
보다 상세하게는, 제1 리셋 클락 신호(RCLK1)가 제2 시점(t2)에서 로우 레벨로 방전될 경우, 제6 리셋 트랜지스터(RT6)의 소스 전극과 게이트 전극인 RQ 노드(RQ)의 기생 커패시턴스(parasitic capacitance)에 의해 커플링(coupling)되어, 제1 리셋 클락 신호(RCLK1)의 전압 하강에 따라 RQ 노드(RQ)의 전압도 하강하게 된다. 이렇게 제2 시점(t2)에서 RQ 노드(RQ)의 전압이 하강되는 현상을 부트스트래핑(bootstraping)이라고 한다.
전술한 바와 같이, Q 노드(Q-node)가 부트스트래핑(bootstraping)되어 제6 리셋 트랜지스터(RT6)가 완전하게 턴온(fully turn-on)되면서 제N 리셋 라인(RL(N))에는 로우 레벨의 제N 리셋 신호(RESET(N))가 출력될 수 있다.
이어진 제3 시점(t3)에서, 제2 리셋 클락 신호(RCLK2)는 턴온 레벨인 로우 레벨이다. 이에, 제1 리셋 트랜지스터(RT1)는 턴온되어, RQ 노드(RQ)는 턴오프 레벨인 하이 레벨로 방전된다. 그리고, 제4 리셋 트랜지스터(RT4)는 턴온되어, RQB 노드(RQB)는 턴온 레벨인 로우 레벨로 방전된다.
그리고, RQB 노드(RQB)는 턴온 레벨인 로우 레벨로 방전됨에 따라, 제7 리셋 트랜지스터(RT7)도 턴온되어, 제N 리셋 라인(RL(N))에는 하이 레벨의 제N 리셋 신호(RESET(N))가 출력될 수 있다.
도 11은 본 명세서의 실시예에 따른 표시 장치의 게이트 드라이버와 복수의 화소의 연결 관계를 나타내는 회로도이다.
도 11은 도 6의 블록도에 제(N) 리셋 구동 스테이지(RGIP(N), 제(N+1) 리셋 구동 스테이지(RGIP(N+1), 제(N) 스캔 구동 스테이지(SGIP(N)), 제(N+1) 스캔 구동 스테이지(SGIP(N+1)), 제(N) 화소(P(N)) 및 제(N+1) 화소(P(N+1))의 회로도를 적용한 도면이다.
도 11을 참조하면, 제(N) 스캔 구동 스테이지(SGIP(N))는 제(N) 스캔 라인(SL(N))을 통해 제(N) 화소(P(N)) 및 제(N+1) 화소(P(N+1)) 각각에 제(N) 스캔 신호(SCAN(N))를 출력한다. 예를 들면, 제(N) 스캔 라인(SL(N))은 제(N) 화소(P(N))의 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)에 연결되고, 제(N) 스캔 라인(SL(N))은 제(N+1) 화소(P(N+1))의 제5 트랜지스터에 연결될 수 있다.
그리고, 제(N+1) 스캔 구동 스테이지(SGIP(N+1))는 제(N+1) 스캔 라인(SL(N+1))을 통해 제(N+1) 화소(P(N+1)) 에 제(N+1) 스캔 신호(SCAN+1(N+1))를 출력한다. 예를 들면, 제(N+1) 스캔 라인(SL(N+1))은 제(N+1) 화소(P(N))의 제1 트랜지스터(T1) 및 제2 트랜지스터(T2)에 연결될 수 있다.
그리고, 제(N) 리셋 구동 스테이지(RGIP(N))는 제(N) 리셋 라인(RL(N))을 통해 제(N) 화소(P(N))에 제N 리셋 신호(RESET(N))를 출력한다. 예를 들면, 제(N) 리셋 라인(RL(N))은 제(N) 화소(P(N))의 제6 트랜지스터(T6)에 연결될 수 있다. 이에, 제(N) 화소(P(N))의 제6 트랜지스터(T6)는 제N 리셋 신호(RESET(N))를 인가 받아, 리셋될 수 있다.
그리고, 제(N+1) 리셋 구동 스테이지(RGIP(N+1))는 제(N+1) 리셋 라인(RL(N+1))을 통해 제(N+1) 화소(P(N+1))에 제N+1 리셋 신호(RESET(N+1))를 출력한다. 예를 들면, 제(N+1) 리셋 라인(RL(N+1))은 제(N+1) 화소(P(N+1))의 제6 트랜지스터(T6)에 연결될 수 있다. 이에, 제(N+1) 화소(P(N+1))의 제6 트랜지스터(T6)는 제N+1 리셋 신호(RESET(N+1))를 인가 받아, 리셋될 수 있다.
도 12는 본 명세서의 실시예에 따른 표시 장치의 제1 구간 및 제2 구간에서 게이트 드라이버의 입력 신호 및 출력 신호를 나타내는 타이밍도이다.
본 명세서의 실시예에 따른 표시 장치는 서로 다른 주파수로 구동될 수 있다.
예를 들면, 도 12에 도시된 바와 같이, 본 명세서의 실시예에 따른 표시 장치는 120Hz로 구동되는 제1 구간(P1)과 60Hz로 구동되는 제2 구간(P2)으로 구분되어 구동될 수 있다.
제1 구간(P1)에서는 제(N) 스캔 신호(SCAN(N))의 주파수를 결정하는 스캔 스타트 신호(SVST)가 120Hz로 출력되고, 제(N) 리셋 신호(RESET(N))의 주파수를 결정하는 리셋 스타트 신호(RVST)가 120Hz로 출력된다. 이에, 제1 구간(P1)에서 제(N) 스캔 신호(SCAN(N))의 주파수는 120Hz로 출력되고, 제(N) 리셋 신호(RESET(N))의 주파수도 120Hz로 출력된다.
그리고, 제2 구간(P2)에서는 제(N) 스캔 신호(SCAN(N))의 주파수를 결정하는 스캔 스타트 신호(SVST)가 60Hz로 출력되는 반면, 제(N) 리셋 신호(RESET(N))의 주파수를 결정하는 리셋 스타트 신호(RVST)가 120Hz로 출력된다. 이에, 제2 구간(P2)에서는 제(N) 스캔 신호(SCAN(N))의 주파수는 60Hz로 출력되고, 제(N) 리셋 신호(RESET(N))의 주파수는 120Hz로 출력된다.
예를 들면, 제(N) 스캔 신호(SCAN(N))의 주파수는 구간에 따라 변경될 수 있으나, 제(N) 리셋 신호(RESET(N))의 주파수는 제1 구간(P1)과 제2 구간(P2)에 걸쳐 모두 고정되거나 유지될 수 있다.
다시 말하면, 본 명세서의 실시예에 따른 표시 장치는 복수의 화소(P(N))에 제(N) 스캔 신호(SCAN(N))를 공급하는 복수의 스캔 구동 스테이지(SGIP(N))와 복수의 화소(P(N))에 제(N) 리셋 신호(RESET(N))를 공급하는 복수의 리셋 구동 스테이지(RGIP(N))를 별개로 구성함으로써, 표시 장치의 구동 주파수에 따라 제(N) 스캔 신호(SCAN(N))의 주파수는 변경되나, 제(N) 리셋 신호(RESET(N))의 주파수는 일정하게 고정시키거나 유지시킬 수 있다.
이에, 본 명세서의 실시예에 따른 표시 장치에서 발광 소자의 애노드 전극은 구동 주파수와 무관하게 일정하게 초기화될 수 있다.
도 13은 본 명세서의 실시예에 따른 표시 장치의 애노드 전극의 전압을 나타내는 파형도이다.
본 명세서의 실험예에서는 리셋 신호(RESET(N))를 공급하는 복수의 리셋 구동 스테이지(RGIP(N))를 별개로 구성하지 않아, 스캔 신호(SCAN(N))를 통해 애노드 전극을 리셋한다. 이에, 제2 구간(P2)에서 60Hz의 스캔 신호(SCAN(N))를 통해 애노드 전극을 리셋한다.
이에, 도 13에 도시된 바와 같이, 본 명세서의 실험예에서는 제2 구간(P2)에서 애노드 전극의 전압이 누설 전류로 인해 지속적으로 상승될 수 있다. 예를 들면, 본 명세서의 실험예에서는 본 명세서의 실시예와 비교하여, 애노드 전극의 전압 상승분(Voltage gap)이 존재한다.
반면에, 본 명세서의 실시예에서는 리셋 신호(RESET(N))를 공급하는 복수의 리셋 구동 스테이지(RGIP(N))를 별개로 구성함으로써, 리셋 신호(RESET(N))를 통해 애노드 전극을 리셋한다. 이에, 제2 구간(P2)에서 120Hz의 리셋 신호(RESET(N))를 통해 애노드 전극을 리셋한다.
이에, 본 명세서의 실시예에서는 제2 구간(P2)에서 애노드 전극의 전압이 누설 전류로 인해 지속적으로 상승하지 않고 주기적으로 리셋된다.
따라서, 도 13에 도시된 바와 같이, 본 명세서의 실시예에서는 제2 구간(P2)에서 애노드 전극의 전압이 누설 전류로 인해 지속적으로 상승되지 않고, 주기적으로 리셋됨으로써, 애노드 전극의 전압 상승분(Voltage gap)이 존재하지 않는다.
이에, 본 명세서의 실시예에 따른 표시 장치는 제1 구간(P1)의 120Hz로 주파수에서, 제2 구간(P2)의 60Hz로 주파수가 변경할 시에 발생할 수 있는 휘도 차이를 방지할 수 있으므로, 표시 장치의 주파수 변경에 따른 화질 편차 또는 색차이를 최소화시킬 수 있다.본 명세서의 다양한 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 명세서의 일 실시예에 따른 표시 장치는 표시 영역과 비표시 영역으로 구분되는 표시 패널, 표시 영역에 배치되고, 발광 소자를 구비하는 복수의 화소 및 비표시 영역에 배치되고, 스캔 신호를 출력하는 복수의 스캔 구동 스테이지, 발광 신호를 출력하는 복수의 발광 구동 스테이지 및 리셋 신호를 출력하는 복수의 리셋 구동 스테이지를 구비하는 게이트 드라이버를 포함하고, 복수의 스캔 구동 스테이지 중 제(N) 스캔 구동 스테이지는, 스캔 스타트 신호 및 복수의 게이트 클락 신호에 따라, 복수의 화소 중 제(N) 화소 및 제(N+1) 화소에 제(N) 스캔 신호를 출력하고, 복수의 리셋 구동 스테이지 중 제(N) 리셋 구동 스테이지는 리셋 스타트 신호 및 복수의 게이트 클락 신호에 따라, 제(N) 화소에 제(N) 리셋 신호를 출력하고, (여기서, N은 1 이상의 자연수) 제(N) 스캔 구동 스테이지와 제(N) 리셋 구동 스테이지는 복수의 복수의 게이트 클락 신호가 인가되는 복수의 클락 신호에 대하여 대칭되고, 제(N) 리셋 신호에 따라, 제(N) 화소에 구비되는 발광 소자의 애노드 전극은 초기화될 수 있다.
본 명세서의 몇몇 실시예에 따르면 제(N) 스캔 구동 스테이지 및 제(N) 리셋 구동 스테이지에는, 저전위 게이트 전압이 인가되고, 제(N) 스캔 구동 스테이지와 제(N) 리셋 구동 스테이지는 저전위 게이트 전압이 인가되는 저전위 게이트 전압 라인에 대하여 대칭될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제(N) 화소 각각은 발광 소자에 인가되는 구동 전류를 제어하는 구동 트랜지스터, 제(N) 스캔 신호에 응답하여, 구동 트랜지스터의 게이트 전극 및 드레인 전극을 다이오드 커넥팅시키는 제1 트랜지스터, 제(N) 스캔 신호에 응답하여, 구동 트랜지스터의 소스 전극에 데이터 전압을 인가하는 제2 트랜지스터, 발광 신호에 응답하여, 구동 트랜지스터의 소스 전극에 고전위 구동전압을 인가하는 제3 트랜지스터, 발광 신호에 응답하여, 구동 트랜지스터와 발광 소자 간의 전류 패스를 형성하는 제4 트랜지스터, 제(N-1) 스캔 신호에 응답하여, 구동 트랜지스터의 게이트 전극에 제1 초기화 전압을 인가하는 제5 트랜지스터 및 제(N) 리셋 신호에 응답하여, 발광 소자의 애노드 전극에 제2 초기화 전압을 인가하는 제6 트랜지스터를 포함할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 한 프레임 기간은 이니셜 기간, 샘플링 기간, 홀딩 기간 및 에미션 기간으로 구분되고, 이니셜 기간 동안, 구동 트랜지스터의 게이트 전극은 제1 초기화 전압으로 초기화되고, 샘플링 기간 동안, 구동 트랜지스터의 게이트 전극은 데이터 전압과 구동 트랜지스터의 문턱전압의 차이에 해당하는 전압으로 충전되고, 홀딩 기간 동안, 구동 트랜지스터의 게이트 전극은 데이터 전압 구동 트랜지스터의 문턱전압의 차이에 해당하는 전압으로 유지되고, 에미션 기간 동안, 발광 소자에 구동 전류가 인가되어, 발광할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 샘플링 기간 동안, 발광 소자의 애노드 전극은 제2 초기화 전압으로 초기화될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제(N) 화소의 홀딩 기간은 제(N+1) 화소의 샘플링 기간과 중첩할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 제(N) 화소의 샘플링 기간은 제(N+1) 화소의 이니셜 기간과 중첩할 수 있다.
본 명세서의 몇몇 실시예에 따르면, 스캔 신호의 주파수는 가변되고, 리셋 신호의 주파수는 유지될 수 있다.
본 명세서의 몇몇 실시예에 따르면, 스캔 스타트 신호의 주파수는 가변되고, 리셋 스타트 신호의 주파수는 유지될 수 있다.
이상 첨부된 도면을 참조하여 본 명세서의 실시예들을 더욱 상세하게 설명하였으나, 본 명세서는 반드시 이러한 실시예로 국한되는 것은 아니고, 본 명세서의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 명세서에 개시된 실시예들은 본 명세서의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 명세서의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 명세서의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 명세서의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100: 표시 패널
200: 타이밍 제어회로
300: 데이터 드라이버
401: 제1 게이트 드라이버
401: 제1 게이트 드라이버
GL1 내지 GLn: 게이트 라인
DL1 내지 DLm: 데이터 라인
P: 화소
N/A: 비표시 영역
A/A: 표시 영역
VDD: 고전위 구동전압
VDL: 고전위 구동전압 라인
VSS: 저전위 구동전압
Vdata: 데이터 전압
Vini1: 제1 초기화 전압
Vini2: 제2 초기화 전압
VIL1: 제1 초기화 전압 라인
VIL2: 제2 초기화 전압 라인
SCAN: 스캔 신호
SL: 스캔 라인
RESET: 리셋 신호
RL: 리셋 라인
EM: 발광 신호
EL: 발광 라인
Cst: 커패시터
T1: 제1 트랜지스터
T2: 제2 트랜지스터
T3: 제3 트랜지스터
T4: 제4 트랜지스터
T5: 제5 트랜지스터
T6: 제6 트랜지스터
OLED: 발광 소자
N1: 제1 노드
N2: 제2 노드
N3: 제3 노드
N4: 제4 노드
SGIP: 스캔 구동 스테이지
RGIP: 리셋 구동 스테이지
VGL: 저전위 게이트 전압
VGLL: 저전위 게이트 전압 라인
GCLK1: 제1 게이트 클락 전압
GCLKL1: 제1 게이트 클락 전압 라인
GCLK2: 제2 게이트 클락 전압
GCLKL2: 제2 게이트 클락 전압 라인
RVST: 리셋 스타트 신호
RVSTL: 리셋 스타트 신호 라인
SVST: 스캔 스타트 신호
SVSTL: 스캔 스타트 신호 라인
ST1: 제1 스캔 트랜지스터
ST2: 제2 스캔 트랜지스터
ST3: 제3 스캔 트랜지스터
ST4: 제4 스캔 트랜지스터
ST5: 제5 스캔 트랜지스터
ST6: 제6 스캔 트랜지스터
ST7: 제7 스캔 트랜지스터
ST8: 제8 스캔 트랜지스터
SC1: 제1 스캔 커패시터
SC2: 제2 스캔 커패시터
RT1: 제1 리셋 트랜지스터
RT2: 제2 리셋 트랜지스터
RT3: 제3 리셋 트랜지스터
RT4: 제4 리셋 트랜지스터
RT5: 제5 리셋 트랜지스터
RT6: 제6 리셋 트랜지스터
RT7: 제7 리셋 트랜지스터
RT8: 제8 리셋 트랜지스터
RC1: 제1 리셋 커패시터
RC2: 제2 리셋 커패시터

Claims (9)

  1. 표시 영역과 비표시 영역을 포함하는 표시 패널;
    상기 표시 영역에 배치되고, 발광 소자를 구비하는 복수의 화소; 및
    상기 비표시 영역에 배치되고, 스캔 신호를 출력하는 복수의 스캔 구동 스테이지, 발광 신호를 출력하는 복수의 발광 구동 스테이지 및 리셋 신호를 출력하는 복수의 리셋 구동 스테이지를 구비하는 게이트 드라이버를 포함하고,
    상기 복수의 스캔 구동 스테이지 중 제(N) 스캔 구동 스테이지는, 스캔 스타트 신호 및 복수의 게이트 클락 신호에 따라, 상기 복수의 화소 중 제(N) 화소 및 제(N+1) 화소에 제(N) 스캔 신호를 출력하고,
    상기 복수의 리셋 구동 스테이지 중 제(N) 리셋 구동 스테이지는 리셋 스타트 신호 및 상기 복수의 게이트 클락 신호에 따라, 상기 제(N) 화소에 제(N) 리셋 신호를 출력하고, (여기서, N은 1 이상의 자연수)
    상기 제(N) 스캔 구동 스테이지와 제(N) 리셋 구동 스테이지는 복수의 복수의 게이트 클락 신호가 인가되는 복수의 클락 신호에 대하여 대칭되고,
    상기 제(N) 리셋 신호에 따라, 상기 제(N) 화소에 구비되는 발광 소자의 애노드 전극은 초기화되는, 표시 장치.
  2. 제1항에 있어서,
    상기 제(N) 스캔 구동 스테이지 및 상기 제(N) 리셋 구동 스테이지에는, 저전위 게이트 전압이 인가되고,
    상기 제(N) 스캔 구동 스테이지와 제(N) 리셋 구동 스테이지는 상기 저전위 게이트 전압이 인가되는 저전위 게이트 전압 라인에 대하여 대칭되는, 표시 장치.
  3. 제1항에 있어서,
    상기 제(N) 화소 각각은,
    상기 발광 소자에 인가되는 구동 전류를 제어하는 구동 트랜지스터;
    상기 제(N) 스캔 신호에 응답하여, 상기 구동 트랜지스터의 게이트 전극 및 드레인 전극을 다이오드 커넥팅시키는 제1 트랜지스터;
    상기 제(N) 스캔 신호에 응답하여, 상기 구동 트랜지스터의 소스 전극에 데이터 전압을 인가하는 제2 트랜지스터;
    상기 발광 신호에 응답하여, 상기 구동 트랜지스터의 소스 전극에 고전위 구동전압을 인가하는 제3 트랜지스터;
    상기 발광 신호에 응답하여, 상기 구동 트랜지스터와 상기 발광 소자 간의 전류 패스를 형성하는 제4 트랜지스터;
    제(N-1) 스캔 신호에 응답하여, 상기 구동 트랜지스터의 게이트 전극에 제1 초기화 전압을 인가하는 제5 트랜지스터; 및
    상기 제(N) 리셋 신호에 응답하여, 상기 발광 소자의 애노드 전극에 제2 초기화 전압을 인가하는 제6 트랜지스터를 포함하는, 표시 장치.
  4. 제3항에 있어서,
    한 프레임 기간은 이니셜 기간, 샘플링 기간, 홀딩 기간, 및 에미션 기간을 포함하고,
    상기 이니셜 기간 동안, 상기 구동 트랜지스터의 게이트 전극은 상기 제1 초기화 전압으로 초기화되고,
    상기 샘플링 기간 동안, 상기 구동 트랜지스터의 게이트 전극은 상기 데이터 전압과 상기 구동 트랜지스터의 문턱전압의 차이에 해당하는 전압으로 충전되고,
    상기 홀딩 기간 동안, 상기 구동 트랜지스터의 게이트 전극은 상기 데이터 전압과 상기 구동 트랜지스터의 문턱전압의 차이에 해당하는 전압으로 유지되고,
    상기 에미션 기간 동안, 상기 발광 소자에 구동 전류가 인가되어, 상기 발광 소자는 발광하는, 표시 장치.
  5. 제4항에 있어서,
    상기 샘플링 기간 동안, 상기 발광 소자의 애노드 전극은 상기 제2 초기화 전압으로 초기화되는, 표시 장치.
  6. 제4항에 있어서,
    상기 제(N) 화소의 홀딩 기간은 상기 제(N+1) 화소의 샘플링 기간과 중첩하는, 표시 장치.
  7. 제4항에 있어서,
    상기 제(N) 화소의 샘플링 기간은 상기 제(N+1) 화소의 이니셜 기간과 중첩하는, 표시 장치.
  8. 제1항에 있어서,
    상기 스캔 신호의 주파수는 가변되고,
    상기 리셋 신호의 주파수는 유지되는, 표시 장치.
  9. 제1항에 있어서,
    상기 스캔 스타트 신호의 주파수는 가변되고,
    상기 리셋 스타트 신호의 주파수는 유지되는, 표시 장치.
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