JP2014072574A - カレントミラー回路 - Google Patents

Abstract

【課題】ミラー比精度の安定性に優れたカレントミラー回路を提供する。
【解決手段】 互いにゲートが接続された第１及び第２のＭＯＳトランジスタからなるカレントミラー回路において、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタは同一のソース・ドレイン構造を備えるとともに、当該ソース・ドレイン構造は、高濃度拡散領域を囲むように低濃度拡散領域が形成されている二重拡散構造を備える。
【選択図】図１

Description

本発明は、一対のＭＯＳトランジスタからなるカレントミラー回路に関する。特に、ミラー比精度の安定性に優れたカレントミラー回路に関する。

電子機器の高機能化に伴い、ボルテージレギュレーターやＬｉ保護ＩＣといったアナログＩＣには出力電圧の高精度化が求められている。これらのＩＣは、おもに基準電圧回路、コンパレーター、ブリーダー抵抗、カレントミラー回路といった要素から構成されており、これら一つひとつの要素を高精度化させていくことが、ＩＣ全体の高精度化に繋がる。

要素回路の一つであるカレントミラー回路は、ＩＣ内部で一定電流を必要とする場合に用いられる回路である。例えば、定電流源としてコンパレーターの負荷段に用いられたり、コンデンサーと組み合わせて所定の時定数を決定し、遅延回路を構成したりするものである。

このカレントミラー回路の最も簡単な構成としては、図８に示すように、２つのトランジスタＡ、Ｂの互いのゲートを結線させた回路である。この回路では、トランジスタＡのソース側から入力電流Ｉ１が入力されると、トランジスタＢのドレイン側から出力電流Ｉ２が、所定の電流比で増減され出力される。このとき、入力電流と出力電流の電流比であるＩ１／Ｉ２はミラー比と呼ばれ、カレントミラー回路の特性をあらわす一つの指標となる。

このミラー比は、例えばトランジスタＡ、Ｂの特性を完全に等しくした場合には１となる。また、チャネル長ＬをそれぞれＬ１、Ｌ２とし、それ以外のパラメータを等しくした場合には、ミラー比はＬ長比Ｌ１／Ｌ２で決まることとなる。

しかしながら、製造プロセス条件の変動によりＬやＷが狙い値からずれた場合には、ミラー比精度は低下してしまう。更に、短チャネル効果、逆短チャネル効果、狭チャネル効果という閾値電圧変化をもたらす特性変動が生じた場合にも、同様にミラー比精度は低下してしまう。

そこで、これらの問題を解決する一つの方法として、同一サイズのトランジスタを並列に接続することで、素子分離酸化膜の端部の広がりによって生じる実効ゲート幅のズレを抑制し、設計値どおりのミラー比が得られるカレントミラー回路が提供されている（例えば特許文献１参照）。

その他の方法として、あらかじめサイズの異なるトランジスタを、ヒューズを介して並列に接続しておき、ヒューズトリミングによって理想のミラー比に合わせこむというカレントミラー回路が提供されている（例えば特許文献２参照）。

更に、ミラー比精度を低下させる原因の一つである逆短チャネル効果について、その発生メカニズムをシミュレーションで予測して、あらかじめ回路設計に反映させるという方法が開示されている（例えば特許文献３参照）。

特開平５−９５２３３号公報 特開２００９−１４７８８１号公報 特開平１０−５０９９５号公報

確かに、特許文献１及び２による方法であれば、製造プロセス起因のバラつきを吸収して、高精度のカレントミラー回路を構成することができる。しかしながら、構成するトランジスタの個数が多くなったり、トリミングヒューズを別途設けたりして必要となる回路の占有面積が増大するため、チップサイズの縮小化が困難になるという弊害がある。

また、特許文献３による方法であれば、たとえ逆短チャネル効果が生じた場合でも、その閾値電圧変化をあらかじめ予測して回路設計に取り込んでおくことで、カレントミラー回路の精度を維持することができる。しかしながら、現状では、逆短チャネル効果はプロセス条件によって生じたり、生じなかったりしている。このような現状では、いずれのプロセス条件にも対応するように回路設計することは困難である。

そこで、本発明においては、上述した問題を解決するために、互いにゲートが接続された第１及び第２のＭＯＳトランジスタからなるカレントミラー回路において、第１のＭＯＳトランジスタと第２のＭＯＳトランジスタは同一のドレイン構造を備えるとともに、当該ドレイン構造は、高濃度拡散領域を囲むように低濃度拡散領域が形成されている二重拡散構造を備えているカレントミラー回路を提供する。

すなわち、本発明は、二重拡散構造を採用することで、トランジスタの個数を増やして面積を増大させることなく、逆短チャネル効果の発生を抑制することができ、安定性に優れた高精度なカレントミラー回路を提供することができる。

また、本発明を実施するにあたり、ミラー比を、第１のＭＯＳトランジスタのＬ長と、第２のＭＯＳトランジスタのＬ長とを調整することにより決定するように構成することができる。このように構成することで、トランジスタの個数を増やすことなく、ミラー比を任意に選択することができ、所定電流値を出力する定電流源を簡易に形成することができる。

また、本発明を実施するにあたり、第１のＭＯＳトランジスタのＬ長が、１０〜３０ｕｍの範囲内の値であるとともに、第２のＭＯＳトランジスタのＬ長が、４０〜３００ｕｍの範囲内の値であり、かつ、ミラー比が０．１〜０．２５の範囲内の値であることが好ましい。このような範囲内の値であれば、逆短チャネルが顕著に現れる短チャネル領域において、特に効果を発揮することができるためである。

以上のように、本発明では、カレントミラーを構成するペアトランジスタのドレイン構造を二重拡散構造にすることで、逆短チャネル効果の発生を効果的に抑制することができ、ミラー比精度の安定性に優れたカレントミラー回路を提供することができる。

本発明のカレントミラー回路を用いた遅延時間回路の回路図 逆短チャネル効果を説明した断面構造図（その１） 逆短チャネル効果を説明した断面構造図（その２） 逆短チャネル効果を説明した断面構造図（その３） 逆短チャネル効果を説明した濃度プロファイル 本発明に係るトランジスタの断面構造図 逆短チャネル効果を説明したＬ長と閾値電圧変化の関係図 従来のカレントミラー回路

以下、本発明のカレントミラー回路に関する実施形態を、図１ないし７を参照して説明する。
１．回路の説明
図１は、本発明のカレントミラー回路を用いた遅延時間回路である。この回路は５個のトランジスタ（Ｔｒ１〜５）から構成されており、Ｔｒ１〜２でカレントミラー回路Ｃ１を構成し、Ｔｒ３〜５でカレントミラー回路Ｃ２を構成している。このとき、Ｔｒ１〜５の基本的なパラメータは以下のように設定されている。

Ｔｒ１：ＰｃｈＴｒ Ｖｔｈ＝−０．６Ｖ Ｌ＝３０ｕｍ Ｗ＝３０ｕｍ
Ｔｒ２：ＰｃｈＴｒ Ｖｔｈ＝−０．６Ｖ Ｌ＝１２０ｕｍ Ｗ＝３０ｕｍ
Ｔｒ３〜５：ＮｃｈＴｒ Ｖｔｈ＝０．６Ｖ Ｌ＝１２ｕｍ Ｗ＝１００ｕｍ
ここで、ＰｃｎＴｒはＰチャネル型のトランジスタ、ＮｃｈＴｒはＮチャネル型のトランジスタを示し、Ｖｔｈはしきい値電圧、Ｌはチャネル長、Ｗはチャネル幅を表している。

まず入力電流Ｉ１がＴｒ１のソース−ドレイン間に流れる。このＩ１はカレントミラー回路Ｃ１によってＩ２にミラーされる。このときのミラー比はＴｒ１とＴｒ２のＬ長比である０．２５となる。

次いで、Ｉ２はＴｒ３のソースに入る。このＴｒ３はＴｒ４、Ｔｒ５とともにカレントミラー回路Ｃ２を構成している。Ｔｒ３、４，５は同一構造で、かつ互いにゲートが結線されているため、Ｉ２はＩ３及びＩ４にミラーされ、Ｉ２＝Ｉ３＝Ｉ４となる。

最後に、出力電流Ｉ６はＩ３＋Ｉ４として得られ、コンデンサーをＩｏｕｔ端子に接続することで、所定の時定数が決定され、遅延時間回路を構成することができる。

２．逆短チャネル効果
上述したような回路動作はあくまで理想的な状況であって、実際には、プロセス条件変動による特性変動が生じる。その一例として、チャネル長が短くなると閾値電圧が上昇する逆短チャネル効果と呼ばれるＭＯＳトランジスタ特有の現象がある。

一般的に、ＭＯＳトランジスタはチャネル長が短くなると閾値電圧は低下する（絶対値が小さくなる）、いわゆる短チャネル効果が生じる。その一方で、これとは逆に、チャネル長が短くなると逆に閾値電圧が上昇する（絶対値が大きくなる）逆短チャネル効果が生じる場合がある。
この逆短チャネル効果が生じる要因は幾つかあるが、主に以下の３つが考えられる。

まず、図２に示すようなゲート酸化膜厚が端部で厚くなる場合である。図２はＰ型ＭＯＳトランジスタ１１の断面図である。このＰＭＯＳトランジスタ１１は、Ｓｉ基板１（Ｎ型基板）と、Ｎウェル２（Ｐｈｏｓ）と、ゲート酸化膜３（８００Å）と、ポリシリコンゲート４（Ｐｈｏｓ）と、ソース・ドレイン領域５（Ｂｏｒｏｎ）と、チャネル領域６（Ｂｏｒｏｎ）と、から構成されている。このとき、ゲート酸化膜３は、理想的には均一の厚みで形成されるのであるが、プロセス条件によっては、チャネル端部で局所的に厚膜化した領域７が形成される場合がある。例えば、ポリシリコンゲートを熱酸化したときにゲート端部が過度に酸化して、内側に侵食したりする場合である（ゲートバーズビーク）。このような形状の場合は、Ｌ長が十分長いとき（Ｂ＞＞Ａ）には、端部Ａの影響はほとんどないが、Ｌ長が短いとき（Ｂ≒Ａ）には、端部Ａの影響が大きくなり、閾値電圧は上昇してしまう。すなわち、Ｌ長が短くなるにつれて閾値電圧が上昇する、いわゆる逆短チャネル効果が現れてしまう。

次に、図３に示すように、チャネル端部が厚膜化していなくても、酸化膜を形成した後に窒化処理をしたような場合には、チャネル端部にＳｉＮ領域８が形成され、誘電率が大きくなるために実効的にゲート酸化膜が厚膜化したのと同様の効果がでてしまう場合がある。

最後に、図４に示すように、ソース・ドレインとチャネル領域との境界近傍（図４中の領域９）に、局所的に不純物濃度が高い領域が形成されることがある。そのメカニズムは諸説あるが、ソース・ドレインのイオン注入時に発生する結晶欠陥により、チャネル端部近傍で不純物の再分布が生じる。その結果として、ちょうどゲート下あたりに高濃度領域９が形成されると考えられている。

図５は図４中のＸ−Ｘ断面での不純物濃度プロファイルを描いた図である。図５の中で、線Ａはボロンの濃度プロファイル、線Ｂはリンの濃度プロファイルを示している。ここで、線Ｂは逆短チャネルが生じていないときの濃度プロファイルで、線Ｂ´は逆短チャネルが生じているときの濃度プロファイルを示している。この図から分かるように、逆短チャネルが生じているときの濃度プロファイルは、ゲート電極端の近傍で、ピークＣを持っている。これは、上述した不純物再分布によって生じたものである。

３．本発明の構造
上述した逆短チャネル効果の中でも、特に問題なのは図４の場合である。その理由は、発生原因がソース・ドレインのイオン注入という必須工程に起因しているためである。それ以外の原因（図２及び図３）の場合は、その原因工程を別の処理方法に置き換えることができるが、ソース・ドレインをイオン注入以外の方法に置き換えることは、現状では困難である。

そこで本発明では、図４における高濃度領域９、つまり図５におけるピークＣが発生してしまう場合でも、逆短チャネル効果の影響を抑制するために、二重拡散構造を採用している。具体的には、図６に示すように、Ｓｉ基板１と、Ｎウェル２と、ゲート酸化膜３と、ポリシリコンゲート４と、ソース・ドレイン領域５と、チャネル領域６と、から構成されているＰＭＯＳトランジスタ１１において、ソース・ドレイン領域５を囲むように低濃度領域１０を形成する。これにより、図６におけるピークＣは、低濃度領域１０の中に取り込まれることとなり、その影響を排除することができる。

４．効果
上述した構造を採用した場合の、逆短チャネル効果の特性を図７に示す。図７は横軸にトランジスタのチャネル長を採り、縦軸にＰＭＯＳトランジスタの閾値電圧を採ったグラフである。このグラフから分かるように、本発明の構造を採用した場合には、Ｌ長に対する閾値電圧の変化量が緩和されていることが分かる。

ただ、この場合の問題として、二重拡散領域１０を形成することにより、実効的にＬ長が短くなることが挙げられる。その結果、図７から読み取れるように、本発明の方が、より長いＬ長でパンチスルー現象が生じ始めている。

その対策として、二重拡散領域１０をドレイン側だけに設定することが考えられる。この場合、逆短チャネルの影響は半減させる程度にとどまるが、カレントミラー回路の要求精度がさほど高くない場合には、十分効果的である。

５．ミラー比の調整
上述した構造を備えたトランジスタを採用したカレントミラー回路において、そのミラー比は、図１における第１のＭＯＳトランジスタのＬ長と、第２のＭＯＳトランジスタのＬ長とを調整することにより決定されることが好ましい。

逆短チャネルが生じている場合に、ミラー比をＬ長で調整することは難しいが、逆短チャネルが生じにくい本発明のカレントミラー回路であれば、そのミラー比をＬ長で調整するという簡易な方法が使える。精度という観点では、トランジスタの個数で調整するのがより好ましいが、占有面積の増大の影響を考慮すれば、Ｌ長で調整した方がより好ましい。

６．適用範囲
また、第１のＭＯＳトランジスタのＬ長が、１０〜３０ｕｍの範囲内の値であるとともに、第２のＭＯＳトランジスタのＬ長が、４０〜３００ｕｍの範囲内の値であり、かつ、ミラー比が０．１〜０．２５の範囲内の値であることが好ましい。

本発明では、逆短チャネルの発生が抑制されているので、広い範囲のＬ長に対して適用することができるが、短チャネル効果は発生してしまうので、Ｌ長は１０ｕｍ以上とすることが好ましい。

１ Ｓｉ基板
２ ウェル
３ ゲート酸化膜
４ ポリシリコンゲート
５ ソース・ドレイン
６ チャネル領域
７ ゲートバーズビーク領域
８ ＳｉＮ領域
９ 高濃度領域
１０ 二重拡散領域
１１ ＭＯＳトランジスタ

Claims (1)

1. 互いにゲートが接続された第１及び第２のＭＯＳトランジスタからなるカレントミラー回路において、
   前記第１のＭＯＳトランジスタと前記第２のＭＯＳトランジスタは同一のソース・ドレイン構造を備えるとともに、当該ソース・ドレイン構造は、イオン注入された不純物が再分布することでソース領域およびドレイン領域の近傍に形成される高濃度拡散領域を囲むように低濃度拡散領域が形成されている二重拡散構造を備えており、
   ミラー比は、前記第１のＭＯＳトランジスタのＬ長と、前記第２のＭＯＳトランジスタのＬ長とを調整することにより決定され、前記第１のＭＯＳトランジスタのＬ長が、１０〜３０ｕｍの範囲内の値であるとともに、前記第２のＭＯＳトランジスタのＬ長が、４０〜３００ｕｍの範囲内の値であり、かつ、前記ミラー比が０．１〜０．２５の範囲内の値であることを特徴とするカレントミラー回路。

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