JP2002304890A - 半導体装置の内部電源電圧発生回路 - Google Patents
半導体装置の内部電源電圧発生回路Info
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Abstract
(57)【要約】
【課題】 プロセス変動が発生した場合でも、半導体装
置の性能を最大限に引き出せるように、適切な内部電源
電圧を供給する。 【解決手段】 半導体装置の半導体チップ内に組み込ま
れた一つの電界効果トランジスタと複数の抵抗とで構成
した分圧回路を有し、この分圧回路により、外部から供
給される電源電圧を、電界効果トランジスタの導通・非
導通によって２種の電圧に分圧し、この分圧した電圧を
半導体チップ内に組み込まれた複数の電界効果トランジ
スタに内部電源電圧として供給する。
置の性能を最大限に引き出せるように、適切な内部電源
電圧を供給する。 【解決手段】 半導体装置の半導体チップ内に組み込ま
れた一つの電界効果トランジスタと複数の抵抗とで構成
した分圧回路を有し、この分圧回路により、外部から供
給される電源電圧を、電界効果トランジスタの導通・非
導通によって２種の電圧に分圧し、この分圧した電圧を
半導体チップ内に組み込まれた複数の電界効果トランジ
スタに内部電源電圧として供給する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の内部
電源電圧発生回路に関する。
電源電圧発生回路に関する。
【０００２】
【従来の技術】図４は従来の一般的な半導体装置の機能
を示す機能ブロック図である。半導体装置では、本来の
機能をつかさどる機能回路（論理回路や記憶回路、制御
回路など）１１の他に、保護回路１２や入出力回路１３
が備えられている。データやアドレス等の信号Ｓは、保
護回路１２と入出力回路１３を経て機能回路１１に入出
力される。
を示す機能ブロック図である。半導体装置では、本来の
機能をつかさどる機能回路（論理回路や記憶回路、制御
回路など）１１の他に、保護回路１２や入出力回路１３
が備えられている。データやアドレス等の信号Ｓは、保
護回路１２と入出力回路１３を経て機能回路１１に入出
力される。
【０００３】これらの保護回路１２、入出力回路１３、
機能回路１１には、外部電源から電源Ｐが供給されてい
る。そして、機能回路１１に対しては、あらかじめ設定
された電圧が供給されるように構成されているのが普通
である。
機能回路１１には、外部電源から電源Ｐが供給されてい
る。そして、機能回路１１に対しては、あらかじめ設定
された電圧が供給されるように構成されているのが普通
である。
【０００４】一般に、半導体装置は、製造時のプロセス
変動に対しても仕様を満足するようにマージンを見込ん
で設計されている。しかし、近年、半導体装置の仕様が
複雑になるにつれ、マージンを見込んだ設計が困難にな
っている。また、微細化が進むにつれ、プロセス変動に
対する各素子の特性変動の度合いが大きくなっているの
で、この大きな特性変動を見込んだ設計は困難になって
いる。このために、仕様を満足しない半導体チップやウ
ェーハが製造され、歩留まりが低下する可能性がますま
す増加している。
変動に対しても仕様を満足するようにマージンを見込ん
で設計されている。しかし、近年、半導体装置の仕様が
複雑になるにつれ、マージンを見込んだ設計が困難にな
っている。また、微細化が進むにつれ、プロセス変動に
対する各素子の特性変動の度合いが大きくなっているの
で、この大きな特性変動を見込んだ設計は困難になって
いる。このために、仕様を満足しない半導体チップやウ
ェーハが製造され、歩留まりが低下する可能性がますま
す増加している。
【０００５】このような、プロセス変動に対する歩留ま
り低下を防止するものとして、特開平６−３２６５８８
号公報に記載の半導体装置が知られている。この半導体
装置は、半導体チップ毎にプロセス変動に応じた最適の
動作電圧を供給し、それぞれの半導体チップを最適に近
い条件で使えるようにして、各半導体チップの性能を最
大限に引き出すことを可能にしようとするものである。
り低下を防止するものとして、特開平６−３２６５８８
号公報に記載の半導体装置が知られている。この半導体
装置は、半導体チップ毎にプロセス変動に応じた最適の
動作電圧を供給し、それぞれの半導体チップを最適に近
い条件で使えるようにして、各半導体チップの性能を最
大限に引き出すことを可能にしようとするものである。
【０００６】この半導体装置の内部電源電圧を発生させ
る回路を図５に示す。この内部電源電圧を発生させる回
路は、参照電位生成回路１４と定電圧回路１５から構成
されている。
る回路を図５に示す。この内部電源電圧を発生させる回
路は、参照電位生成回路１４と定電圧回路１５から構成
されている。
【０００７】参照電位生成回路１４は、抵抗Ｒと、複数
のダイオードＤと、一部のダイオードＤにそれぞれ並列
に接続された複数のフューズＦを有している。この参照
電位生成回路１４は、外部電源電圧Ｖccを、抵抗Ｒとダ
イオードＤで分圧して、参照電位Ｖref を生成する。
のダイオードＤと、一部のダイオードＤにそれぞれ並列
に接続された複数のフューズＦを有している。この参照
電位生成回路１４は、外部電源電圧Ｖccを、抵抗Ｒとダ
イオードＤで分圧して、参照電位Ｖref を生成する。
【０００８】定電圧回路１５は、カレントミラー回路と
ソースフォロワ回路から構成されている。この定電圧回
路１５は、参照電位Ｖref と同電位の内部電源電圧Ｖin
t を出力する。
ソースフォロワ回路から構成されている。この定電圧回
路１５は、参照電位Ｖref と同電位の内部電源電圧Ｖin
t を出力する。
【０００９】この内部電源電圧を発生させる回路では、
フューズＦの一部を切断することにより、所望の内部電
源電圧Ｖint を発生させるようにしている。例えば、ダ
イオードＤにシリコンダイオードを用いた場合、シリコ
ンダイオードは、一個あたり約０．６Ｖの順方向バイア
スで電流が立ち上がるので、参照電位Ｖref は、約０．
６Ｖにダイオードの段数を乗じたものとなる。このこと
を利用し、ヒューズＦを切断してダイオードＤの段数を
変えることで、参照電位Ｖref の値を変更するようにし
ている。
フューズＦの一部を切断することにより、所望の内部電
源電圧Ｖint を発生させるようにしている。例えば、ダ
イオードＤにシリコンダイオードを用いた場合、シリコ
ンダイオードは、一個あたり約０．６Ｖの順方向バイア
スで電流が立ち上がるので、参照電位Ｖref は、約０．
６Ｖにダイオードの段数を乗じたものとなる。このこと
を利用し、ヒューズＦを切断してダイオードＤの段数を
変えることで、参照電位Ｖref の値を変更するようにし
ている。
【００１０】
【発明が解決しようとする課題】しかしながら、上記し
た電圧発生回路では、参照電位Ｖref は、ダイオードＤ
と抵抗Ｒの値のみで決定されるので、ダイオードＤの順
方向電位（約０．６Ｖの電圧値）から決定される離散的
な値しかとれない。例えば、上記のシリコンダイオード
を用いた場合では、０．６Ｖの整数倍の値しかとれな
い。
た電圧発生回路では、参照電位Ｖref は、ダイオードＤ
と抵抗Ｒの値のみで決定されるので、ダイオードＤの順
方向電位（約０．６Ｖの電圧値）から決定される離散的
な値しかとれない。例えば、上記のシリコンダイオード
を用いた場合では、０．６Ｖの整数倍の値しかとれな
い。
【００１１】また、最適な内部電源電圧Ｖint を選択す
るために、ヒューズＦを切断する工程が必要であるの
で、製造工程数の増加による製造コストの上昇と製造期
間（ＴＡＴ）の長期化といった問題もある。
るために、ヒューズＦを切断する工程が必要であるの
で、製造工程数の増加による製造コストの上昇と製造期
間（ＴＡＴ）の長期化といった問題もある。
【００１２】本発明は、このような事情を考慮してなさ
れたもので、ヒューズの切断といった工程を増加させる
ことなく、プロセス変動が発生した場合でも、半導体装
置の性能を最大限に引き出せるように、適切な内部電源
電圧を供給することの可能な半導体装置の内部電源電圧
発生回路を提供するものである。
れたもので、ヒューズの切断といった工程を増加させる
ことなく、プロセス変動が発生した場合でも、半導体装
置の性能を最大限に引き出せるように、適切な内部電源
電圧を供給することの可能な半導体装置の内部電源電圧
発生回路を提供するものである。
【００１３】
【課題を解決するための手段】本発明は、半導体装置の
半導体チップ内に組み込まれた一つの電界効果トランジ
スタと複数の抵抗とで構成した分圧回路を有し、この分
圧回路により、外部から供給される電源電圧を、電界効
果トランジスタの導通・非導通によって２種の電圧に分
圧し、この分圧した電圧を半導体チップ内に組み込まれ
た複数の電界効果トランジスタに内部電源電圧として供
給する半導体装置の内部電源電圧発生回路である。
半導体チップ内に組み込まれた一つの電界効果トランジ
スタと複数の抵抗とで構成した分圧回路を有し、この分
圧回路により、外部から供給される電源電圧を、電界効
果トランジスタの導通・非導通によって２種の電圧に分
圧し、この分圧した電圧を半導体チップ内に組み込まれ
た複数の電界効果トランジスタに内部電源電圧として供
給する半導体装置の内部電源電圧発生回路である。
【００１４】本発明では、外部から供給される電源電圧
を分圧回路で分圧する際、分圧回路を構成する電界効果
トランジスタの導通・非導通によって２種の電圧に分圧
し、この分圧した電圧を半導体チップ内に組み込まれた
複数の電界効果トランジスタに内部電源電圧として供給
する。これにより、半導体チップ製造時のプロセス変動
によって変化した半導体チップ内の電界効果トランジス
タの閾値電圧の値に応じて、内部電源電圧の値を変化さ
せる。
を分圧回路で分圧する際、分圧回路を構成する電界効果
トランジスタの導通・非導通によって２種の電圧に分圧
し、この分圧した電圧を半導体チップ内に組み込まれた
複数の電界効果トランジスタに内部電源電圧として供給
する。これにより、半導体チップ製造時のプロセス変動
によって変化した半導体チップ内の電界効果トランジス
タの閾値電圧の値に応じて、内部電源電圧の値を変化さ
せる。
【００１５】分圧回路で分圧される電圧の値は、分圧回
路が電界効果トランジスタと抵抗とで構成されているた
め、電界効果トランジスタの導通状態（すなわち、導通
または非導通）によって変化する。これは、電界効果ト
ランジスタのゲート電極に一定値の電圧を印加し、この
電圧値よりも、電界効果トランジスタの閾値電圧のほう
が大きいのか、小さいのかによって、電界効果トランジ
スタの導通状態が変化することを利用している。
路が電界効果トランジスタと抵抗とで構成されているた
め、電界効果トランジスタの導通状態（すなわち、導通
または非導通）によって変化する。これは、電界効果ト
ランジスタのゲート電極に一定値の電圧を印加し、この
電圧値よりも、電界効果トランジスタの閾値電圧のほう
が大きいのか、小さいのかによって、電界効果トランジ
スタの導通状態が変化することを利用している。
【００１６】一般に、半導体チップ製造時のプロセス変
動によって、半導体チップ内に組み込まれた電界効果ト
ランジスタの閾値電圧が低くなった場合、スタンバイ時
の消費電力が大きくなり、所望の仕様を満足しなくな
る。これを防止するには、半導体チップ内に組み込まれ
た電界効果トランジスタに供給する内部電源電圧を少し
下げることが効果的である。
動によって、半導体チップ内に組み込まれた電界効果ト
ランジスタの閾値電圧が低くなった場合、スタンバイ時
の消費電力が大きくなり、所望の仕様を満足しなくな
る。これを防止するには、半導体チップ内に組み込まれ
た電界効果トランジスタに供給する内部電源電圧を少し
下げることが効果的である。
【００１７】本発明では、半導体チップ内に組み込まれ
た電界効果トランジスタの閾値電圧、つまり分圧回路の
電界効果トランジスタの閾値電圧が、電界効果トランジ
スタのゲート電極に印加された一定の電圧値よりも高い
場合には、電界効果トランジスタが非導通状態であるた
め、その非導通状態の回路定数に応じた電圧が分圧回路
から出力される。
た電界効果トランジスタの閾値電圧、つまり分圧回路の
電界効果トランジスタの閾値電圧が、電界効果トランジ
スタのゲート電極に印加された一定の電圧値よりも高い
場合には、電界効果トランジスタが非導通状態であるた
め、その非導通状態の回路定数に応じた電圧が分圧回路
から出力される。
【００１８】一方、プロセス変動により、分圧回路の電
界効果トランジスタの閾値電圧が、電界効果トランジス
タのゲート電極に印加された一定の電圧値よりも下がっ
た場合には、電界効果トランジスタが導通状態になるた
め、分圧回路の回路定数が切り替わり、導通状態の回路
定数に応じた電圧が分圧回路から出力される。
界効果トランジスタの閾値電圧が、電界効果トランジス
タのゲート電極に印加された一定の電圧値よりも下がっ
た場合には、電界効果トランジスタが導通状態になるた
め、分圧回路の回路定数が切り替わり、導通状態の回路
定数に応じた電圧が分圧回路から出力される。
【００１９】このようにして、電界効果トランジスタの
閾値電圧が下がった場合には、分圧回路の回路定数を変
化させ、半導体チップ内に組み込まれた電界効果トラン
ジスタに供給する内部電源電圧を低下させるようにして
いる。
閾値電圧が下がった場合には、分圧回路の回路定数を変
化させ、半導体チップ内に組み込まれた電界効果トラン
ジスタに供給する内部電源電圧を低下させるようにして
いる。
【００２０】したがって、本発明によれば、半導体装置
内に備えられた内部電源電圧回路のヒューズの切断とい
ったような工程を経ることなく、半導体チップ毎にプロ
セス変動に応じた最適の内部動作電圧を供給することが
できるため、それぞれの半導体チップを最適に近い条件
で使うことが可能になる。
内に備えられた内部電源電圧回路のヒューズの切断とい
ったような工程を経ることなく、半導体チップ毎にプロ
セス変動に応じた最適の内部動作電圧を供給することが
できるため、それぞれの半導体チップを最適に近い条件
で使うことが可能になる。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図１
〜図３に基づき説明するが、本発明はこれに限定される
ものではなく、種々の変更が可能である。
〜図３に基づき説明するが、本発明はこれに限定される
ものではなく、種々の変更が可能である。
【００２２】図１は本発明の内部電源電圧発生回路が適
用される半導体装置の機能ブロック図である。本半導体
装置は、本来の機能をつかさどる機能回路（論理回路や
記憶回路、制御回路など）１１と、保護回路１２、入出
力回路１３、及び内部電源電圧発生回路１から構成され
ている。データやアドレス等の信号Ｓは、保護回路１２
と入出力回路１３を経て機能回路１１に入出力される。
用される半導体装置の機能ブロック図である。本半導体
装置は、本来の機能をつかさどる機能回路（論理回路や
記憶回路、制御回路など）１１と、保護回路１２、入出
力回路１３、及び内部電源電圧発生回路１から構成され
ている。データやアドレス等の信号Ｓは、保護回路１２
と入出力回路１３を経て機能回路１１に入出力される。
【００２３】保護回路１２、入出力回路１３、及び内部
電源電圧発生回路１には、外部電源から電源Ｐが供給さ
れている。機能回路１１の電源は内部電源電圧発生回路
１により供給されている。この内部電源電圧発生回路１
から発生される内部電源電圧は、本半導体装置の製造時
のプロセス変動に応じて、最適な電圧値が自動的に設定
されるようになっている。
電源電圧発生回路１には、外部電源から電源Ｐが供給さ
れている。機能回路１１の電源は内部電源電圧発生回路
１により供給されている。この内部電源電圧発生回路１
から発生される内部電源電圧は、本半導体装置の製造時
のプロセス変動に応じて、最適な電圧値が自動的に設定
されるようになっている。
【００２４】すなわち、後述するＦＥＴ（電界効果トラ
ンジスタ）のオン・オフ特性の利用により、あらかじめ
設定された複数の内部電源電圧の中から、所望の内部電
源電圧を自動的に選択して発生させ、機能回路１１に供
給する構成となっている。以下、内部電源電圧発生回路
１の２つの実施形態を説明する。
ンジスタ）のオン・オフ特性の利用により、あらかじめ
設定された複数の内部電源電圧の中から、所望の内部電
源電圧を自動的に選択して発生させ、機能回路１１に供
給する構成となっている。以下、内部電源電圧発生回路
１の２つの実施形態を説明する。
【００２５】実施形態１ 図２は本発明の内部電源電圧発生回路の実施形態１の構
成を示す回路図である。本実施形態の内部電源電圧発生
回路は、基準電位発生回路２と、電圧自動調整回路３
と、定電圧回路１５から構成されている。定電圧回路１
５は図５の定電圧回路１５と同様に、カレントミラー回
路とソースフォロワ回路から構成され、参照電位Ｖref
と同電位の内部電源電圧Ｖint を出力するものである。
成を示す回路図である。本実施形態の内部電源電圧発生
回路は、基準電位発生回路２と、電圧自動調整回路３
と、定電圧回路１５から構成されている。定電圧回路１
５は図５の定電圧回路１５と同様に、カレントミラー回
路とソースフォロワ回路から構成され、参照電位Ｖref
と同電位の内部電源電圧Ｖint を出力するものである。
【００２６】基準電位発生回路２は、抵抗Ｒ４とダイオ
ードＤ１を有している。この基準電位発生回路２は、外
部電源電圧Ｖccを、抵抗Ｒ４とダイオードＤ１で分圧し
て、判断電位Ｖcri を生成する。ダイオードＤ１は約
０．６Ｖのバイアスで順方向電流が立ち上がるものを用
いており、このため、判断電位Ｖcri は約０．６Ｖであ
る。
ードＤ１を有している。この基準電位発生回路２は、外
部電源電圧Ｖccを、抵抗Ｒ４とダイオードＤ１で分圧し
て、判断電位Ｖcri を生成する。ダイオードＤ１は約
０．６Ｖのバイアスで順方向電流が立ち上がるものを用
いており、このため、判断電位Ｖcri は約０．６Ｖであ
る。
【００２７】電圧自動調整回路３は、抵抗Ｒ１，Ｒ２，
Ｒ３とトランジスタＴｒ１を有している。この回路構成
は、抵抗Ｒ１からなる第１の回路と、抵抗Ｒ２とトラン
ジスタＴｒ１との直列回路と抵抗Ｒ３とを並列に接続し
た第２の回路とを、直列に接続した構成となっている。
Ｒ３とトランジスタＴｒ１を有している。この回路構成
は、抵抗Ｒ１からなる第１の回路と、抵抗Ｒ２とトラン
ジスタＴｒ１との直列回路と抵抗Ｒ３とを並列に接続し
た第２の回路とを、直列に接続した構成となっている。
【００２８】トランジスタＴｒ１としては、Ｎ−ＭＯＳ
ＦＥＴを用いている。このＮ−ＭＯＳ ＦＥＴは、本
半導体装置の半導体チップ内に組み込まれたものであ
り、基板、ドレイン、ソース、ゲート等は、機能回路１
１内のＮ−ＭＯＳ ＦＥＴと同じ素子を適用しているた
め、特性も同じ特性となっている。
ＦＥＴを用いている。このＮ−ＭＯＳ ＦＥＴは、本
半導体装置の半導体チップ内に組み込まれたものであ
り、基板、ドレイン、ソース、ゲート等は、機能回路１
１内のＮ−ＭＯＳ ＦＥＴと同じ素子を適用しているた
め、特性も同じ特性となっている。
【００２９】この電圧自動調整回路３は、外部電源電圧
Ｖccを、抵抗器Ｒ１，Ｒ２，Ｒ３とトランジスタＴｒ１
で分圧して、参照電位Ｖref を生成する。この電圧自動
調整回路３では、抵抗Ｒ２に直列にトランジスタＴｒ１
が接続されており、このトランジスタＴｒ１のゲート電
極には、このトランジスタの導通を制御する判断電位Ｖ
cri が印加されている。そして、このトランジスタＴｒ
１が導通するか否かにより、あらかじめ設定された２種
類の参照電位Ｖref の内から、所望の１種類の参照電位
Ｖref を選択して発生させるようになっている。
Ｖccを、抵抗器Ｒ１，Ｒ２，Ｒ３とトランジスタＴｒ１
で分圧して、参照電位Ｖref を生成する。この電圧自動
調整回路３では、抵抗Ｒ２に直列にトランジスタＴｒ１
が接続されており、このトランジスタＴｒ１のゲート電
極には、このトランジスタの導通を制御する判断電位Ｖ
cri が印加されている。そして、このトランジスタＴｒ
１が導通するか否かにより、あらかじめ設定された２種
類の参照電位Ｖref の内から、所望の１種類の参照電位
Ｖref を選択して発生させるようになっている。
【００３０】ところで、製造時のプロセス変動により、
機能回路１１内のトランジスタの閾値電圧が低くなった
場合、次のような問題が生ずる。すなわち、例えば、設
計の時点では０．６Ｖに設定していた閾値電圧が、プロ
セス変動で０．６Ｖより低くなった場合には、機能回路
１１に供給する内部電源電圧を下げないで、通常の使い
方をすると、スタンバイ時の消費電力が増え、半導体チ
ップの仕様を満足しなくなる。これに対しては、機能回
路１１に供給する内部電源電圧を下げることで、スタン
バイ時の消費電力を下げることができ、半導体チップの
性能、仕様を最大限に引き出せることがわかっている。
機能回路１１内のトランジスタの閾値電圧が低くなった
場合、次のような問題が生ずる。すなわち、例えば、設
計の時点では０．６Ｖに設定していた閾値電圧が、プロ
セス変動で０．６Ｖより低くなった場合には、機能回路
１１に供給する内部電源電圧を下げないで、通常の使い
方をすると、スタンバイ時の消費電力が増え、半導体チ
ップの仕様を満足しなくなる。これに対しては、機能回
路１１に供給する内部電源電圧を下げることで、スタン
バイ時の消費電力を下げることができ、半導体チップの
性能、仕様を最大限に引き出せることがわかっている。
【００３１】したがって、機能回路１１内のトランジス
タの閾値電圧が低くなった場合には、内部電源電圧を下
げてやれば、スタンバイ時に流れる電流を抑えた最適に
近い条件で、機能回路１１内のトランジスタを使用する
ことができる。
タの閾値電圧が低くなった場合には、内部電源電圧を下
げてやれば、スタンバイ時に流れる電流を抑えた最適に
近い条件で、機能回路１１内のトランジスタを使用する
ことができる。
【００３２】具体的な例を挙げると、電圧自動調整回路
３のトランジスタＴｒ１のゲート電極に、判断電位Ｖcr
i として、例えば０．６Ｖを印加する。
３のトランジスタＴｒ１のゲート電極に、判断電位Ｖcr
i として、例えば０．６Ｖを印加する。
【００３３】この時、製造時のプロセス変動によって、
トランジスタＴｒ１の閾値電圧の値（機能回路１１内の
トランジスタの閾値電圧の値も同様）が、設計時の０．
６Ｖから変化しているものとする。通常、この閾値電圧
の値は、０．６±０．２Ｖ、つまり０．４〜０．８Ｖ程
度の幅で変化する。
トランジスタＴｒ１の閾値電圧の値（機能回路１１内の
トランジスタの閾値電圧の値も同様）が、設計時の０．
６Ｖから変化しているものとする。通常、この閾値電圧
の値は、０．６±０．２Ｖ、つまり０．４〜０．８Ｖ程
度の幅で変化する。
【００３４】この閾値電圧の変化によって、トランジス
タＴｒ１の導通・非導通は以下のように決定される。判
断電位Ｖcri として０．６Ｖが印加されている場合、ト
ランジスタＴｒ１の閾値電圧が０．６Ｖ以上になってい
れば、トランジスタＴｒ１は非導通である。しかし、ト
ランジスタＴｒ１の閾値電圧が０．６Ｖ未満になってい
れば、トランジスタＴｒ１は導通する。
タＴｒ１の導通・非導通は以下のように決定される。判
断電位Ｖcri として０．６Ｖが印加されている場合、ト
ランジスタＴｒ１の閾値電圧が０．６Ｖ以上になってい
れば、トランジスタＴｒ１は非導通である。しかし、ト
ランジスタＴｒ１の閾値電圧が０．６Ｖ未満になってい
れば、トランジスタＴｒ１は導通する。
【００３５】このトランジスタＴｒ１の導通・非導通に
応じて、抵抗Ｒ１，Ｒ２，Ｒ３からなる合成抵抗の値も
変化し、参照電位Ｖref を下記の２つの式にしたがって
変化させることになり、トランジスタの閾値電圧が低い
場合に内部電源電圧Ｖint を下げることが可能になる。
応じて、抵抗Ｒ１，Ｒ２，Ｒ３からなる合成抵抗の値も
変化し、参照電位Ｖref を下記の２つの式にしたがって
変化させることになり、トランジスタの閾値電圧が低い
場合に内部電源電圧Ｖint を下げることが可能になる。
【００３６】すなわち、上述したように、判断電位Ｖcr
i が０．６Ｖの場合、トランジスタＴｒ１の閾値電圧が
０．６Ｖ以上であれば、トランジスタＴｒ１は非導通で
ある。この時、参照電位Ｖref は下記の式で表すことが
できる。トランジスタＴｒ１が非導通の場合： Ｖref ＝Ｖcc×Ｒ３／（Ｒ１＋Ｒ３） 一例として、Ｖcc＝５Ｖで、Ｒ１＝１０Ω、Ｒ２＝１０
０Ω、Ｒ３＝５０００Ωに設定していたとすると、参照
電位Ｖref は４．９９Ｖである。
i が０．６Ｖの場合、トランジスタＴｒ１の閾値電圧が
０．６Ｖ以上であれば、トランジスタＴｒ１は非導通で
ある。この時、参照電位Ｖref は下記の式で表すことが
できる。トランジスタＴｒ１が非導通の場合： Ｖref ＝Ｖcc×Ｒ３／（Ｒ１＋Ｒ３） 一例として、Ｖcc＝５Ｖで、Ｒ１＝１０Ω、Ｒ２＝１０
０Ω、Ｒ３＝５０００Ωに設定していたとすると、参照
電位Ｖref は４．９９Ｖである。
【００３７】本式によれば、外部電源電圧Ｖccが２．５
〜５Ｖの範囲であれば、抵抗Ｒ１を１０〜１００Ω、抵
抗Ｒ２を１０〜１ＫΩ、抵抗Ｒ３を１ＫΩ〜１０ＫΩ程
度に設定することで、参照電位Ｖref を２．３〜４．９
Ｖ程度に設定することが可能となる。
〜５Ｖの範囲であれば、抵抗Ｒ１を１０〜１００Ω、抵
抗Ｒ２を１０〜１ＫΩ、抵抗Ｒ３を１ＫΩ〜１０ＫΩ程
度に設定することで、参照電位Ｖref を２．３〜４．９
Ｖ程度に設定することが可能となる。
【００３８】一方、トランジスタＴｒ１の閾値電圧が
０．６Ｖ未満であれば、トランジスタＴｒ１は導通す
る。この時、参照電位Ｖref は下記の式で表すことがで
きる。トランジスタＴｒ１が導通の場合：Ｖref ＝Ｖcc
×Ｒ２×Ｒ３／（Ｒ１×Ｒ２＋Ｒ２×Ｒ３＋Ｒ１×Ｒ
３）上記と同様に、Ｖcc＝５Ｖで、Ｒ１＝１０Ω、Ｒ２
＝１００Ω、Ｒ３＝５０００Ωに設定していたとする
と、参照電位Ｖref は４．５４Ｖに下がる。
０．６Ｖ未満であれば、トランジスタＴｒ１は導通す
る。この時、参照電位Ｖref は下記の式で表すことがで
きる。トランジスタＴｒ１が導通の場合：Ｖref ＝Ｖcc
×Ｒ２×Ｒ３／（Ｒ１×Ｒ２＋Ｒ２×Ｒ３＋Ｒ１×Ｒ
３）上記と同様に、Ｖcc＝５Ｖで、Ｒ１＝１０Ω、Ｒ２
＝１００Ω、Ｒ３＝５０００Ωに設定していたとする
と、参照電位Ｖref は４．５４Ｖに下がる。
【００３９】本式によれば、外部電源電圧Ｖccが２．５
〜５Ｖの範囲であれば、抵抗Ｒ１を１０〜１００Ω、抵
抗Ｒ２を１０〜５００Ω、抵抗Ｒ３を１ＫΩ〜１０ＫΩ
程度に設定することで、参照電位Ｖref を０．４５〜
４．９Ｖ程度に設定することが可能となる。
〜５Ｖの範囲であれば、抵抗Ｒ１を１０〜１００Ω、抵
抗Ｒ２を１０〜５００Ω、抵抗Ｒ３を１ＫΩ〜１０ＫΩ
程度に設定することで、参照電位Ｖref を０．４５〜
４．９Ｖ程度に設定することが可能となる。
【００４０】このように、プロセス変動によるトランジ
スタＴｒ１の閾値電圧の変化に応じて、参照電位Ｖref
が変化するので、これにより内部電源電圧Ｖint を変化
させることができる。具体的には、プロセス変動でトラ
ンジスタＴｒ１の閾値電圧が下がっていれば、参照電位
Ｖref が下がるので、内部電源電圧Ｖint を下げること
ができる。
スタＴｒ１の閾値電圧の変化に応じて、参照電位Ｖref
が変化するので、これにより内部電源電圧Ｖint を変化
させることができる。具体的には、プロセス変動でトラ
ンジスタＴｒ１の閾値電圧が下がっていれば、参照電位
Ｖref が下がるので、内部電源電圧Ｖint を下げること
ができる。
【００４１】実施形態２ 図３は本発明の内部電源電圧発生回路の実施形態２の構
成を示す回路図である。
成を示す回路図である。
【００４２】本実施形態の内部電源電圧発生回路は、実
施形態１とは基準電位発生回路４のみが異なり、電圧自
動調整回路３と定電圧回路１５については同じ構成とな
っている。本基準電位発生回路４は、抵抗Ｒ４と抵抗Ｒ
５とを有しており、外部電源電圧Ｖccを、抵抗Ｒ４と抵
抗Ｒ５で分圧して、判断電位Ｖcri を生成する。
施形態１とは基準電位発生回路４のみが異なり、電圧自
動調整回路３と定電圧回路１５については同じ構成とな
っている。本基準電位発生回路４は、抵抗Ｒ４と抵抗Ｒ
５とを有しており、外部電源電圧Ｖccを、抵抗Ｒ４と抵
抗Ｒ５で分圧して、判断電位Ｖcri を生成する。
【００４３】実施形態１では、電圧自動調整回路３のト
ランジスタＴｒ１の導通・非導通を決定するための判断
電位Ｖcri の値を、抵抗Ｒ４とダイオードＤ１で決定し
ていた。
ランジスタＴｒ１の導通・非導通を決定するための判断
電位Ｖcri の値を、抵抗Ｒ４とダイオードＤ１で決定し
ていた。
【００４４】ダイオードＤ１は、例えばシリコンダイオ
ードを用いた場合、約０．６Ｖのバイアスで順方向電流
が立ち上がる。この精度は比較的高いため、判断電位Ｖ
criを約０．６Ｖの値に設定する場合は好都合である
が、その値しかとれない。
ードを用いた場合、約０．６Ｖのバイアスで順方向電流
が立ち上がる。この精度は比較的高いため、判断電位Ｖ
criを約０．６Ｖの値に設定する場合は好都合である
が、その値しかとれない。
【００４５】したがって、本実施形態では、ダイオード
Ｄ１の代わりに抵抗を用いている。抵抗を用いた場合に
は、抵抗値の変化で、参照電位Ｖref の値を容易に変更
することができる。
Ｄ１の代わりに抵抗を用いている。抵抗を用いた場合に
は、抵抗値の変化で、参照電位Ｖref の値を容易に変更
することができる。
【００４６】この内部電源電圧発生回路では、基準電位
発生回路４で発生する判断電位Ｖcri は下記の式で表す
ことができる。 Ｖcri ＝Ｖcc×Ｒ５／（Ｒ４＋Ｒ５） 抵抗Ｒ４の値と抵抗Ｒ５の値を任意に設定すれば、判断
電位Ｖcri の値を任意に変化させることができる。
発生回路４で発生する判断電位Ｖcri は下記の式で表す
ことができる。 Ｖcri ＝Ｖcc×Ｒ５／（Ｒ４＋Ｒ５） 抵抗Ｒ４の値と抵抗Ｒ５の値を任意に設定すれば、判断
電位Ｖcri の値を任意に変化させることができる。
【００４７】この基準電位発生回路４によれば、外部電
源電圧Ｖccが２．５〜５Ｖの範囲であれば、抵抗Ｒ４を
２０〜３０００Ω、抵抗Ｒ５を２０〜２００Ω程度に設
定することで、判断電位Ｖcri を０．０２〜４．５Ｖ程
度に設定することができる。
源電圧Ｖccが２．５〜５Ｖの範囲であれば、抵抗Ｒ４を
２０〜３０００Ω、抵抗Ｒ５を２０〜２００Ω程度に設
定することで、判断電位Ｖcri を０．０２〜４．５Ｖ程
度に設定することができる。
【００４８】なお、外部電源電圧Ｖccが２．５〜５Ｖの
範囲外であっても、抵抗Ｒ４の値と抵抗Ｒ５の値を変更
することで、判断電位Ｖcri の値を適切に設定すること
ができる。
範囲外であっても、抵抗Ｒ４の値と抵抗Ｒ５の値を変更
することで、判断電位Ｖcri の値を適切に設定すること
ができる。
【００４９】
【発明の効果】本発明によれば、ヒューズの切断といっ
た工程を増加させることなく、最適な内部電源電圧を供
給することができるので、半導体チップの性能を最大限
に引き出すことができるとともに、歩留まりの低下を防
止することが可能となる。
た工程を増加させることなく、最適な内部電源電圧を供
給することができるので、半導体チップの性能を最大限
に引き出すことができるとともに、歩留まりの低下を防
止することが可能となる。
【図１】本発明の内部電源電圧発生回路が適用される半
導体装置の機能ブロック図である。
導体装置の機能ブロック図である。
【図２】本発明の内部電源電圧発生回路の実施形態１の
構成を示す回路図である。
構成を示す回路図である。
【図３】本発明の内部電源電圧発生回路の実施形態２の
構成を示す回路図である。
構成を示す回路図である。
【図４】従来の一般的な半導体装置の機能を示す機能ブ
ロック図である。
ロック図である。
【図５】従来の半導体装置の内部電源電圧を発生させる
回路を示す図である。
回路を示す図である。
１ 内部電源電圧発生回路 ２，４ 基準電位発生回路 ３ 電圧自動調整回路 １１ 機能回路 １２ 保護回路 １３ 入出力回路 １５ 定電圧回路 Ｄ１ ダイオード Ｇｎｄ 接地電圧 Ｐ 電源 Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５ 抵抗 Ｓ 信号 Ｔｒ１ トランジスタ Ｖcc 外部電源電圧 Ｖcri 判断電位 Ｖint 内部電源電圧 Ｖref 参照電位
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/18 Ｇ１１Ｃ 11/34 ３５４Ｆ Ｆターム(参考） 5B003 AC01 AD09 5B015 JJ00 KB65 5B025 AD09 AE00 5H420 NA12 NA13 NB02 NB25 NB36 5M024 AA93 BB29 BB40 FF07 PP01 PP03
Claims (7)
- 【請求項１】 半導体装置の半導体チップ内に組み込ま
れた一つの電界効果トランジスタと複数の抵抗とで構成
した分圧回路を有し、この分圧回路により、外部から供
給される電源電圧を、電界効果トランジスタの導通・非
導通によって２種の電圧に分圧し、この分圧した電圧を
半導体チップ内に組み込まれた複数の電界効果トランジ
スタに内部電源電圧として供給する半導体装置の内部電
源電圧発生回路。 - 【請求項２】 前記分圧回路が、外部から供給される電
源電圧を、電界効果トランジスタの導通・非導通によっ
て２種の電圧に分圧することで、半導体チップ製造時の
プロセス変動によって変化した半導体チップ内の電界効
果トランジスタの閾値電圧の値に応じて、内部電源電圧
の値を変化させる請求項１記載の半導体装置の内部電源
電圧発生回路。 - 【請求項３】 前記分圧回路が、抵抗からなる第１の回
路と、抵抗と前記電界効果トランジスタとの直列回路と
抵抗とを並列に接続した第２の回路とを、直列に接続し
た電圧自動調整回路からなる請求項１記載の半導体装置
の内部電源電圧発生回路。 - 【請求項４】 前記電圧自動調整回路の電界効果トラン
ジスタのゲート電極に印加するための電圧を供給する基
準電位発生回路をさらに備えてなる請求項３記載の半導
体装置の内部電源電圧発生回路。 - 【請求項５】 前記基準電位発生回路が、抵抗とダイオ
ードを直列に接続した回路を有し、この回路を用いて外
部から供給される電源電圧を分圧し、この分圧した電圧
を電界効果トランジスタのゲート電極に印加するための
電圧として出力する請求項４記載の半導体装置の内部電
源電圧発生回路。 - 【請求項６】 前記基準電位発生回路が、複数の抵抗を
直列に接続した回路を有し、この回路を用いて外部から
供給される電源電圧を分圧し、この分圧した電圧を電界
効果トランジスタのゲート電極に印加するための電圧と
して出力する請求項４記載の半導体装置の内部電源電圧
発生回路。 - 【請求項７】 前記電圧自動調整回路からの出力を受け
て内部電源電圧を発生させる定電圧回路をさらに備えて
なる請求項３記載の半導体装置の内部電源電圧発生回
路。
Priority Applications (4)
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|---|---|---|---|
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001111818A JP3868756B2 (ja) | 2001-04-10 | 2001-04-10 | 半導体装置の内部電源電圧発生回路 |
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|---|---|
| JP2002304890A true JP2002304890A (ja) | 2002-10-18 |
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| KR100596977B1 (ko) * | 2004-08-20 | 2006-07-05 | 삼성전자주식회사 | 외부 기준 전압과 내부 기준 전압을 동시에 이용하는 기준전압 발생 회로 및 이를 이용한 기준 전압 발생 방법 |
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2001
- 2001-04-10 JP JP2001111818A patent/JP3868756B2/ja not_active Expired - Fee Related
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2002
- 2002-04-09 TW TW091107103A patent/TW541679B/zh not_active IP Right Cessation
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| JP2011008514A (ja) * | 2009-06-25 | 2011-01-13 | Renesas Electronics Corp | 半導体装置 |
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