JP2531104B2 - 基準電位発生回路 - Google Patents
基準電位発生回路Info
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は基準電位発生回路に関
し、特に互いに異なるしきい値を有するＭＯＳトランジ
スタのしきい値の差を利用した基準電位発生回路に関す
る。
し、特に互いに異なるしきい値を有するＭＯＳトランジ
スタのしきい値の差を利用した基準電位発生回路に関す
る。
【０００２】
【従来の技術】一般的に基準電位発生回路の要求特性
は、電源電圧変動に対し、基準電位は常に一定であるこ
とおよび温度変動に対し基準電位は常に一定であること
の２つの特性が要求される。
は、電源電圧変動に対し、基準電位は常に一定であるこ
とおよび温度変動に対し基準電位は常に一定であること
の２つの特性が要求される。
【０００３】この要求を満たす回路として図４に示すバ
ンドギャップリファレンス型の基準電位発生回路が広く
用いられてきた。この回路はバイポーラトランジスタを
用いて構成され、温度変動及び数Ｖから数十Ｖの非常に
大きな電源電圧変動に対し基準電位の変動は極めて小さ
い特性を持つ。しかし、メモリなどのＣＭＯＳ半導体集
積回路に応用する場合、その製造工程において新たにバ
イポーラトランジスタを形成する工程を追加しなければ
ならないこと、またこの回路の消費電流が数百μＡ必要
であることなど問題がある。
ンドギャップリファレンス型の基準電位発生回路が広く
用いられてきた。この回路はバイポーラトランジスタを
用いて構成され、温度変動及び数Ｖから数十Ｖの非常に
大きな電源電圧変動に対し基準電位の変動は極めて小さ
い特性を持つ。しかし、メモリなどのＣＭＯＳ半導体集
積回路に応用する場合、その製造工程において新たにバ
イポーラトランジスタを形成する工程を追加しなければ
ならないこと、またこの回路の消費電流が数百μＡ必要
であることなど問題がある。
【０００４】そこでＣＭＯＳメモリ用の従来例の回路と
して図５に示すＣＭＯＳトランジスタを用いて構成され
る回路が開発され、使用されている。この従来例は、
Ｍ．Ｈｏｒｉｇｕｃｈｉ，ｅｔ ａｌ．，Ｐ７５，１９
９０ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃ
ｕｉｔｓ記載の回路であり、外部からの電源電圧を内部
で降圧して使用する時の降圧電源の基準電位を発生させ
るための回路である。Ｐ型ＭＯＳトランジスタＱ１はＰ
型ＭＯＳトランジスタＱ２に対しデバイス的にチャネル
部の不純物拡散濃度が異なるように製造されており、し
きい値の絶対値がＱ２よりも高くなっている。
して図５に示すＣＭＯＳトランジスタを用いて構成され
る回路が開発され、使用されている。この従来例は、
Ｍ．Ｈｏｒｉｇｕｃｈｉ，ｅｔ ａｌ．，Ｐ７５，１９
９０ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃ
ｕｉｔｓ記載の回路であり、外部からの電源電圧を内部
で降圧して使用する時の降圧電源の基準電位を発生させ
るための回路である。Ｐ型ＭＯＳトランジスタＱ１はＰ
型ＭＯＳトランジスタＱ２に対しデバイス的にチャネル
部の不純物拡散濃度が異なるように製造されており、し
きい値の絶対値がＱ２よりも高くなっている。
【０００５】トランジスタＱ１およびＱ２はそれぞれゲ
ートとドレインが共通に接続されており、ソースとドレ
イン間にはそれぞれのしきい値の電圧が発生するので、
ノードＶＲにはトランジスタＱ１およびＱ２のしきい値
の差の電位が電源電圧（ＶＣＣ）に依存せず常に発生す
る。
ートとドレインが共通に接続されており、ソースとドレ
イン間にはそれぞれのしきい値の電圧が発生するので、
ノードＶＲにはトランジスタＱ１およびＱ２のしきい値
の差の電位が電源電圧（ＶＣＣ）に依存せず常に発生す
る。
【０００６】さらにトランジスタＱ１およびＱ２はとも
にＰ型のキャリアに支配されるトランジスタであるた
め、しきい値の温度係数は２つのトランジスタでほぼ等
しく、このことによりしきい値の差、つまりノードＶＲ
の電位は温度依存性がほとんどないという特性をもって
いる。
にＰ型のキャリアに支配されるトランジスタであるた
め、しきい値の温度係数は２つのトランジスタでほぼ等
しく、このことによりしきい値の差、つまりノードＶＲ
の電位は温度依存性がほとんどないという特性をもって
いる。
【０００７】さらにノードＶＲを差動増幅回路に入力
し、また差動増幅回路の出力をＰ型ＭＯＳトランジスタ
Ｑ７のゲートに接続しさらにトリミング部でノードＶＬ
の電位の内分電位を差動増幅回路にフィードバックする
回路構成になっているため、ノードＶＬにはノードＶＲ
の電位をトリミング部の内分値で決まる定数倍に増幅し
た電位が発生する。また、トリミング部では数個のヒュ
ーズが用意されており、製造の拡散工程終了後にトリミ
ングにより内分値を変えることで所望のノードＶＬの電
位を発生させることができる。
し、また差動増幅回路の出力をＰ型ＭＯＳトランジスタ
Ｑ７のゲートに接続しさらにトリミング部でノードＶＬ
の電位の内分電位を差動増幅回路にフィードバックする
回路構成になっているため、ノードＶＬにはノードＶＲ
の電位をトリミング部の内分値で決まる定数倍に増幅し
た電位が発生する。また、トリミング部では数個のヒュ
ーズが用意されており、製造の拡散工程終了後にトリミ
ングにより内分値を変えることで所望のノードＶＬの電
位を発生させることができる。
【０００８】ノードＶＬは降圧電源の基準電位として使
われ、電源電圧変動や温度変動に対してノードＶＬの電
位はほとんど変動しない特性になっている。
われ、電源電圧変動や温度変動に対してノードＶＬの電
位はほとんど変動しない特性になっている。
【０００９】
【発明が解決しようとする課題】しかしながら、図５に
示す従来の基準電位発生回路において、フィードバック
型の回路でしきい値電圧差ＶＲを増幅する回路構成をと
っているため、設計上発振動作に対して十分な注意が必
要になる。発振動作の対策として補償容量Ｃ１の容量値
を十分大きくとり、差動増幅回路の消費電流つまり、Ｎ
型ＭＯＳトランジスタＱ８に流れる電流を十分に大きく
とって差動増幅回路を高速に動作させることなどが必要
である。発明者の調査によれば発振を抑えるためには補
償容量Ｃ１の容量値は約１００ｐＦ、差動増幅回路の消
費電流は約１０μＡが必要であり、また、しきい値電圧
差ＶＲ発生部、トリミング部の電流を加算するとこの基
準電位発生回路は計２０μＡ程度の消費電流が最低必要
である。
示す従来の基準電位発生回路において、フィードバック
型の回路でしきい値電圧差ＶＲを増幅する回路構成をと
っているため、設計上発振動作に対して十分な注意が必
要になる。発振動作の対策として補償容量Ｃ１の容量値
を十分大きくとり、差動増幅回路の消費電流つまり、Ｎ
型ＭＯＳトランジスタＱ８に流れる電流を十分に大きく
とって差動増幅回路を高速に動作させることなどが必要
である。発明者の調査によれば発振を抑えるためには補
償容量Ｃ１の容量値は約１００ｐＦ、差動増幅回路の消
費電流は約１０μＡが必要であり、また、しきい値電圧
差ＶＲ発生部、トリミング部の電流を加算するとこの基
準電位発生回路は計２０μＡ程度の消費電流が最低必要
である。
【００１０】しかし、１００ｐＦの容量はマスクレイア
ウト的には大きな面積が必要であり、また、現在のＣＭ
ＯＳメモリ等では待機時の全消費電流が数μＡから数十
μＡの製品が多く、その場合基準電位発生回路の消費電
流が全体の消費電流のうち大部分と占めることになり問
題となっている。
ウト的には大きな面積が必要であり、また、現在のＣＭ
ＯＳメモリ等では待機時の全消費電流が数μＡから数十
μＡの製品が多く、その場合基準電位発生回路の消費電
流が全体の消費電流のうち大部分と占めることになり問
題となっている。
【００１１】さらに、しきい値電圧差ＶＲの電位は約１
Ｖ以上の高い電位が必要という制約がある。図５の回路
においてトランジスタＱ８のドレインであるノードＤの
電位は（ＶＲ−ＶＴＮ）（ＶＴＮはＮ型ＭＯＳトランジ
スタのしきい値）程度と低い電位になるため、トランジ
スタＱ８はその電流−電圧特性において非飽和領域で動
作しているのに対し、しきい値電圧差ＶＲの値は製造時
のしきい値のばらつきによって±０．１Ｖ程度変動して
しまい、このばらつきによってトランジスタＱ８に流れ
る電流は非常に大きくばらついてしまう。
Ｖ以上の高い電位が必要という制約がある。図５の回路
においてトランジスタＱ８のドレインであるノードＤの
電位は（ＶＲ−ＶＴＮ）（ＶＴＮはＮ型ＭＯＳトランジ
スタのしきい値）程度と低い電位になるため、トランジ
スタＱ８はその電流−電圧特性において非飽和領域で動
作しているのに対し、しきい値電圧差ＶＲの値は製造時
のしきい値のばらつきによって±０．１Ｖ程度変動して
しまい、このばらつきによってトランジスタＱ８に流れ
る電流は非常に大きくばらついてしまう。
【００１２】従って、ばらつきが最も厳しい時でも差動
増幅回路を発振に対して高速に動作させるためにはしき
い値電圧差ＶＲは約１Ｖ以上で設計しなければならな
い。
増幅回路を発振に対して高速に動作させるためにはしき
い値電圧差ＶＲは約１Ｖ以上で設計しなければならな
い。
【００１３】一方、一般的なＣＭＯＳプロセスにおい
て、Ｐ型ＭＯＳトランジスタのしきい値の制御はチャネ
ル部にボロン等Ｐ型の不純物を拡散することにより行な
われており、その結果、チャネル部にしきい値制御の不
純物を拡散しないＰ型ＭＯＳトランジスタは、拡散した
Ｐ型ＭＯＳトランジスタに比べしきい値の絶対値が高く
なる。この方法を利用し、トランジスタＱ１にはチャネ
ル部にしきい値制御の不純物を拡散しないＰ型ＭＯＳト
ランジスタを使ってトランジスタＱ２としきい値に差を
つけることでしきい値電圧差ＶＲを発生させることが考
えられるが、トランジスタＱ１のしきい値はウエルの不
純物濃度等で決まる値になり、また、この濃度は拡散層
の素子分離等によってコントロールされるため、トラン
ジスタＱ１およびＱ２のしきい値の差が必ずしも約１Ｖ
以上あるとは限らない。もし１Ｖ以下の場合にはトラン
ジスタＱ１のしきい値の絶対値を高くするために、チャ
ネル部にＮ型の不純物を拡散する工程を追加する必要が
ある。これは製造コストの増大につながり問題になって
いた。
て、Ｐ型ＭＯＳトランジスタのしきい値の制御はチャネ
ル部にボロン等Ｐ型の不純物を拡散することにより行な
われており、その結果、チャネル部にしきい値制御の不
純物を拡散しないＰ型ＭＯＳトランジスタは、拡散した
Ｐ型ＭＯＳトランジスタに比べしきい値の絶対値が高く
なる。この方法を利用し、トランジスタＱ１にはチャネ
ル部にしきい値制御の不純物を拡散しないＰ型ＭＯＳト
ランジスタを使ってトランジスタＱ２としきい値に差を
つけることでしきい値電圧差ＶＲを発生させることが考
えられるが、トランジスタＱ１のしきい値はウエルの不
純物濃度等で決まる値になり、また、この濃度は拡散層
の素子分離等によってコントロールされるため、トラン
ジスタＱ１およびＱ２のしきい値の差が必ずしも約１Ｖ
以上あるとは限らない。もし１Ｖ以下の場合にはトラン
ジスタＱ１のしきい値の絶対値を高くするために、チャ
ネル部にＮ型の不純物を拡散する工程を追加する必要が
ある。これは製造コストの増大につながり問題になって
いた。
【００１４】図５の従来例におけるこれら問題点はすべ
て差動増幅回路を使ったフィードバック型の回路構成で
しきい値の差を増幅することに起因していると言える。
しかし、従来はこの回路構成以外でしきい値の差電位を
簡単な回路構成で増幅させるのは困難であった。
て差動増幅回路を使ったフィードバック型の回路構成で
しきい値の差を増幅することに起因していると言える。
しかし、従来はこの回路構成以外でしきい値の差電位を
簡単な回路構成で増幅させるのは困難であった。
【００１５】
【課題を解決するための手段】本発明の基準電位発生回
路は、互いに異なるしきい値を有するＭＯＳトランジス
タを含みしき値の差を増幅して基準電位を得る基準電位
発生回路において、ゲートとドレインを共通に第１の節
点に接続しソースを正の電源に接続した第１のＰ型ＭＯ
Ｓトランジスタと、ゲートとドレインを共通に第２の節
点に接続しソースを正の電源に接続した第２のＰ型ＭＯ
Ｓトランジスタと、前記第１の節点と前記第２の節点と
の間に接続された第１の抵抗と、前記第１の節点と負の
電源との間に配置された第１の電流源と、ゲートを前記
第２の節点にドレインを第３の節点にソースを正の電源
に接続した第３のＰ型ＭＯＳトランジスタと、一方の電
極を負の電源に他方の電極を第４の節点に接続した第２
の抵抗と、ソースを前記第３の節点にドレインを前記第
４の節点にゲートを前記正の電源と所定の電位差を保つ
電位を発生する第５の節点に接続した第４のＰ型ＭＯＳ
トランジスタとを備え、前記第４の節点を出力として成
る構成である。
路は、互いに異なるしきい値を有するＭＯＳトランジス
タを含みしき値の差を増幅して基準電位を得る基準電位
発生回路において、ゲートとドレインを共通に第１の節
点に接続しソースを正の電源に接続した第１のＰ型ＭＯ
Ｓトランジスタと、ゲートとドレインを共通に第２の節
点に接続しソースを正の電源に接続した第２のＰ型ＭＯ
Ｓトランジスタと、前記第１の節点と前記第２の節点と
の間に接続された第１の抵抗と、前記第１の節点と負の
電源との間に配置された第１の電流源と、ゲートを前記
第２の節点にドレインを第３の節点にソースを正の電源
に接続した第３のＰ型ＭＯＳトランジスタと、一方の電
極を負の電源に他方の電極を第４の節点に接続した第２
の抵抗と、ソースを前記第３の節点にドレインを前記第
４の節点にゲートを前記正の電源と所定の電位差を保つ
電位を発生する第５の節点に接続した第４のＰ型ＭＯＳ
トランジスタとを備え、前記第４の節点を出力として成
る構成である。
【００１６】また、本発明の基準電位発生回路は、前記
第１の抵抗の抵抗値を調節する手段、前記第２の抵抗の
抵抗値を調節する手段、前記第２のＰ型ＭＯＳトランジ
スタを複数個並列に配置し電流能力を調節する手段、及
び前記第３のＰ型ＭＯＳトランジスタを複数個並列に配
置し電流能力を調節する手段のうち１つまたは複数の手
段を備える構成とすることもできる。
第１の抵抗の抵抗値を調節する手段、前記第２の抵抗の
抵抗値を調節する手段、前記第２のＰ型ＭＯＳトランジ
スタを複数個並列に配置し電流能力を調節する手段、及
び前記第３のＰ型ＭＯＳトランジスタを複数個並列に配
置し電流能力を調節する手段のうち１つまたは複数の手
段を備える構成とすることもできる。
【００１７】さらに、本発明の基準電位発生回路は、前
記第４の節点の電位を差動増幅回路を使ってバッファリ
ングする手段及び増幅する手段を備える構成とすること
もできる。
記第４の節点の電位を差動増幅回路を使ってバッファリ
ングする手段及び増幅する手段を備える構成とすること
もできる。
【００１８】
【実施例】次に本発明について図面を参照して説明す
る。図１（Ａ）は本発明の第１の実施例の基準電位発生
回路の回路図であり、図１（Ｂ）は分図（Ａ）の回路の
内部の各節点の電位の電源電圧（ＶＣＣ）依存について
示したグラフである。
る。図１（Ａ）は本発明の第１の実施例の基準電位発生
回路の回路図であり、図１（Ｂ）は分図（Ａ）の回路の
内部の各節点の電位の電源電圧（ＶＣＣ）依存について
示したグラフである。
【００１９】図１（Ａ）を参照すると、本発明の第１の
実施例の基準電位発生回路は、ゲートとソースを共通に
接続しソースを正の電源ＶＣＣに接続するＰ型ＭＯＳト
ランジスタＱ１と、ゲートとドレインを共通に接続しソ
ースを正の電源ＶＣＣに接続するＰ型ＭＯＳトランジス
タＱ２と、トランジスタＱ１およびＱ２のドレインのそ
れぞれの間に接続する抵抗Ｒ１０と、抵抗Ｒ１０のトラ
ンジスタえ１のドレインに接続するノードＡと負の電源
ＧＮＤとの間に接続されそのゲートに正の電源電位ＶＣ
Ｃの供給を受けるＮ型ＭＯＳトランジスタＱ５と、ゲー
トをトランジスタＱ２のゲート（ノードＢ）に接続しソ
ースを正の電源ＶＣＣに接続するＰ型ＭＯＳトランジス
タＱ３と、ソースをトランジスタＱ３のドレインに接続
しゲートをトランジスタＱ１のドレイン（ノードＡ）に
接続するＰ型ＭＯＳトランジスタＱ４と、トランジスタ
Ｑ４のドレインと負の電源ＧＮＤとの間に接続する抵抗
２０とを有し、起電圧ＶＲをトランジスタＱ４のドレイ
ンから出力する構成である。
実施例の基準電位発生回路は、ゲートとソースを共通に
接続しソースを正の電源ＶＣＣに接続するＰ型ＭＯＳト
ランジスタＱ１と、ゲートとドレインを共通に接続しソ
ースを正の電源ＶＣＣに接続するＰ型ＭＯＳトランジス
タＱ２と、トランジスタＱ１およびＱ２のドレインのそ
れぞれの間に接続する抵抗Ｒ１０と、抵抗Ｒ１０のトラ
ンジスタえ１のドレインに接続するノードＡと負の電源
ＧＮＤとの間に接続されそのゲートに正の電源電位ＶＣ
Ｃの供給を受けるＮ型ＭＯＳトランジスタＱ５と、ゲー
トをトランジスタＱ２のゲート（ノードＢ）に接続しソ
ースを正の電源ＶＣＣに接続するＰ型ＭＯＳトランジス
タＱ３と、ソースをトランジスタＱ３のドレインに接続
しゲートをトランジスタＱ１のドレイン（ノードＡ）に
接続するＰ型ＭＯＳトランジスタＱ４と、トランジスタ
Ｑ４のドレインと負の電源ＧＮＤとの間に接続する抵抗
２０とを有し、起電圧ＶＲをトランジスタＱ４のドレイ
ンから出力する構成である。
【００２０】次に、この実施例の動作を説明する。
【００２１】Ｐ型ＭＯＳトランジスタＱ１は、Ｐ型ＭＯ
ＳトランジスタＱ２およびＱ３よりもしきい値の絶対値
が高くなっている。トランジスタＱ１およびＱ２はとも
にゲートとドレインを共通に接続しているので、ノード
Ａ，ノードＢの電位はＶＣＣよりもそれぞれトランジス
タＱ１，Ｑ２のしきい値の絶対値だけ低い電位になり、
従って抵抗Ｒ１０にはトランジスタＱ１とＱ２のしきい
値の差ΔＶＴがＶＣＣ依存なくかかることになり、Ｒ１
０に流れる電流Ｉ１は、 Ｉ１＝ΔＶＴ／Ｒ１０ …… （１） となる。またトランジスタＱ２，Ｑ３はカレントミラー
の関係にありトランジスタＱ２及びＱ３のコンダクタン
ス定数をそれぞれβ２，β３とすると、トランジスタＱ
３に流れる電流Ｉ２は Ｉ２≒（β３／β２）・Ｉ１＝（β３／β２）・（１／Ｒ１０）・ΔＶＴ …… （２） となる。ここで電流Ｉ２が電流Ｉ１のコンダクタンス定
数の比にほぼ等しいのはトランジスタＱ２およびＱ３の
ソースドレイン間の電圧ＶＤＳが異なることによる。ま
た抵抗Ｒ２０に流れる電流はＩ２と等しいので抵抗Ｒ２
０の電圧ＶＲは ＶＲ＝Ｉ２・Ｒ２０≒（β３／β２）・（Ｒ２０／Ｒ１０）・ΔＶＴ …… （３） となる。
ＳトランジスタＱ２およびＱ３よりもしきい値の絶対値
が高くなっている。トランジスタＱ１およびＱ２はとも
にゲートとドレインを共通に接続しているので、ノード
Ａ，ノードＢの電位はＶＣＣよりもそれぞれトランジス
タＱ１，Ｑ２のしきい値の絶対値だけ低い電位になり、
従って抵抗Ｒ１０にはトランジスタＱ１とＱ２のしきい
値の差ΔＶＴがＶＣＣ依存なくかかることになり、Ｒ１
０に流れる電流Ｉ１は、 Ｉ１＝ΔＶＴ／Ｒ１０ …… （１） となる。またトランジスタＱ２，Ｑ３はカレントミラー
の関係にありトランジスタＱ２及びＱ３のコンダクタン
ス定数をそれぞれβ２，β３とすると、トランジスタＱ
３に流れる電流Ｉ２は Ｉ２≒（β３／β２）・Ｉ１＝（β３／β２）・（１／Ｒ１０）・ΔＶＴ …… （２） となる。ここで電流Ｉ２が電流Ｉ１のコンダクタンス定
数の比にほぼ等しいのはトランジスタＱ２およびＱ３の
ソースドレイン間の電圧ＶＤＳが異なることによる。ま
た抵抗Ｒ２０に流れる電流はＩ２と等しいので抵抗Ｒ２
０の電圧ＶＲは ＶＲ＝Ｉ２・Ｒ２０≒（β３／β２）・（Ｒ２０／Ｒ１０）・ΔＶＴ …… （３） となる。
【００２２】また、Ｐ型ＭＯＳトランジスタＱ４によっ
てノードＣの電位はノードＡの電位よりもＱ４のしきい
値の絶対値の値だけ高い電圧になり、従ってトランジス
タＱ３のソースドレイン間電圧ＶＤＳはＶＣＣ依存なく
一定に保たれることになるので、その結果電流Ｉ２のＶ
ＣＣ依存性は全くなくなり、図１（Ｂ）に示すように起
電力ＶＲはＶＣＣ≧ＶＣＣ０において一定の電圧にな
る。また、式（３）においてコンダクタンス定数、及び
抵抗値の温度依存は分母と分子で打ち消し合い、しきい
値の差ΔＶＴも温度変動に対して一定であるので電圧Ｖ
Ｒの電位は温度変動に対して常に一定の値を保つ。
てノードＣの電位はノードＡの電位よりもＱ４のしきい
値の絶対値の値だけ高い電圧になり、従ってトランジス
タＱ３のソースドレイン間電圧ＶＤＳはＶＣＣ依存なく
一定に保たれることになるので、その結果電流Ｉ２のＶ
ＣＣ依存性は全くなくなり、図１（Ｂ）に示すように起
電力ＶＲはＶＣＣ≧ＶＣＣ０において一定の電圧にな
る。また、式（３）においてコンダクタンス定数、及び
抵抗値の温度依存は分母と分子で打ち消し合い、しきい
値の差ΔＶＴも温度変動に対して一定であるので電圧Ｖ
Ｒの電位は温度変動に対して常に一定の値を保つ。
【００２３】さらに、式（３）に示すように電圧ＶＲ
は、トランジスタＱ２およびＱ３のコンダクタンス定数
の比ならびに抵抗Ｒ１０およびＲ２０の抵抗値の比でし
きい値の差ΔＶＴを増幅した電位になるのでしきい値の
電位差ΔＶＴが１Ｖ以下の小さな値であっても本実施例
の回路は動作するのでトランジスタＱ１のしきい値の絶
対値を高くするためのチャネル部にＮ型の不純物を拡散
する工程が必要ない。
は、トランジスタＱ２およびＱ３のコンダクタンス定数
の比ならびに抵抗Ｒ１０およびＲ２０の抵抗値の比でし
きい値の差ΔＶＴを増幅した電位になるのでしきい値の
電位差ΔＶＴが１Ｖ以下の小さな値であっても本実施例
の回路は動作するのでトランジスタＱ１のしきい値の絶
対値を高くするためのチャネル部にＮ型の不純物を拡散
する工程が必要ない。
【００２４】さらにこの実施例はフィードバックを使っ
ていないので発振する可能性が全くなく、図５に示した
実施例で必要であったＣ１の補償容量Ｃ１の容量値約１
００ｐＦがこの実施例では必要なくなるためマスクレイ
アウト的に小さくでき、また消費電流も数μＡ程度に抑
えることが可能である。
ていないので発振する可能性が全くなく、図５に示した
実施例で必要であったＣ１の補償容量Ｃ１の容量値約１
００ｐＦがこの実施例では必要なくなるためマスクレイ
アウト的に小さくでき、また消費電流も数μＡ程度に抑
えることが可能である。
【００２５】図２は本発明の第２の実施例の基準電位発
生回路の回路図であり、この実施例は第１の実施例に対
し、拡散工程終了後に式（３）の各パラメータをトリミ
ングによって変えることで電圧ＶＲを所望の電位に合わ
せ込む手段を備え持つ回路構成をしている。
生回路の回路図であり、この実施例は第１の実施例に対
し、拡散工程終了後に式（３）の各パラメータをトリミ
ングによって変えることで電圧ＶＲを所望の電位に合わ
せ込む手段を備え持つ回路構成をしている。
【００２６】すなわち、抵抗Ｒ１０に直列に抵抗Ｒ１１
を接続し、抵抗Ｒ１１と並列にトリミング時に切断でき
るヒューズＦ１を配置する。同様に抵抗Ｒ２０にも抵抗
Ｒ２１、及びヒューズＦ２を配置し、さらにトランジス
タＦ３と並列にＰ型トランジスタＱ６を接続しトランジ
スタＱ６のドレインとノードＣとの間にヒューズＦ３を
配置する構成である。
を接続し、抵抗Ｒ１１と並列にトリミング時に切断でき
るヒューズＦ１を配置する。同様に抵抗Ｒ２０にも抵抗
Ｒ２１、及びヒューズＦ２を配置し、さらにトランジス
タＦ３と並列にＰ型トランジスタＱ６を接続しトランジ
スタＱ６のドレインとノードＣとの間にヒューズＦ３を
配置する構成である。
【００２７】拡散終了後電圧ＶＲを測定し、しきい値ば
らつき等で電圧ＶＲが所望の電位よりも高い場合はヒュ
ーズＦ１またはＦ３をトリミングで切断することで電圧
ＶＲの電位を下げることができる。逆に電圧ＶＲが所望
の電位より低い場合にはヒューズＦ２を切断することで
電圧ＶＲの電位を上げることができる。この実施例にお
いて抵抗Ｒ１１，ヒューズＦ１等の組み合わせを複数個
用意することで起電力ＶＲを所望の電位に小さな誤差で
合わせ込むことが可能である。
らつき等で電圧ＶＲが所望の電位よりも高い場合はヒュ
ーズＦ１またはＦ３をトリミングで切断することで電圧
ＶＲの電位を下げることができる。逆に電圧ＶＲが所望
の電位より低い場合にはヒューズＦ２を切断することで
電圧ＶＲの電位を上げることができる。この実施例にお
いて抵抗Ｒ１１，ヒューズＦ１等の組み合わせを複数個
用意することで起電力ＶＲを所望の電位に小さな誤差で
合わせ込むことが可能である。
【００２８】次に、本発明の第３の実施例の基準電位発
生回路について説明する。
生回路について説明する。
【００２９】図１（Ｂ）において、電圧ＶＲはＶＣＣ０
以下の電源電圧の時には所望の電位よりも低い電位にな
ってしまうという欠点があり、これは電圧ＶＲの電位は
ノードＣよりも高い電位になる得ないことに起因する
が、電源電圧の使用範囲がＶＣＣ０以下も含む場合には
この欠点が問題になる。
以下の電源電圧の時には所望の電位よりも低い電位にな
ってしまうという欠点があり、これは電圧ＶＲの電位は
ノードＣよりも高い電位になる得ないことに起因する
が、電源電圧の使用範囲がＶＣＣ０以下も含む場合には
この欠点が問題になる。
【００３０】また、図１（Ａ）の回路図において、トラ
ンジスタＱ３を流れる電流すべてを抵抗Ｒ２０に流す必
要があるため電圧ＶＲから電流を消費できないという欠
点もあり、基準電位を利用する他の回路の構成によって
は、この欠点が問題になる場合もある。これら２つの欠
点を解決するのが図３（Ａ）に示す第３の実施例の回路
である。
ンジスタＱ３を流れる電流すべてを抵抗Ｒ２０に流す必
要があるため電圧ＶＲから電流を消費できないという欠
点もあり、基準電位を利用する他の回路の構成によって
は、この欠点が問題になる場合もある。これら２つの欠
点を解決するのが図３（Ａ）に示す第３の実施例の回路
である。
【００３１】ＶＲ発生部は第１または第２の実施例の基
準電位発生回路と同一の回路を用い、また電圧ＶＲを差
動増幅回路を使ったフィードバック型の回路でバッファ
リング及び増幅して基準電位ＶＬを作る構成をしてい
る。図３（Ｂ）は電圧ＶＲ及び基準電位ＶＬの電源電圧
依存性を示したグラフである。この実施例では電圧ＶＲ
を１Ｖ以上の電位の範囲で第１の実施例よりも低めに設
定しておき、抵抗Ｒ３０及びＲ３１の抵抗値の比で決ま
る増幅率で電圧ＶＲを増幅することで所望の基準電位Ｖ
Ｌを得る。
準電位発生回路と同一の回路を用い、また電圧ＶＲを差
動増幅回路を使ったフィードバック型の回路でバッファ
リング及び増幅して基準電位ＶＬを作る構成をしてい
る。図３（Ｂ）は電圧ＶＲ及び基準電位ＶＬの電源電圧
依存性を示したグラフである。この実施例では電圧ＶＲ
を１Ｖ以上の電位の範囲で第１の実施例よりも低めに設
定しておき、抵抗Ｒ３０及びＲ３１の抵抗値の比で決ま
る増幅率で電圧ＶＲを増幅することで所望の基準電位Ｖ
Ｌを得る。
【００３２】従って、ＶＣＣ０以下の電源電圧であって
も基準電位ＶＬには、所望の電位が発生する。さらに基
準電位ＶＬからこの基準電位を利用する他の回路によっ
て電流を消費しても基準電位ＶＬの電位は一定に保たれ
る。
も基準電位ＶＬには、所望の電位が発生する。さらに基
準電位ＶＬからこの基準電位を利用する他の回路によっ
て電流を消費しても基準電位ＶＬの電位は一定に保たれ
る。
【００３３】この実施例では差動増幅回路を使用したフ
ィードバック型の回路構成をしているので、図５に示す
従来例の基準電位発生回路と同様に発振を抑えるために
補償容量Ｃ１の容量は約１００ｐＦ必要で、また全消費
電流は約２０μＡ必要となってしまう。しかし、しきい
値の差電位が１Ｖ以下の小さい値であっても差動増幅回
路が十分に高速に動作するのに必要な１Ｖ以上の電位ま
で増幅して電圧ＶＲを作っているためにこの従来例で問
題であったＰ型ＭＯＳトランジスタのしきい値の絶対値
を高くするためにチャネル部にＮ型の不純物を拡散する
工程が必要なく、Ｎウエル濃度で決まるしきい値で十分
回路が動作するので、従来のＣＭＯＳプロセスで対応で
き製造コストが増加する問題がない。
ィードバック型の回路構成をしているので、図５に示す
従来例の基準電位発生回路と同様に発振を抑えるために
補償容量Ｃ１の容量は約１００ｐＦ必要で、また全消費
電流は約２０μＡ必要となってしまう。しかし、しきい
値の差電位が１Ｖ以下の小さい値であっても差動増幅回
路が十分に高速に動作するのに必要な１Ｖ以上の電位ま
で増幅して電圧ＶＲを作っているためにこの従来例で問
題であったＰ型ＭＯＳトランジスタのしきい値の絶対値
を高くするためにチャネル部にＮ型の不純物を拡散する
工程が必要なく、Ｎウエル濃度で決まるしきい値で十分
回路が動作するので、従来のＣＭＯＳプロセスで対応で
き製造コストが増加する問題がない。
【００３４】
【発明の効果】以上説明したように本発明の基準電位発
生回路は、互いに異なるＭＯＳトランジスタのしきい値
をカレントミラー及び抵抗素子の起電力で増幅する構成
をもち、電源電圧変動に対して基準電位は常に一定であ
り、温度変動に対して基準電位は常に一定である。
生回路は、互いに異なるＭＯＳトランジスタのしきい値
をカレントミラー及び抵抗素子の起電力で増幅する構成
をもち、電源電圧変動に対して基準電位は常に一定であ
り、温度変動に対して基準電位は常に一定である。
【００３５】さらに、基準電位発生回路に必要な特性を
持ちながら、大きな容量が必要なくマスクレイアウト的
に小さくでき、消費電流を数μＡ程度に小さく抑えるこ
とができ、互いに異なるＭＯＳトランジスタのしきい値
の差が１Ｖ以下の小さな電位であってもその差電位を増
幅できるので、しきい値の絶対値を高くする拡散工程が
必要なく、製造コストを低減できるという効果を有す
る。
持ちながら、大きな容量が必要なくマスクレイアウト的
に小さくでき、消費電流を数μＡ程度に小さく抑えるこ
とができ、互いに異なるＭＯＳトランジスタのしきい値
の差が１Ｖ以下の小さな電位であってもその差電位を増
幅できるので、しきい値の絶対値を高くする拡散工程が
必要なく、製造コストを低減できるという効果を有す
る。
【図１】本発明の第１の実施例の基準電位発生回路を示
す図であり、（Ａ）は回路図で（Ｂ）は内部節点の電源
電圧依存性について示した図である。
す図であり、（Ａ）は回路図で（Ｂ）は内部節点の電源
電圧依存性について示した図である。
【図２】本発明の第２の実施例の基準電位発生回路の回
路図である。
路図である。
【図３】本発明の第３の実施例の基準電位発生回路を示
す図であり、（Ａ）は回路図で、（Ｂ）は各節点の電源
電圧依存性について示した図である。
す図であり、（Ａ）は回路図で、（Ｂ）は各節点の電源
電圧依存性について示した図である。
【図４】従来の基準電位発生回路の回路図である。
【図５】従来の基準電位発生回路の回路図である。
Ｑ１〜Ｑ４，Ｑ６，Ｑ７ Ｐ型ＭＯＳトランジスタ Ｑ５ Ｎ型ＭＯＳトランジスタ Ｒ１０，Ｒ１１，Ｒ２０，Ｒ２１，Ｒ３０，Ｒ３１
抵抗 Ｆ１〜Ｆ３ ヒューズ Ｃ１ 容量
抵抗 Ｆ１〜Ｆ３ ヒューズ Ｃ１ 容量
Claims (3)
- 【請求項１】 互いに異なるしきい値を有するＭＯＳト
ランジスタを含みしき値の差を増幅して基準電位を得る
基準電位発生回路において、ゲートとドレインを共通に
第１の節点に接続しソースを正の電源に接続した第１の
Ｐ型ＭＯＳトランジスタと、ゲートとドレインを共通に
第２の節点に接続しソースを正の電源に接続した第２の
Ｐ型ＭＯＳトランジスタと、前記第１の節点と前記第２
の節点との間に接続された第１の抵抗と、前記第１の節
点と負の電源との間に配置された第１の電流源と、ゲー
トを前記第２の節点にドレインを第３の節点にソースを
正の電源に接続した第３のＰ型ＭＯＳトランジスタと、
一方の電極を負の電源に他方の電極を第４の節点に接続
した第２の抵抗と、ソースを前記第３の節点にドレイン
を前記第４の節点にゲートを前記正の電源と所定の電位
差を保つ電位を発生する第５の節点に接続した第４のＰ
型ＭＯＳトランジスタとを備え、前記第４の節点を出力
として成ることを特徴とする基準電位発生回路。 - 【請求項２】 前記第１の抵抗の抵抗値を調節する手
段、前記第２の抵抗の抵抗値を調節する手段、前記第２
のＰ型ＭＯＳトランジスタを複数個並列に配置し電流能
力を調節する手段、及び前記第３のＰ型ＭＯＳトランジ
スタを複数個並列に配置し電流能力を調節する手段のう
ち１つまたは複数の手段を備えることを特徴とする請求
項１記載の基準電位発生回路。 - 【請求項３】 前記第４の節点の電位を差動増幅回路を
使ってバッファリングする手段及び増幅する手段を備え
ることを特徴とする請求項１または２記載の基準電位発
生回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191047A JP2531104B2 (ja) | 1993-08-02 | 1993-08-02 | 基準電位発生回路 |
| DE69414930T DE69414930T2 (de) | 1993-08-02 | 1994-08-02 | Schaltkreis zur Erzeugung von Referenzspannungen unter Verwendung einer Schwellenwertdifferenz zwischen zwei MOS-Transistoren |
| EP94112058A EP0637790B1 (en) | 1993-08-02 | 1994-08-02 | Reference potential generating circuit utilizing a difference in threshold between a pair of MOS transistors |
| KR1019940019069A KR0153545B1 (ko) | 1993-08-02 | 1994-08-02 | 기준 전위 발생 회로 |
| US08/284,138 US5467052A (en) | 1993-08-02 | 1994-08-02 | Reference potential generating circuit utilizing a difference in threshold between a pair of MOS transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5191047A JP2531104B2 (ja) | 1993-08-02 | 1993-08-02 | 基準電位発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0744255A JPH0744255A (ja) | 1995-02-14 |
| JP2531104B2 true JP2531104B2 (ja) | 1996-09-04 |
Family
ID=16268011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5191047A Expired - Fee Related JP2531104B2 (ja) | 1993-08-02 | 1993-08-02 | 基準電位発生回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5467052A (ja) |
| EP (1) | EP0637790B1 (ja) |
| JP (1) | JP2531104B2 (ja) |
| KR (1) | KR0153545B1 (ja) |
| DE (1) | DE69414930T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3712083B2 (ja) * | 1995-11-28 | 2005-11-02 | 株式会社ルネサステクノロジ | 内部電源電位供給回路及び半導体装置 |
| JP3158000B2 (ja) * | 1994-12-26 | 2001-04-23 | 沖電気工業株式会社 | バイアス回路 |
| EP0720078B1 (en) * | 1994-12-30 | 1999-04-28 | Co.Ri.M.Me. | Threshold voltage extracting method and circuit using the same |
| JP3394389B2 (ja) * | 1995-07-13 | 2003-04-07 | シャープ株式会社 | 直流安定化電源回路 |
| JPH09114534A (ja) * | 1995-10-13 | 1997-05-02 | Seiko I Eishitsuku:Kk | 基準電圧発生回路 |
| FR2744263B3 (fr) * | 1996-01-31 | 1998-03-27 | Sgs Thomson Microelectronics | Dispositif de reference de courant en circuit integre |
| US5748030A (en) * | 1996-08-19 | 1998-05-05 | Motorola, Inc. | Bias generator providing process and temperature invariant MOSFET transconductance |
| JP2973942B2 (ja) * | 1996-09-30 | 1999-11-08 | 日本電気株式会社 | プログラマブル基準電圧回路 |
| JP3963990B2 (ja) * | 1997-01-07 | 2007-08-22 | 株式会社ルネサステクノロジ | 内部電源電圧発生回路 |
| JPH10260741A (ja) * | 1997-03-17 | 1998-09-29 | Oki Electric Ind Co Ltd | 定電圧発生回路 |
| KR100474074B1 (ko) * | 1997-06-30 | 2005-06-27 | 주식회사 하이닉스반도체 | 기준전압발생회로 |
| US5892409A (en) * | 1997-07-28 | 1999-04-06 | International Business Machines Corporation | CMOS process compensation circuit |
| US5949274A (en) * | 1997-09-22 | 1999-09-07 | Atmel Corporation | High impedance bias circuit for AC signal amplifiers |
| US5977813A (en) * | 1997-10-03 | 1999-11-02 | International Business Machines Corporation | Temperature monitor/compensation circuit for integrated circuits |
| KR100292626B1 (ko) * | 1998-06-29 | 2001-07-12 | 박종섭 | 내부전압강하회로 |
| US6211555B1 (en) | 1998-09-29 | 2001-04-03 | Lsi Logic Corporation | Semiconductor device with a pair of transistors having dual work function gate electrodes |
| US6222395B1 (en) | 1999-01-04 | 2001-04-24 | International Business Machines Corporation | Single-ended semiconductor receiver with built in threshold voltage difference |
| US6157583A (en) * | 1999-03-02 | 2000-12-05 | Motorola, Inc. | Integrated circuit memory having a fuse detect circuit and method therefor |
| JP2000347755A (ja) * | 1999-06-09 | 2000-12-15 | Mitsubishi Electric Corp | 半導体装置 |
| IT1311441B1 (it) * | 1999-11-16 | 2002-03-12 | St Microelectronics Srl | Generatore di tensione programmabile, in particolare per laprogrammazione di celle di memoria non volatili di tipo multilivello. |
| JP2002074967A (ja) * | 2000-08-29 | 2002-03-15 | Mitsubishi Electric Corp | 降圧電源回路 |
| JP3868756B2 (ja) * | 2001-04-10 | 2007-01-17 | シャープ株式会社 | 半導体装置の内部電源電圧発生回路 |
| US6771116B1 (en) * | 2002-06-27 | 2004-08-03 | Richtek Technology Corp. | Circuit for producing a voltage reference insensitive with temperature |
| US6919753B2 (en) * | 2003-08-25 | 2005-07-19 | Texas Instruments Incorporated | Temperature independent CMOS reference voltage circuit for low-voltage applications |
| JP4601455B2 (ja) * | 2005-02-28 | 2010-12-22 | 三洋電機株式会社 | 負荷起動集積回路 |
| JP2006244228A (ja) * | 2005-03-04 | 2006-09-14 | Elpida Memory Inc | 電源回路 |
| JP2015039087A (ja) * | 2011-12-20 | 2015-02-26 | 株式会社村田製作所 | 半導体集積回路装置および高周波電力増幅器モジュール |
| JP6215652B2 (ja) * | 2013-10-28 | 2017-10-18 | エスアイアイ・セミコンダクタ株式会社 | 基準電圧発生装置 |
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|---|---|---|---|---|
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| US4049980A (en) * | 1976-04-26 | 1977-09-20 | Hewlett-Packard Company | IGFET threshold voltage compensator |
| US4199693A (en) * | 1978-02-07 | 1980-04-22 | Burroughs Corporation | Compensated MOS timing network |
| GB2211322A (en) * | 1987-12-15 | 1989-06-28 | Gazelle Microcircuits Inc | Circuit for generating reference voltage and reference current |
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- 1993-08-02 JP JP5191047A patent/JP2531104B2/ja not_active Expired - Fee Related
-
1994
- 1994-08-02 KR KR1019940019069A patent/KR0153545B1/ko not_active IP Right Cessation
- 1994-08-02 EP EP94112058A patent/EP0637790B1/en not_active Expired - Lifetime
- 1994-08-02 US US08/284,138 patent/US5467052A/en not_active Expired - Fee Related
- 1994-08-02 DE DE69414930T patent/DE69414930T2/de not_active Expired - Fee Related
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