JPH09114534A - 基準電圧発生回路 - Google Patents
基準電圧発生回路Info
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- JPH09114534A JPH09114534A JP7265796A JP26579695A JPH09114534A JP H09114534 A JPH09114534 A JP H09114534A JP 7265796 A JP7265796 A JP 7265796A JP 26579695 A JP26579695 A JP 26579695A JP H09114534 A JPH09114534 A JP H09114534A
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- circuit
- field effect
- insulated gate
- gate field
- effect transistor
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-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/30—Regulators using the difference between the base-emitter voltages of two bipolar transistors operating at different current densities
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- Radar, Positioning & Navigation (AREA)
- Automation & Control Theory (AREA)
- Control Of Electrical Variables (AREA)
- Direct Current Feeding And Distribution (AREA)
Abstract
(57)【要約】
【課題】 この発明の目的は、高い基準電圧（Ｖｒｅ
ｆ）を発生する基準電圧発生回路の電源電圧起動時と電
源変動時のＶｒｅｆの安定性を得るようにした基準電圧
発生回路を提供することである。 【解決手段】 電源投入時に電源起動回路からロウレベ
ルとハイレベルを出力する。その信号を被起動回路が受
け全てのトランジスタをＯＮ状態にして起動し、安定し
たＶｒｅｆを出力する。 【効果】 従来の基準電圧発生回路に比べ起動特性が向
上し確実に起動が加えられるようになった。電源電圧が
急激に変動しても安定したＶｒｅｆ電圧を出力すること
ができる。高いＶｒｅｆを出す事と急激な電源変動時の
Ｖｒｅｆの安定性を両立することが可能になった。
ｆ）を発生する基準電圧発生回路の電源電圧起動時と電
源変動時のＶｒｅｆの安定性を得るようにした基準電圧
発生回路を提供することである。 【解決手段】 電源投入時に電源起動回路からロウレベ
ルとハイレベルを出力する。その信号を被起動回路が受
け全てのトランジスタをＯＮ状態にして起動し、安定し
たＶｒｅｆを出力する。 【効果】 従来の基準電圧発生回路に比べ起動特性が向
上し確実に起動が加えられるようになった。電源電圧が
急激に変動しても安定したＶｒｅｆ電圧を出力すること
ができる。高いＶｒｅｆを出す事と急激な電源変動時の
Ｖｒｅｆの安定性を両立することが可能になった。
Description
【０００１】
【産業上の利用分野】本発明は、基準電圧発生回路に関
するものである。基準電圧発生回路は、電源起動回路と
被起動回路から構成されている。電源起動回路とは、被
起動回路を電源投入時に起動する為の回路である。ここ
に被起動回路とは、電源立ち上がり時に一定の起動を必
要とする種々の回路を総称したものである。たとえば基
準電圧回路がある。
するものである。基準電圧発生回路は、電源起動回路と
被起動回路から構成されている。電源起動回路とは、被
起動回路を電源投入時に起動する為の回路である。ここ
に被起動回路とは、電源立ち上がり時に一定の起動を必
要とする種々の回路を総称したものである。たとえば基
準電圧回路がある。
【０００２】
【従来の技術】図２は、従来の電源起動回路及びその被
起動回路を示す図である。本図において１０が電源起動
回路であり起動されるのが被起動回路２０である。被起
動回路２０は、一例として基準電圧発生回路を示す。そ
の基準電圧発生回路は、出力部４を有し定電圧出力（Ｖ
ｒｅｆ）を発生する。これより先、定電圧出力をＶｒｅ
ｆとする。被起動回路は、この回路形式に限定されるも
のではない。
起動回路を示す図である。本図において１０が電源起動
回路であり起動されるのが被起動回路２０である。被起
動回路２０は、一例として基準電圧発生回路を示す。そ
の基準電圧発生回路は、出力部４を有し定電圧出力（Ｖ
ｒｅｆ）を発生する。これより先、定電圧出力をＶｒｅ
ｆとする。被起動回路は、この回路形式に限定されるも
のではない。
【０００３】従来型の基準電圧発生回路は、電源投入時
に電源起動回路Ｃ１１がＧＮＤの電位なっている。そし
て徐々に電位が上がりＰ２１のスレッショルド以下にな
るまでそのトランジスタに電流を流しカレントミラーか
らなるＰ２２にも電流を流しその後Ｎ２１・Ｎ２２に電
流を流し被起動回路（基準電圧回路）を起動をかける方
法であった。
に電源起動回路Ｃ１１がＧＮＤの電位なっている。そし
て徐々に電位が上がりＰ２１のスレッショルド以下にな
るまでそのトランジスタに電流を流しカレントミラーか
らなるＰ２２にも電流を流しその後Ｎ２１・Ｎ２２に電
流を流し被起動回路（基準電圧回路）を起動をかける方
法であった。
【０００４】
【発明が解決しようとする課題】前記従来例では、高い
Ｖｒｅｆを出す事と急激な電源変動時のＶｒｅｆの安定
性を両立することが困難である。たとえば通常の場合、
ＶｒｅｆはＮチャンネルＭＯＳＦＥＴＮ２２のスレッシ
ョルド電圧より若干高い電圧しか出せない。高いＶｒｅ
ｆを出そうとすると被起動回路２０の全トランジスタサ
イズのチャネル長Ｌを長くし電流を絞る方向に変更しな
ければならない。すると電源投入時に被起動回路が起動
しない場合がある。動作としては、上記従来の技術に書
いたように被起動回路Ｃ１１がＰチャンネルＭＯＳＦＥ
ＴＰ２１のスレッショルド以上の電位の時間が短いと十
分な電流が流せなくなる。電流を絞った分、電流を流す
時間を増やさなければならない。被起動回路を起動させ
るには、電源起動回路１０のＣ１１を大きくして被起動
回路Ｃ１１がＰチャンネルＭＯＳＦＥＴＰ２１のスレッ
ショルド以上の電位の時間を長くする。すると起動特性
は、向上する。しかし、電源電圧が急激に下がるとＣ１
１にたまっている電荷がぬけない為、被起動回路２０の
ＰチャンネルＭＯＳＦＥＴＰ２１・ＰチャンネルＭＯＳ
ＦＥＴＰ２２がＯＦＦ状態になりＶｒｅｆが定電圧出力
状態から不安定状態になる。
Ｖｒｅｆを出す事と急激な電源変動時のＶｒｅｆの安定
性を両立することが困難である。たとえば通常の場合、
ＶｒｅｆはＮチャンネルＭＯＳＦＥＴＮ２２のスレッシ
ョルド電圧より若干高い電圧しか出せない。高いＶｒｅ
ｆを出そうとすると被起動回路２０の全トランジスタサ
イズのチャネル長Ｌを長くし電流を絞る方向に変更しな
ければならない。すると電源投入時に被起動回路が起動
しない場合がある。動作としては、上記従来の技術に書
いたように被起動回路Ｃ１１がＰチャンネルＭＯＳＦＥ
ＴＰ２１のスレッショルド以上の電位の時間が短いと十
分な電流が流せなくなる。電流を絞った分、電流を流す
時間を増やさなければならない。被起動回路を起動させ
るには、電源起動回路１０のＣ１１を大きくして被起動
回路Ｃ１１がＰチャンネルＭＯＳＦＥＴＰ２１のスレッ
ショルド以上の電位の時間を長くする。すると起動特性
は、向上する。しかし、電源電圧が急激に下がるとＣ１
１にたまっている電荷がぬけない為、被起動回路２０の
ＰチャンネルＭＯＳＦＥＴＰ２１・ＰチャンネルＭＯＳ
ＦＥＴＰ２２がＯＦＦ状態になりＶｒｅｆが定電圧出力
状態から不安定状態になる。
【０００５】この発明の目的は、従来の技術の問題点で
ある高いＶｒｅｆを出す事と急激な電源変動時のＶｒｅ
ｆの安定性を両立させる。
ある高いＶｒｅｆを出す事と急激な電源変動時のＶｒｅ
ｆの安定性を両立させる。
【０００６】
【課題を解決するための手段】本発明は、以下の手段を
用いた。 （１）基準電圧回路と電源投入時に基準電圧回路を起動
する為の電源起動回路とから成る基準電圧発生回路にお
いて、基準電圧回路は、少なくとも起動用入力端子を２
つ有する第１の相補型絶縁ゲート電界効果型トランジス
タ回路から形成されているとともに、電源起動回路は、
電源投入時に接地レベルに近い第１の起動用出力端子と
電源電圧に近い第２の起動用出力端子を含む第２の相補
型絶縁ゲート電界効果型トランジスタ回路で構成されて
いることを特徴とする基準電圧発生回路。
用いた。 （１）基準電圧回路と電源投入時に基準電圧回路を起動
する為の電源起動回路とから成る基準電圧発生回路にお
いて、基準電圧回路は、少なくとも起動用入力端子を２
つ有する第１の相補型絶縁ゲート電界効果型トランジス
タ回路から形成されているとともに、電源起動回路は、
電源投入時に接地レベルに近い第１の起動用出力端子と
電源電圧に近い第２の起動用出力端子を含む第２の相補
型絶縁ゲート電界効果型トランジスタ回路で構成されて
いることを特徴とする基準電圧発生回路。
【０００７】（２）第１の相補型絶縁ゲート電界効果型
トランジスタ回路は、第１導電型の第１の絶縁ゲート電
界効果型トランジスタのドレイン端子と第２導電型の第
２の絶縁ゲート電界効果型トランジスタのドレイン端子
を接続した回路と、第１導電型の第３の絶縁ゲート電界
効果型トランジスタのドレイン端子と第２導電型の第４
の絶縁ゲート電界効果型トランジスタのドレイン端子を
接続した回路とを電源電圧に対して各々並列に接続する
とともに、第１と第３の絶縁ゲート電界効果型トランジ
スタの各々のゲート電極と第１の絶縁ゲート電界効果型
トランジスタのドレイン端子とを接続して起動用入力端
子を構成し、さらに、第２と第４の絶縁ゲート電界効果
型トランジスタの各々のゲート電極と第４の絶縁ゲート
電界効果型トランジスタのドレイン端子とを接続して他
の起動用入力端子及び定電圧出力端子を形成することを
特徴とする第１項に記載の基準電圧発生回路。
トランジスタ回路は、第１導電型の第１の絶縁ゲート電
界効果型トランジスタのドレイン端子と第２導電型の第
２の絶縁ゲート電界効果型トランジスタのドレイン端子
を接続した回路と、第１導電型の第３の絶縁ゲート電界
効果型トランジスタのドレイン端子と第２導電型の第４
の絶縁ゲート電界効果型トランジスタのドレイン端子を
接続した回路とを電源電圧に対して各々並列に接続する
とともに、第１と第３の絶縁ゲート電界効果型トランジ
スタの各々のゲート電極と第１の絶縁ゲート電界効果型
トランジスタのドレイン端子とを接続して起動用入力端
子を構成し、さらに、第２と第４の絶縁ゲート電界効果
型トランジスタの各々のゲート電極と第４の絶縁ゲート
電界効果型トランジスタのドレイン端子とを接続して他
の起動用入力端子及び定電圧出力端子を形成することを
特徴とする第１項に記載の基準電圧発生回路。
【０００８】（３）第２の相補型絶縁ゲート電界効果型
トランジスタ回路は、電源電圧の間に直列接続された容
量と抵抗機能素子と、容量と抵抗機能素子の接続点の電
位を入力とする第１のインバータ回路と、第１のインバ
ータ回路の出力電位を入力とする第２のインバータ回路
と、第１のインバータ回路の出力電位をによりゲート電
極が駆動されて接地電源端子と第１の起動用出力端子と
の間に設けられた第２導電型の第５の絶縁ゲート電界効
果型トランジスタと、第２のインバータ回路の出力電位
によりゲート電極が駆動されて電源端子と第２の起動用
出力端子との間に設けられた第１導電型の第６の絶縁ゲ
ート電界効果型トランジスタとから成ることを特徴とす
る第１項に記載の基準電圧発生回路。
トランジスタ回路は、電源電圧の間に直列接続された容
量と抵抗機能素子と、容量と抵抗機能素子の接続点の電
位を入力とする第１のインバータ回路と、第１のインバ
ータ回路の出力電位を入力とする第２のインバータ回路
と、第１のインバータ回路の出力電位をによりゲート電
極が駆動されて接地電源端子と第１の起動用出力端子と
の間に設けられた第２導電型の第５の絶縁ゲート電界効
果型トランジスタと、第２のインバータ回路の出力電位
によりゲート電極が駆動されて電源端子と第２の起動用
出力端子との間に設けられた第１導電型の第６の絶縁ゲ
ート電界効果型トランジスタとから成ることを特徴とす
る第１項に記載の基準電圧発生回路。
【０００９】
【実施例】図１は、この発明の一実施例の回路図が示さ
れている。同図の各回路素子は、公知のＣＭＯＳ（相補
型ＭＯＳ）集積回路の製造技術によって特に制限されな
いが単結晶シリコンのような半導体基板上において形成
される。
れている。同図の各回路素子は、公知のＣＭＯＳ（相補
型ＭＯＳ）集積回路の製造技術によって特に制限されな
いが単結晶シリコンのような半導体基板上において形成
される。
【００１０】特に制限されないがこの実施例の集積回路
は、単結晶Ｐ型シリコンからなる半導体基板に形成され
る。ＰチャンネルＭＯＳＦＥＴＰ４１等は、半導体基板
にＮ型ウェル領域を形成し、その表面に形成されたソー
ス領域，ドレイン領域及びソース領域とドレイン領域の
間の半導体基板表面に薄い厚さのゲート絶縁膜を介して
形成されたポリシリコンからなるようなゲート電極から
構成される。
は、単結晶Ｐ型シリコンからなる半導体基板に形成され
る。ＰチャンネルＭＯＳＦＥＴＰ４１等は、半導体基板
にＮ型ウェル領域を形成し、その表面に形成されたソー
ス領域，ドレイン領域及びソース領域とドレイン領域の
間の半導体基板表面に薄い厚さのゲート絶縁膜を介して
形成されたポリシリコンからなるようなゲート電極から
構成される。
【００１１】ＮチャンネルＭＯＳＦＥＴＮ４１等は、上
記半導体基板表面に形成される。これによって、Ｎ型ウ
ェル領域は、その上に形成されたＰチャンネルＭＯＳＦ
ＥＴの基板ゲートを構成する。Ｐ型基板は、その上に形
成されたＮチャンネルＭＯＳＦＥＴの基体ゲートを構成
する。ＮチャンネルＭＯＳＦＥＴの基体ゲート、すなわ
ち、Ｐ型基板は、電源端子ＶＳＳに結合される。また、
ＰチャンネルＭＯＳＦＥＴの基体ゲート、すなわち、Ｎ
型ウェル領域は、ＶＣＣ電位もしくはＰチャンネルＭＯ
ＳＦＥＴのソース領域に結合される。
記半導体基板表面に形成される。これによって、Ｎ型ウ
ェル領域は、その上に形成されたＰチャンネルＭＯＳＦ
ＥＴの基板ゲートを構成する。Ｐ型基板は、その上に形
成されたＮチャンネルＭＯＳＦＥＴの基体ゲートを構成
する。ＮチャンネルＭＯＳＦＥＴの基体ゲート、すなわ
ち、Ｐ型基板は、電源端子ＶＳＳに結合される。また、
ＰチャンネルＭＯＳＦＥＴの基体ゲート、すなわち、Ｎ
型ウェル領域は、ＶＣＣ電位もしくはＰチャンネルＭＯ
ＳＦＥＴのソース領域に結合される。
【００１２】被起動回路４０の接続について説明する。
本実施例では、被起動回路４０として基準電圧発生回路
の場合を説明する。ＰチャンネルＭＯＳＦＥＴＰ４３の
ドレインがＰチャンネルＭＯＳＦＥＴＰ１のソース及び
抵抗Ｒ４１の片側に接続されている。Ｒ１のもう一方が
ＰチャンネルＭＯＳＦＥＴＰ４２のソースに接続されＰ
チャンネルＭＯＳＦＥＴＰ４１のゲートとドレイン及び
ＰチャンネルＭＯＳＦＥＴＰ４２のゲートさらにＮチャ
ンネルＭＯＳＦＥＴＮ４１のドレインと電源起動回路３
０のＮチャンネルＭＯＳＦＥＴＮ３３のドレインに接続
されている。ＰチャンネルＭＯＳＦＥＴＰ４２のドレイ
ンがＮチャンネルＭＯＳＦＥＴＮ４２のゲートとドレイ
ン電源起動回路３０のＰチャンネルＭＯＳＦＥＴＰ３５
のドレインに接続されている。２２・２４のうちの片方
又は両方がＶｒｅｆとして使用される。ＰチャンネルＭ
ＯＳＦＥＴＰ４３は、スイッチ・サンプリング・テスト
の時などに使用する。例えばある時間だけこの回路を動
作させてそれ以外は、動作させないで消費電流を抑え
る。ＰチャンネルＭＯＳＦＥＴＰ４３は、本発明には無
くても良い。抵抗Ｒ４１は、消費電流を制御する為のも
のであると共に基準電圧を変える為のものでもある。
本実施例では、被起動回路４０として基準電圧発生回路
の場合を説明する。ＰチャンネルＭＯＳＦＥＴＰ４３の
ドレインがＰチャンネルＭＯＳＦＥＴＰ１のソース及び
抵抗Ｒ４１の片側に接続されている。Ｒ１のもう一方が
ＰチャンネルＭＯＳＦＥＴＰ４２のソースに接続されＰ
チャンネルＭＯＳＦＥＴＰ４１のゲートとドレイン及び
ＰチャンネルＭＯＳＦＥＴＰ４２のゲートさらにＮチャ
ンネルＭＯＳＦＥＴＮ４１のドレインと電源起動回路３
０のＮチャンネルＭＯＳＦＥＴＮ３３のドレインに接続
されている。ＰチャンネルＭＯＳＦＥＴＰ４２のドレイ
ンがＮチャンネルＭＯＳＦＥＴＮ４２のゲートとドレイ
ン電源起動回路３０のＰチャンネルＭＯＳＦＥＴＰ３５
のドレインに接続されている。２２・２４のうちの片方
又は両方がＶｒｅｆとして使用される。ＰチャンネルＭ
ＯＳＦＥＴＰ４３は、スイッチ・サンプリング・テスト
の時などに使用する。例えばある時間だけこの回路を動
作させてそれ以外は、動作させないで消費電流を抑え
る。ＰチャンネルＭＯＳＦＥＴＰ４３は、本発明には無
くても良い。抵抗Ｒ４１は、消費電流を制御する為のも
のであると共に基準電圧を変える為のものでもある。
【００１３】電源起動回路３０の接続について説明す
る。上記ＰチャンネルＭＯＳＦＥＴＰ３４のゲートとド
レインが容量Ｃ３１とＣＭＯＳインバータＧ３１の入力
と接続されＣＭＯＳインバータＧ３１の出力がＣＭＯＳ
インバータＧ３２の入力とＮチャンネルＭＯＳＦＥＴＮ
３３のゲートに接続されＮチャンネルＭＯＳＦＥＴＮ３
３のドレインは、上記のように被起動回路４０に接続さ
れている。ＣＭＯＳインバータＧ３２の出力がＰチャン
ネルＭＯＳＦＥＴＰ３５のゲートに接続されＰチャンネ
ルＭＯＳＦＥＴＰ３５のドレインは、上記のように被起
動回路４０に接続されている。
る。上記ＰチャンネルＭＯＳＦＥＴＰ３４のゲートとド
レインが容量Ｃ３１とＣＭＯＳインバータＧ３１の入力
と接続されＣＭＯＳインバータＧ３１の出力がＣＭＯＳ
インバータＧ３２の入力とＮチャンネルＭＯＳＦＥＴＮ
３３のゲートに接続されＮチャンネルＭＯＳＦＥＴＮ３
３のドレインは、上記のように被起動回路４０に接続さ
れている。ＣＭＯＳインバータＧ３２の出力がＰチャン
ネルＭＯＳＦＥＴＰ３５のゲートに接続されＰチャンネ
ルＭＯＳＦＥＴＰ３５のドレインは、上記のように被起
動回路４０に接続されている。
【００１４】上記電源起動回路３０等の動作について説
明する。ＣＭＯＳインバータＧ３１の入力レベルは、電
源電圧ＶＣＣからＰチャンネルＭＯＳＦＥＴＰ３４のス
レッショルド電圧分だけレベルが低く、電源投入時にお
けるＣＭＯＳインバータＧ３１のロジックスレッショル
ド電圧より低いレベルになる。これによって、ＣＭＯＳ
インバータＧ３１の出力信号がハイレベルになるのでＮ
チャンネルＭＯＳＦＥＴＮ３３はＯＮ状態にさせられる
と共にＣＭＯＳインバータＧ３２の出力がロウレベルに
なるのでＰチャンネルＭＯＳＦＥＴＰ３５がＯＮ状態に
させられる。上記のように電源投入時に、電源起動回路
３０よりハイレベルとロウレベルの信号が出力される。
これにより、被起動回路４０のＰチャンネルＭＯＳＦＥ
ＴＰ４１・Ｐ４２とＮチャンネルＭＯＳＦＥＴＮ４１・
Ｎ４２の全てのＭＯＳＦＥＴがほぼ同時にＯＮ状態にな
り被起動回路４０の起動が加えられる。その後、電源が
上がりＣＭＯＳインバータ３１の入力がロジックスレッ
ショルド電圧より高いレベルになったらＣＭＯＳインバ
ータの出力信号がロウレベルになるのでＮチャンネルＭ
ＯＳＦＥＴＮ３３はＯＦＦ状態にさせられると共にＣＭ
ＯＳインバータＧ３２の出力がハイレベルになるのでＰ
チャンネルＭＯＳＦＥＴＰ３５がＯＦＦ状態にさせられ
る。 ＰチャンネルＭＯＳＦＥＴＰ３５・ Ｎチャンネル
ＭＯＳＦＥＴＮ３３の出力がフローティングになり電源
起動回路３０の影響が被起動回路４０に及ばなくなる。
これにより、被起動回路４０が定電圧出力状態になる。
この回路にすれば、従来例のように急激な電源変動の時
ＰチャンネルＭＯＳＦＥＴＰ４１・ ＰチャンネルＭＯ
ＳＦＥＴＰ４２のゲートに起動用の容量を付けない為、
電荷がぬけずにＯＦＦ状態にならないので、Ｖｒｅｆが
不安定状態にならない。
明する。ＣＭＯＳインバータＧ３１の入力レベルは、電
源電圧ＶＣＣからＰチャンネルＭＯＳＦＥＴＰ３４のス
レッショルド電圧分だけレベルが低く、電源投入時にお
けるＣＭＯＳインバータＧ３１のロジックスレッショル
ド電圧より低いレベルになる。これによって、ＣＭＯＳ
インバータＧ３１の出力信号がハイレベルになるのでＮ
チャンネルＭＯＳＦＥＴＮ３３はＯＮ状態にさせられる
と共にＣＭＯＳインバータＧ３２の出力がロウレベルに
なるのでＰチャンネルＭＯＳＦＥＴＰ３５がＯＮ状態に
させられる。上記のように電源投入時に、電源起動回路
３０よりハイレベルとロウレベルの信号が出力される。
これにより、被起動回路４０のＰチャンネルＭＯＳＦＥ
ＴＰ４１・Ｐ４２とＮチャンネルＭＯＳＦＥＴＮ４１・
Ｎ４２の全てのＭＯＳＦＥＴがほぼ同時にＯＮ状態にな
り被起動回路４０の起動が加えられる。その後、電源が
上がりＣＭＯＳインバータ３１の入力がロジックスレッ
ショルド電圧より高いレベルになったらＣＭＯＳインバ
ータの出力信号がロウレベルになるのでＮチャンネルＭ
ＯＳＦＥＴＮ３３はＯＦＦ状態にさせられると共にＣＭ
ＯＳインバータＧ３２の出力がハイレベルになるのでＰ
チャンネルＭＯＳＦＥＴＰ３５がＯＦＦ状態にさせられ
る。 ＰチャンネルＭＯＳＦＥＴＰ３５・ Ｎチャンネル
ＭＯＳＦＥＴＮ３３の出力がフローティングになり電源
起動回路３０の影響が被起動回路４０に及ばなくなる。
これにより、被起動回路４０が定電圧出力状態になる。
この回路にすれば、従来例のように急激な電源変動の時
ＰチャンネルＭＯＳＦＥＴＰ４１・ ＰチャンネルＭＯ
ＳＦＥＴＰ４２のゲートに起動用の容量を付けない為、
電荷がぬけずにＯＦＦ状態にならないので、Ｖｒｅｆが
不安定状態にならない。
【００１５】
【発明の効果】以上説明したように本発明によれば従来
の基準電圧発生回路に比べ起動特性が向上した。起動時
に被起動回路の全てのトランジスタをほぼ同時にＯＮ状
態にする事にした為、確実に起動が加えられるようにな
った。
の基準電圧発生回路に比べ起動特性が向上した。起動時
に被起動回路の全てのトランジスタをほぼ同時にＯＮ状
態にする事にした為、確実に起動が加えられるようにな
った。
【００１６】被起動回路（基準電圧回路）の設計に自由
度が広がった。電源電圧が急激に変動しても安定したＶ
ｒｅｆ電圧を出力することができる。上記のように従来
問題であった高いＶｒｅｆを出す事と急激な電源変動時
のＶｒｅｆの安定性を両立することが可能になった。
度が広がった。電源電圧が急激に変動しても安定したＶ
ｒｅｆ電圧を出力することができる。上記のように従来
問題であった高いＶｒｅｆを出す事と急激な電源変動時
のＶｒｅｆの安定性を両立することが可能になった。
【００１７】この発明は、定電圧回路・電圧検出回路の
ように基準発生回路を必要とする回路を含む半導体集積
回路における基準発生回路として広く利用することがで
きる。
ように基準発生回路を必要とする回路を含む半導体集積
回路における基準発生回路として広く利用することがで
きる。
【図１】この発明の一実施例を示す回路図である。
【図２】この発明に先立って開発された基準電圧発生回
路の一例を示す回路図である。
路の一例を示す回路図である。
１０，３０ 電源起動回路 ２０，４０ 被起動回路 Ｐ２１，Ｐ２２，Ｐ２３，Ｐ３４，Ｐ３５，Ｐ４１，Ｐ
４２，Ｐ４３ ＰチャンネルＭＯＳＦＥＴ Ｎ２１，Ｎ２２，Ｎ４１，Ｎ４２，Ｎ３３ Ｎチャンネ
ルＭＯＳＦＥＴ Ｒ２１，Ｒ４１ 抵抗 Ｇ３１，Ｇ３２ ＣＭＯＳインバータ Ｃ１１，Ｃ３１ 容量
４２，Ｐ４３ ＰチャンネルＭＯＳＦＥＴ Ｎ２１，Ｎ２２，Ｎ４１，Ｎ４２，Ｎ３３ Ｎチャンネ
ルＭＯＳＦＥＴ Ｒ２１，Ｒ４１ 抵抗 Ｇ３１，Ｇ３２ ＣＭＯＳインバータ Ｃ１１，Ｃ３１ 容量
Claims (3)
- 【請求項１】 基準電圧回路と電源投入時に前記基準電
圧回路を起動する為の電源起動回路とから成る基準電圧
発生回路において、前記基準電圧回路は、少なくとも起
動用入力端子を２つ有する第１の相補型絶縁ゲート電界
効果型トランジスタ回路から形成されているとともに、
前記電源起動回路は、電源投入時に接地レベルに近い第
１の起動用出力端子と電源電圧に近い第２の起動用出力
端子を含む第２の相補型絶縁ゲート電界効果型トランジ
スタ回路で構成されていることを特徴とする基準電圧発
生回路。 - 【請求項２】 前記第１の相補型絶縁ゲート電界効果型
トランジスタ回路は、第１導電型の第１の絶縁ゲート電
界効果型トランジスタのドレイン端子と第２導電型の第
２の絶縁ゲート電界効果型トランジスタのドレイン端子
を接続した回路と、第１導電型の第３の絶縁ゲート電界
効果型トランジスタのドレイン端子と第２導電型の第４
の絶縁ゲート電界効果型トランジスタのドレイン端子を
接続した回路とを前記電源電圧に対して各々並列に接続
するとともに、前記第１と第３の絶縁ゲート電界効果型
トランジスタの各々のゲート電極と前記第１の絶縁ゲー
ト電界効果型トランジスタのドレイン端子とを接続して
前記起動用入力端子を構成し、さらに、前記第２と第４
の絶縁ゲート電界効果型トランジスタの各々のゲート電
極と前記第４の絶縁ゲート電界効果型トランジスタのド
レイン端子とを接続して他の前記起動用入力端子及び定
電圧出力端子を形成することを特徴とする請求項１に記
載の基準電圧発生回路。 - 【請求項３】 前記第２の相補型絶縁ゲート電界効果型
トランジスタ回路は、前記電源電圧の間に直列接続され
た容量と抵抗機能素子と、前記容量と前記抵抗機能素子
の接続点の電位を入力とする第１のインバータ回路と、
前記第１のインバータ回路の出力電位を入力とする第２
のインバータ回路と、前記第１のインバータ回路の出力
電位によりゲート電極が駆動されて接地電源端子と前記
第１の起動用出力端子との間に設けられた第２導電型の
第５の絶縁ゲート電界効果型トランジスタと、前記第２
のインバータ回路の出力電位によりゲート電極が駆動さ
れて前記電源端子と前記第２の起動用出力端子との間に
設けられた第１導電型の第６の絶縁ゲート電界効果型ト
ランジスタとから成ることを特徴とする請求項１に記載
の基準電圧発生回路。
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|---|---|---|---|
| JP7265796A JPH09114534A (ja) | 1995-10-13 | 1995-10-13 | 基準電圧発生回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7265796A JPH09114534A (ja) | 1995-10-13 | 1995-10-13 | 基準電圧発生回路 |
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|---|---|
| JPH09114534A true JPH09114534A (ja) | 1997-05-02 |
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ID=17422164
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|---|---|---|---|
| JP7265796A Pending JPH09114534A (ja) | 1995-10-13 | 1995-10-13 | 基準電圧発生回路 |
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