JP3318105B2

JP3318105B2 - 起動回路

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Publication number: JP3318105B2
Application number: JP05908094A
Authority: JP
Inventors: 一人土田; 尚子諏訪
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-08-17
Filing date: 1994-03-29
Publication date: 2002-08-26
Anticipated expiration: 2017-08-26
Also published as: US6060918A; JPH07110721A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、バイアス供給回路を
起動する起動回路に関し、特に半導体集積回路内に形成
された起動回路の集積度の向上に関するものである。

【０００２】

【従来の技術】図１０は従来のＣＭＯＳＩＣ（compleme
ntary metal-oxide semiconductor integrated circuit
s ）で構成された起動回路の構成を示すための回路図で
ある。図において、１は電源電位Ｖ_DDが与えられる電源
電位点、２は接地電位ＧＮＤが与えられる接地電位点、
Ｑ１はソースを電源電位点１に接続したＰチャネルＭＯ
Ｓトランジスタ、Ｒ１は一方端を接地電位点２に接続す
るとともに、他方端をＰチャネルＭＯＳトランジスタＱ
１のドレイン及びゲートに接続した抵抗である。また、
符号３で示された点線で囲まれている回路は、起動回路
であり、起動回路３によって起動されるバイアス供給回
路は、符号４で示す点線で囲まれた回路である。

【０００３】さらに、Ｒ２は一方端を電源電位点１に接
続するとともに、他方端をバイアス供給回路４に接続し
た抵抗、Ｑ２はソースを抵抗Ｒ２の他方端に接続すると
ともに、ドレインをバイアス供給回路４に接続したＰチ
ャネルＭＯＳトランジスタである。ＰチャネルＭＯＳト
ランジスタＱ２は、そのゲートを抵抗Ｒ１の他方端に接
続して、抵抗Ｒ１の他方端と抵抗Ｒ２の他方端との間に
発生する電圧によってオン状態とオフ状態との切替えを
行う。

【０００４】バイアス供給回路４は、抵抗Ｒ３とＰＭＯ
ＳトランジスタＱ３，Ｑ４とＮＭＯＳトランジスタＱ５
〜Ｑ７で構成されている。以下、ＮチャネルＭＯＳトラ
ンジスタをＮＭＯＳ、ＰチャネルＭＯＳトランジスタを
ＰＭＯＳと記す。

【０００５】抵抗Ｒ３の一方端及びＰＭＯＳＱ４のソー
スは、抵抗Ｒ２の他方端に接続されている。ＰＭＯＳＱ
３のソースは抵抗Ｒ３の他方端に接続され、ＰＭＯＳＱ
３のドレインはＮＭＯＳＱ５のドレインに接続されてい
る。ＰＭＯＳＱ３のゲートはＮＭＯＳＱ４のゲート及び
ドレインに接続されている。ＮＭＯＳＱ６のドレインは
ＰＭＯＳＱ４のドレインに接続されるとともに、ＮＭＯ
ＳＱ６のゲートはＮＭＯＳＱ５のゲート及びドレインに
接続されている。ＮＭＯＳＱ５，Ｑ６のソースは接地電
位点２に接続されている。ＮＭＯＳＱ７は、ゲートをＮ
ＭＯＳＱ５のゲートに接続されるとともに、ソースを接
地電位点２に接続され、ドレインを通して直流電流を供
給する。

【０００６】次に、起動回路及びバイアス供給回路の設
計例を示す。ＰＭＯＳＱ１〜Ｑ４、ＮＭＯＳＱ５〜Ｑ７
及び抵抗Ｒ１〜Ｒ３は同一の工程で作成されるものとし
て、そのサイズあるいは特性値は、ＰＭＯＳＱ１のゲー
ト幅とゲート長の比（以下Ｗ／Ｌという）が２００／
３、抵抗Ｒ１の抵抗値が１５０ｋΩ、ＰＭＯＳＱ２のＷ
／Ｌが３０／３、抵抗Ｒ２の抵抗値が５ｋΩ、抵抗Ｒ３
の抵抗値が１０ｋΩ、ＰＭＯＳＱ３のＷ／Ｌが５４０／
３、ＰＭＯＳＱ４のＷ／Ｌが４０／３、ＮＭＯＳＱ５〜
Ｑ７のＷ／Ｌが１０／２である。また、通常動作時の電
源電位Ｖ_DDは５Ｖである。

【０００７】図１１は図１０に示した起動回路３の構成
を示すレイアウト図である。図１１は実物をおよそ５５
０倍程度に拡大した図である。図において、１０はゲー
ト電極、１１はソース電極、１２はドレイン電極、１３
は拡散領域、１４は各電極間，電極と拡散領域，あるい
は拡散領域間の接続を行うため配線、１５は配線１４と
各電極や拡散領域との接続を行うためのコンタクトホー
ルである。また、図１０と同一符号は図１０と同一部分
を示す。抵抗Ｒ１，Ｒ２は、ＰＭＯＳトランジスタある
いはＮＭＯＳトランジスタを製造する段階で作られた拡
散領域１３を複数本直列に接続することによって所望の
抵抗値を得ている。

【０００８】次に、起動回路３の動作について説明す
る。電源電位Ｖ_DDは、電源が投入される前は、接地電位
ＧＮＤである。そのため、電源投入時に、ＰＭＯＳＱ１
のドレインと抵抗Ｒ１の他方端との接続点のノード５は
接地電位ＧＮＤにある。

【０００９】ＰＭＯＳＱ１は、順方向を向けて接続され
たダイオードと同じ動作するので、電源が投入されて、
電源電位Ｖ_DDが接地電位ＧＮＤから上昇して、ＰＭＯＳ
Ｑ１のしきい電圧を越えた時点で、ソースからドレイン
に向かってオン電流を流し始める。この電流が全て抵抗
Ｒ１を通して接地電位ＧＮＤに流れるので、この電流に
よって抵抗Ｒ１の両端に電圧が発生し、従ってノード５
の電位は電流の増加、即ち電源電位Ｖ_DDの上昇に伴って
高くなる。

【００１０】また、ＰＭＯＳＱ２は、ソースが抵抗Ｒ２
を介して電源電位点１に接続されており、そのため、バ
イアス供給回路４が動作していない状態では抵抗Ｒ２か
らバイアス供給回路４に電流がながれず、電源電位Ｖ_DD
の上昇に伴ってソース電位が上昇する。ソース電位が上
昇して、ノード５の電位とＰＭＯＳＱ２のソース電位と
の差がＰＭＯＳＱ２のしきい電圧より大きくなるとドレ
イン電流が流れ始める。

【００１１】ＰＭＯＳＱ２がオンすることによってバイ
アス供給回路４のＮＭＯＳＱ５，Ｑ６のゲート電位が上
昇すると、バイアス供給回路４に起動がかかる。バイア
ス供給回路４に起動がかかると、抵抗Ｒ２を通して電流
が流れはじめ、この電流によって抵抗Ｒ２で電圧降下が
発生する。そのため、ＰＭＯＳＱ２のソース電位が下が
り、また、ノード５の電位が上昇するのと合わせて、Ｐ
ＭＯＳＱ２はオフする。

【００１２】また、瞬間的に電源電位Ｖ_DDが下がった場
合等、バイアス供給回路４が動作しなくなった場合に
は、抵抗Ｒ２に流れる電流が無くなってＰＭＯＳＱ２の
ソース電位が電源電位Ｖ_DDと同じになることで、ＰＭＯ
ＳＱ２のゲート・ソース間電圧はＰＭＯＳＱ２のしきい
値電圧より大きくなり、ＰＭＯＳＱ２にドレイン電流が
流れはじめ、バイアス供給回路４に起動がかかる。

【００１３】なお、図１２に示すバイアス供給回路及び
起動回路は、図１０に示したバイアス供給回路とは電流
の供給方向の異なるバイアス供給回路及びそれに対応す
る起動回路である。図１２において、Ｑ６０はソースを
接地電位点２に接続したＮＭＯＳトランジスタ、Ｒ１０
は一方端を電源電位点１に接続するとともに、他方端を
ＮＭＯＳトランジスタＱ６０のドレイン及びゲートに接
続した拡散抵抗である。また、Ｒ１１は一方端を接地電
位点２に接続するとともに、他方端をバイアス供給回路
４ａに接続した拡散抵抗、Ｑ６１はゲートを抵抗Ｒ１０
の他方端に接続し、ソースを抵抗Ｒ１１の他方端に接続
するとともに、ドレインをバイアス供給回路４ａに接続
したＮＭＯＳトランジスタである。

【００１４】また、符号３ｘで示された点線で囲まれて
いる回路は、起動回路であり、起動回路３ｘによって起
動されるバイアス供給回路は、符号４ａで示す点線で囲
まれた回路である。ＮＭＯＳトランジスタＱ６１は、抵
抗Ｒ１０の他方端と抵抗Ｒ１１の他方端との間に発生す
る電圧によってオン状態とオフ状態との切替えを行う。

【００１５】バイアス供給回路４ａは、抵抗Ｒ６とＮＭ
ＯＳトランジスタＱ１９，Ｑ２０とＰＭＯＳトランジス
タＱ２１〜Ｑ２３で構成されている。抵抗Ｒ６の一方端
及びＮＭＯＳＱ２０のソースは、抵抗Ｒ１１の他方端に
接続されている。ＮＭＯＳＱ１９のソースは抵抗Ｒ６の
他方端に接続され、ＮＭＯＳＱ１９のドレインはＰＭＯ
ＳＱ２１のドレインに接続されている。ＮＭＯＳＱ１９
のゲートはＰＭＯＳＱ２０のゲート及びドレインに接続
されている。

【００１６】ＰＭＯＳＱ２２のドレインはＮＭＯＳＱ２
０のドレインに接続されるとともに、ＰＭＯＳＱ２２の
ゲートはＰＭＯＳＱ２１のゲート及びドレインに接続さ
れている。ＰＭＯＳＱ２１，Ｑ２２のソースは電源電位
点１に接続されている。ＰＭＯＳＱ２３は、ゲートをＰ
ＭＯＳＱ２１のゲートに接続されるとともに、ソースを
電源電位点１に接続され、ドレインを通して直流電流を
供給する。

【００１７】次に動作について説明する。電源投入直
後、ノード１８の電位が下がりＮＭＯＳトランジスタＱ
６０のしきい値電圧Ｖ_TH以上になると、拡散抵抗Ｒ１０
を介してＮＭＯＳトランジスタＱ６０のドレイン電流が
流れる。この時ノード１８の電位はＮＭＯＳトランジス
タＱ６０のしきい値電圧Ｖ_THにクランプされ電流値は
（Ｖ_CC−Ｖ_TH）を拡散抵抗Ｒ１０の抵抗値で割った値と
なる。また拡散抵抗Ｒ１１には電流が流れていないた
め、ＮＭＯＳトランジスタＱ６１のソース電位はＧＮＤ
電位であり、ノード１８の電位がＮＭＯＳトランジスタ
Ｑ６０のしきい値電圧Ｖ_THにクランプされているのた
め、ＮＭＯＳトランジスタＱ６１がオンする。これによ
り、ＰＭＯＳトランジスタＱ２１，Ｑ２２のゲート電位
が下がり、ＰＭＯＳトランジスタＱ２１のドレイン電流
が流れる。この電流により、拡散抵抗Ｒ１１で電圧降下
が起こるためＮＭＯＳトランジスタＱ６１のソース電位
が下がり、ＮＭＯＳトランジスタＱ６１がオフするた
め、起動回路３ｘはオフする。この時、バイアス供給回
路４ａは既にオンの状態で安定しているため、ＰＭＯＳ
トランジスタＱ２３は定電流源として動作する。

【００１８】図１２の起動回路の場合、拡散抵抗Ｒ１０
の両端には常に（Ｖ_CC−Ｖ_TH）の電圧がかかり、電流を
少なく押さえるためには、拡散抵抗Ｒ１０には大きな値
を必要とした。また、供給回路の定電流の電流値によっ
ては、拡散抵抗Ｒ１１にも大きな値を必要とした。この
ため、レイアウト面積が非常に大きくなるという問題点
があった。

【００１９】

【発明が解決しようとする課題】従来の起動回路は以上
のように構成されいているので、バイアス供給回路４に
起動がかかった定常状態のとき、ＰＭＯＳＱ２をオフす
るためにＰＭＯＳＱ２のゲート・ソース間電圧Ｖ_GSがそ
のスレッシュホールド電圧Ｖ_THよりも小さくしなければ
ならないので、ノード５の電位を高く設定する必要があ
り、ＰＭＯＳＱ１〜Ｑ４やＮＭＯＳＱ５〜Ｑ７を製造す
るための工程によって同時に抵抗Ｒ１を得るためには、
パターンレイアウト面積が大きくなるという問題点があ
った。

【００２０】また、抵抗Ｒ１のパターンレイアウト面積
を小さくするために高抵抗の工程を付加すると、マスク
枚数の増加及びウエハプロセス工程の増加が必要とな
り、製造費用が増大するという問題点があった。

【００２１】この発明は上記のような問題点を解消する
ためになされたもので、起動回路のパターンレイアウト
面積を小さくすることを目的とし、さらに、製造の工程
数を増加させることなく、起動回路のパターンレイアウ
ト面積を小さくすることを目的とする。

【００２２】

【課題を解決するための手段】第１の発明に係る起動回
路は、第１導電型の絶縁ゲート型トランジスタ及び第２
導電型の絶縁ゲート型トランジスタを含む半導体集積回
路内に形成され、第１及び第２の電源電位に接続される
とともに、起動状態で前記第１及び第２の電源電位から
の電流が流れる被起動回路に接続され、前記被起動回路
を起動するための起動回路であって、前記第１あるいは
第２の電源電位に接続されたゲート、前記第２の電源電
位に接続されたドレインあるいはソースを有し、前記第
１導電型及び第２導電型の絶縁ゲート型トランジスタの
製造工程によって製造可能な少なくとも一つの第１の絶
縁ゲート型トランジスタと、前記第１あるいは第２の電
源電位と前記第１の絶縁ゲート型トランジスタとの間
で、前記第１の絶縁ゲート型トランジスタと直列に順方
向を向けて接続され、アノード及びカソードを有し、オ
ン状態で前記アノードと前記カソードとの間に所定の電
圧降下を発生する、前記第１導電型及び第２導電型の絶
縁ゲート型トランジスタの製造工程によって製造可能な
ダイオード手段と、前記第１あるいは前記第２の電源電
位に接続された一方端、及び前記被起動回路に接続され
た他方端を有し、前記一方端と前記他方端との間に所定
の抵抗値を持ち、起動状態で前記被起動回路に前記第１
及び第２の電源電位からの電流を流すための、前記第１
導電型及び第２導電型の絶縁ゲート型トランジスタの製
造工程によって製造可能な電圧降下手段と、前記電圧降
下手段の前記他方端に接続された入力端子、前記被起動
回路に接続された出力端子、及び前記ダイオード手段の
前記カソードに接続された制御端子を有し、前記制御端
子と前記入力端子との間の電位差に応じて前記入力端子
と前記出力端子との接続／非接続を行う、前記第１導電
型及び第２導電型の絶縁ゲート型トランジスタの製造工
程によって製造可能なスイッチング手段とを備えて構成
される。

【００２３】第２の発明に係る起動回路は、第１導電型
の絶縁ゲート型トランジスタ及び第２導電型の絶縁ゲー
ト型トランジスタを含む半導体集積回路内に形成され、
第１及び第２の電源電位に接続されるとともに、起動状
態で前記第１及び第２の電源電位からの電流が流れる被
起動回路に接続され、前記被起動回路を起動するための
起動回路であって、前記第１あるいは第２の電源電位に
接続されたゲート、前記第２の電源電位に接続されたド
レインあるいはソースを有し、前記第１導電型及び第２
導電型の絶縁ゲート型トランジスタの製造工程によって
製造可能な少なくとも一つの第１の絶縁ゲート型トラン
ジスタと、前記第１あるいは第２の電源電位と前記第１
の絶縁ゲート型トランジスタとの間で、前記第１の絶縁
ゲート型トランジスタと直列に順方向を向けて接続さ
れ、アノード及びカソードを有し、オン状態で前記アノ
ードと前記カソードとの間に所定の電圧降下を発生す
る、前記第１導電型及び第２導電型の絶縁ゲート型トラ
ンジスタの製造工程によって製造可能なダイオード手段
と、前記ダイオード手段の前記カソードに接続された入
力端、及び出力端を持ち、前記入力端の電位が所定の電
位よりも前記第２の電源電位に近ければ前記第１の電源
電位を出力し、前記入力端の電位が前記所定の電位より
も前記第１の電源電位に近ければ前記第２の電源電位を
出力する、前記第１導電型及び第２導電型の絶縁ゲート
型トランジスタの製造工程によって製造可能なインバー
タと、前記第１あるいは前記第２の電源電位に接続され
た一方端、及び前記被起動回路に接続された他方端を有
し、前記一方端と前記他方端との間に所定の抵抗値を持
ち、起動状態で前記被起動回路に前記第１及び第２の電
源電位からの電流を流すための、前記第１導電型及び第
２導電型の絶縁ゲート型トランジスタの製造工程によっ
て製造可能な電圧降下手段と、前記電圧降下手段の前記
他方端に接続された入力端子、前記被起動回路に接続さ
れた出力端子、及び前記インバータの前記出力端に接続
された制御端子を有し、前記制御端子と前記入力端子と
の間の電位差に応じて前記入力端子と前記出力端子との
接続／非接続を行う、前記第１導電型及び第２導電型の
絶縁ゲート型トランジスタの製造工程によって製造可能
なスイッチング手段とを備えて構成されている。

【００２４】第３の発明に係る起動回路は、第１あるい
は第２の発明の起動回路において、前記ダイオード手段
が、前記第１あるいは第２の電源電位に接続されたソー
ス、並びに前記スイッチング手段の前記制御電極に接続
されたゲート及びドレインを有し、前記第１導電型及び
第２導電型の絶縁ゲート型トランジスタの製造工程によ
って製造可能な第２の絶縁ゲート型トランジスタを含ん
で構成されている。

【００２５】第４の発明に係る起動回路は、第１あるい
は第２の発明の起動回路において、前記電圧降下手段
が、前記第１あるいは前記第２の電源電位に接続された
一方端、及び前記被起動回路に接続された他方端を有す
るとともに、前記一方端と前記他方端との間に所定の抵
抗値を持ち、前記第１導電型及び第２導電型の絶縁ゲー
ト型トランジスタの製造工程によって製造可能な拡散抵
抗を含んで構成されている。

【００２６】第５の発明に係る起動回路は、第１導電型
の絶縁ゲート型トランジスタ及び第２導電型の絶縁ゲー
ト型トランジスタを含む半導体集積回路内に形成され、
第１及び第２の電源電位に接続されるとともに、起動状
態で前記第１及び第２の電源電位からの電流が流れる被
起動回路に接続され、前記被起動回路を起動するための
起動回路であって、前記第１あるいは前記第２の電源電
位に共通に接続されているゲート、ソース及びドレイン
を有するとともに、前記第１の電源電位と前記第２の電
源電位との間に直列に接続され、前記第１導電型及び第
２導電型の絶縁ゲート型トランジスタの製造工程によっ
て製造可能な複数の第１の絶縁ゲート型トランジスタ
と、前記第１あるいは前記第２の電源電位と複数の前記
第１の絶縁ゲート型トランジスタとの間で、複数の前記
第１の絶縁ゲート型トランジスタと直列に順方向を向け
て接続され、アノード及びカソードを有し、オン状態で
前記アノードと前記カソードとの間に所定の電圧降下を
発生するダイオード手段と、前記第１あるいは前記第２
の電源電位に接続された一方端、及び前記被起動回路に
接続された他方端を有し、前記一方端と前記他方端との
間に所定の抵抗値を持つ、起動状態で前記被起動回路に
前記第１及び第２の電源電位からの電流を流すための電
圧降下手段と、前記電圧降下手段の前記他方端に接続さ
れた入力端子、前記被起動回路に接続された出力端子、
及び前記ダイオード手段の前記カソードに接続された制
御端子を有し、前記制御端子と前記入力端子との間の電
位差に応じて前記入力端子と前記出力端子との接続／非
接続を行うスイッチング手段とを備えて構成されてい
る。

【００２７】第６の発明に係る起動回路は、第１導電型
の絶縁ゲート型トランジスタ及び第２導電型の絶縁ゲー
ト型トランジスタを含む半導体集積回路内に形成され、
第１及び第２の電源電位に接続されるとともに、起動状
態で前記第１及び第２の電源電位からの電流が流れる被
起動回路に接続され、前記被起動回路を起動するための
起動回路であって、前記第１あるいは前記第２の電源電
位に共通に接続されているゲート、ソース及びドレイン
を有し、前記第１の電源電位と前記第２の電源電位との
間に直列に接続された複数の前記第１の絶縁ゲート型ト
ランジスタと、前記第１あるいは前記第２の電源電位と
複数の前記第１の絶縁ゲート型トランジスタとの間で、
複数の前記第１の絶縁ゲート型トランジスタと直列に順
方向を向けて接続され、アノード及びカソードを有し、
オン状態で前記アノードと前記カソードとの間に所定の
電圧降下を発生するダイオード手段と、前記ダイオード
手段の前記カソードに接続された入力端、及び出力端を
持ち、前記入力端の電位が所定の電位よりも前記第２の
電源電位に近ければ前記第１の電源電位を出力し、前記
入力端の電位が前記所定の電位よりも前記第１の電源電
位に近ければ前記第２の電源電位を出力するインバータ
と、前記第１あるいは前記第２の電源電位に接続された
一方端、及び前記被起動回路に接続された他方端を有
し、前記一方端と前記他方端との間に所定の抵抗値を持
つ、起動状態で前記被起動回路に前記第１及び第２の電
源電位からの電流を流すための電圧降下手段と、前記電
圧降下手段の前記他方端に接続された入力端子、前記被
起動回路に接続された出力端子、及び前記インバータの
前記出力端に接続された制御端子を有し、前記制御端子
と前記入力端子との間の電位差に応じて前記入力端子と
前記出力端子との接続／非接続を行うスイッチング手段
とを備えて構成されている。

【００２８】第７の発明に係る起動回路は、第１導電型
の絶縁ゲート型トランジスタ及び第２導電型の絶縁ゲー
ト型トランジスタを含む半導体集積回路内に形成され、
第１及び第２の電源電位に接続されるとともに、起動状
態で前記第１及び第２の電源電位からの電流が流れる被
起動回路に接続され、前記被起動回路を起動するための
起動回路であって、前記第１の電源電位に接続された一
方端、及び他方端を有する電圧降下手段と、前記電圧降
下手段の前記他方端に接続された一方端、前記第２の電
源電位に接続された他方端、及び前記被起動回路に接続
された制御端子を有し、前記被起動回路が非起動状態の
ときに前記一方端と前記他方端との間の抵抗値が比較的
高い状態となり、前記被起動回路が起動状態となったと
きに前記抵抗値が比較的低い状態となる第１のスイッチ
手段と、前記電圧降下手段の前記他方端に接続された入
力端子、及び出力端子を有し、前記入力端子の電位が所
定のしきい値電圧より前記第１の電位に近いときは前記
出力端子から前記第２の電位を出力し、前記入力端子の
電位が前記所定のしきい値電圧より前記第２の電位に近
いときは前記出力端子から前記第１の電位を出力するイ
ンバータと、前記被起動回路の所定の２つの接続点にそ
れぞれ接続された一方端及び他方端並びに前記インバー
タの前記出力端子に接続された制御端子を有し、前記イ
ンバータが前記第１の電位を出力する場合に導通状態と
なり、前記インバータが前記第２の電位を出力する場合
に非導通状態となる第２のスイッチ手段とを備えて構成
されている。

【００２９】第８の発明に係る起動回路は、第７の発明
の起動回路において、前記インバータと前記電圧降下手
段に関する設計条件の許容範囲内で、前記インバータの
占有面積と前記電圧降下手段の占有面積との和が最小に
なるように、前記インバータの前記しきい値電圧を前記
第１の電位に近づけるとともに前記電圧降下手段が前記
一方端と前記他方端との間に有す抵抗値を小さくするこ
とを特徴とする。

【００３０】

【作用】第１の発明における第１の絶縁ゲート型トラン
ジスタは、例えば電源を投入することによって第１の電
源電位と第２の電源電位との電位差が０Ｖから半導体集
積回路動作時の定格電圧へと変化するため、ゲートを第
１あるいは第２の電源電位に接続することで第１の電源
電位と第２の電源電位との電位差が第１の絶縁ゲート型
トランジスタのしきい値電圧より大きくなったときにオ
ン状態となる。

【００３１】また、被起動回路が非動作状態の時に、電
圧降下手段を通して被起動回路に流れる電流がないた
め、電圧降下手段の他方端の電位を第１の電源電位ある
いは第２の電源電位とほぼ同じ電位とすることができ
る。

【００３２】そして、第１の絶縁ゲート型トランジスタ
のオン抵抗の抵抗値の設定をダイオード手段のオン抵抗
より十分大きくしておくことで、ダイオード手段がオン
状態のときにそのカソードの電位は、アノードの電位に
対して所定の電圧降下分に相当する電位差だけ異なった
電位にすることができる。

【００３３】従って、スイッチング手段の制御端子と入
力端子との間にダイオード手段で発生する所定の電圧降
下に相当する電位差が生じて、それによってスイッチン
グ手段が接続状態となる。スイッチング手段が接続状態
となることで被起動回路にスイッチング手段を通して電
流を供給することができる。

【００３４】スイッチング手段が接続状態となって被起
動回路が起動することによって電圧降下手段を通して電
流が流れはじめると、電圧降下手段に発生する電圧降下
によってその入力端子と制御端子との間の電位差が小さ
くなり、スイッチング手段は非接続状態となる。

【００３５】そして、これら第１の絶縁ゲート型トラン
ジスタ、ダイオード手段、電圧降下手段及びスイッチン
グ手段は、半導体集積回路を構成する第１導電型及び第
２導電型の絶縁ゲート型トランジスタを製造する工程に
よって同時に形成することが可能である。

【００３６】第２の発明における第１の絶縁ゲート型ト
ランジスタは、例えば電源を投入することによって第１
の電源電位と第２の電源電位との電位差が０Ｖから半導
体集積回路動作時の定格電圧へと変化するため、ゲート
を第１あるいは第２の電源電位に接続することで第１の
電源電位と第２の電源電位との電位差が第１の絶縁ゲー
ト型トランジスタのしきい値電圧より大きくなったとき
にオン状態となる。

【００３７】第１の絶縁ゲート型トランジスタのオン抵
抗の抵抗値の設定をダイオード手段のオン抵抗より十分
大きくしておくことで、ダイオード手段がオン状態のと
きにそのカソードの電位を、そのアノードの電位から所
定の電圧降下分に相当する電位差だけ異なった電位にす
ることができる。

【００３８】また、ダイオード手段のカソードの電位が
所定の電位よりも第２の電源電位に近いときには被起動
回路が非動作状態になっていることが多く、このときイ
ンバータは第１の電源電位を出力するので、スイッチン
グ手段の制御端子と入力端子との間に生じる電位差によ
って、スイッチング手段が接続状態となる。スイッチン
グ手段が接続状態となることで被起動回路にスイッチン
グ手段を通して電流を供給することができる。

【００３９】そして、ダイオード手段のカソードの電位
が所定の電位よりも第１の電源電位に近づくと、インバ
ータの出力が第２の電源電位となり、スイッチング手段
は非接続状態となる。

【００４０】これら第１の絶縁ゲート型トランジスタ、
ダイオード手段、インバータ、電圧降下手段及びスイッ
チング手段は、第１導電型及び第２導電型の絶縁ゲート
型トランジスタを製造する工程によって同時に形成する
ことが可能である。

【００４１】第３の発明におけるダイオード手段を、第
１あるいは第２の電源電位に接続されたソース、並びに
スイッチング手段の制御電極に接続されたゲート及びド
レインを有する他の絶縁ゲート型トランジスタで構成す
ることによって、ダイオード手段は第１導電型及び第２
導電型の絶縁ゲート型トランジスタと同様の製造工程で
容易に形成できる。

【００４２】第４の発明における電圧降下手段は、第１
あるいは前記第２の電源電位に接続された一方端、及び
被起動回路に接続された他方端を有し、一方端と他方端
との間に所定の抵抗値を持つ拡散抵抗で構成することに
よって、所定の抵抗値を有する電圧降下手段を第１導電
型及び第２導電型の絶縁ゲート型トランジスタと同様の
製造工程で容易に形成することができる。

【００４３】第５の発明における複数の第１の絶縁ゲー
ト型トランジスタは、例えば電源を投入することによっ
て第１の電源電位が第２の電源電位と半導体集積回路動
作時の通常の第１の電源電位との間で変化するため、第
１の電源電位あるいは第２の電源電位に共通にゲートを
接続し、第１の電源電位と第２の電源電位との間に直列
に接続することによって、第１の電源電位と第２の電源
電位との電位差が第１の絶縁ゲート型トランジスタのし
きい値電圧より大きくなったときにオン状態となるよう
にしてある。複数の第１の絶縁ゲート型トランジスタの
オン抵抗の抵抗値の設定をダイオード手段のオン抵抗よ
り十分大きくしておくことで、ダイオード手段がオン状
態のときにそのカソードの電位を、そのアノードの電位
に対して所定の電圧降下分に相当する電位差だけ異なっ
た電位にすることができる。

【００４４】また、電圧降下手段を通して非起動回路に
流れる電流がないため、バイアス供給回路が非動作状態
の時に電圧降下手段の他方端の電位を第１の電源電位あ
るいは第２の電源電位とほぼ同じ電位とすることができ
る。

【００４５】従って、スイッチング手段の制御端子と入
力端子との間にダイオード手段で発生する所定の電圧降
下に相当する電位差が生じて、それによってスイッチン
グ手段がオンする。スイッチング手段が接続状態となる
ことで非起動回路にスイッチング手段を通して電流を供
給することができる。

【００４６】スイッチング手段が接続状態となって被起
動回路が起動することによって電圧降下手段を通して電
流が流れはじめると、電圧降下手段に発生する電圧降下
によってその入力端子と制御端子との間の電位差が小さ
くなり、スイッチング手段は非接続状態となる。

【００４７】そしてこの場合、複数の第１の絶縁ゲート
型トランジスタは、直列に接続することで、ゲート・ソ
ース間の電圧を小さくして、複数の第１の絶縁ゲート型
トランジスタの全体の抵抗値は、一つの絶縁ゲート型ト
ランジスタで構成するのに比べて、同一面積でも、より
高くすることができる。

【００４８】第６の発明における第１の絶縁ゲート型ト
ランジスタは、例えば電源を投入することによって第１
の電源電位と第２の電源電位との電位差が０Ｖから半導
体集積回路動作時の定格電圧へと変化するため、ゲート
を第１あるいは第２の電源電位に接続することで第１の
電源電位と第２の電源電位との電位差が第１の絶縁ゲー
ト型トランジスタのしきい値電圧より大きくなったとき
にオン状態となる。

【００４９】第１の絶縁ゲート型トランジスタのオン抵
抗の抵抗値の設定をダイオード手段のオン抵抗より十分
大きくしておくことで、ダイオード手段がオン状態のと
きにそのカソードの電位を、そのアノードの電位に対し
て所定の電圧降下分に相当する電位差だけ異なった電位
にすることができる。

【００５０】ダイオード手段のカソードの電位が所定の
電位よりも第２の電源電位に近いときには被起動回路が
非動作状態になっていることが多く、このときインバー
タは第１の電源電位を出力するので、スイッチング手段
の制御端子と入力端子との間に生じる電位差によって、
スイッチング手段が接続状態となる。スイッチング手段
が接続状態となることで被起動回路にスイッチング手段
を通して電流を供給することができる。

【００５１】ダイオード手段のカソードの電位が所定の
電位よりも第１の電源電位に近づくと、インバータの出
力が第２の電源電位となり、スイッチング手段は非接続
状態となる。

【００５２】そしてこの場合、複数の第１の絶縁ゲート
型トランジスタは、直列に接続することで、ゲート・ソ
ース間の電圧を小さくして、複数の第１の絶縁ゲート型
トランジスタの全体の抵抗値は、一つの絶縁ゲート型ト
ランジスタで構成するのに比べて、同一面積でも、より
高くすることができる。

【００５３】第７の発明におけるインバータが電圧降下
手段の他方端の電圧に応じて第２のスイッチ手段の導通
・非導通を制御することによって、被起動回路を起動す
る際に第２のスイッチ手段に与えるために電圧降下手段
が発生させなければならない電圧を小さくでき、電圧降
下手段の占有面積を減少させることができるという効果
がある。

【００５４】第８の発明におけるインバータのしきい値
電圧は、第１の電位に近づけことで電圧降下手段が一方
端と他方端との間に有す抵抗値を小さくすることが可能
になるが、インバータと電圧降下手段にはそれぞれ設計
条件の許容範囲が存在する。従って、その設計条件の範
囲内でインバータのしきい値電圧と電圧降下手段の抵抗
値との間に適切な関係を与えることにより、インバータ
の占有面積と電圧降下手段の占有面積との和が最小にな
るようにすることができる。

【００５５】

【実施例】以下、この発明の第１実施例について図１及
び図２を用いて説明する。図１はこの発明の第１実施例
によるＣＭＯＳＩＣで構成された起動回路の構成を示す
ための回路図である。図において、符号３ａで示された
点線で囲まれている回路は、起動回路であり、起動回路
３ａによって起動されるバイアス供給回路４は、図１０
に示した従来のバイアス供給回路４と同じ回路構成であ
る。

【００５６】図において、Ｑ１はソースを電源電位点１
に接続したＰＭＯＳ、Ｒ４は一方端を電源電位点１に接
続するとともに、他方端をバイアス供給回路４に接続し
た抵抗、Ｑ８〜Ｑ１０は共にゲートを電源電位点１に接
続し、ＰＭＯＳＱ１のドレインと接地電位点２との間に
直列に接続されたＮＭＯＳ、Ｑ２は抵抗Ｒ４の他方端に
接続するとともに、ドレインをバイアス供給回路４に接
続したＰＭＯＳである。ＰＭＯＳＱ２は、そのゲートを
ＮＭＯＳＱ８のドレインに接続して、ＮＭＯＳＱ８のド
レインと抵抗Ｒ４の他方端との間に発生する電圧によっ
てオン状態とオフ状態との切替えを行う。

【００５７】次に、起動回路の設計例を示す。ＰＭＯＳ
Ｑ１のドレインとＮＭＯＳＱ８のドレインとの接続点を
ノード２０とし、ノード２０の電位をＶ₂₀とする。ま
た、ＰＭＯＳＱ１がオンしている状態でのＰＭＯＳＱ１
のゲート・ソース間電圧をＶ_GS ₁とすると、ノード２０
の電位Ｖ₂₀は、（Ｖ_DD−Ｖ_GS1）で与えられる。

【００５８】また、バイアス供給回路４が動作している
状態で抵抗Ｒ４を通してバイアス供給回路４に流れる電
流をＩ₁、抵抗Ｒ４の抵抗値をｒ₄とすると、ＰＭＯＳ
Ｑ２のソース電位は、（Ｖ_DD−ｒ₄×Ｉ₁）で与えられ
る。

【００５９】従って、ＰＭＯＳＱ２のゲート・ソース間
電圧Ｖ_GS2は、（Ｖ_DD−ｒ₄×Ｉ₁）−（Ｖ_DD−
Ｖ_GS1）で与えられ、この式を整理すると、（Ｖ_GS1−
ｒ₄×Ｉ₁）となる。つまり、ＰＭＯＳＱ２のゲート・
ソース間電圧Ｖ_GS2は、ＰＭＯＳＱ１のスレッシュホー
ルド電圧と抵抗Ｒ４で発生する電圧降下によって決ま
り、電源電位Ｖ_DDの変動に依存しない値となる。

【００６０】バイアス供給回路４が動作したとき、ＰＭ
ＯＳＱ２をオフさせるには、ＰＭＯＳＱ２のスレッシュ
ホールド電圧Ｖ_TH2よりゲート・ソース間電圧Ｖ_GS2を
小さくする必要がある。従って、バイアス供給回路４が
動作しているとき、Ｖ_TH2＞Ｖ_GS1−ｒ₄×Ｉ₁という
条件を満たさなければならない。通常、Ｖ_THは、０．６
〜０．９Ｖなので、例えば、ＰＭＯＳＱ１のゲート・ソ
ース間電圧Ｖ_GS1を０．８５Ｖとし、ｒ₄×Ｉ₁を１Ｖ
とすれば、この条件は満たされる。電源電位Ｖ_DDを５
Ｖ、ＰＭＯＳＱ１からＮＭＯＳＱ８，Ｑ９，Ｑ１０を通
って流れる電流Ｉ₂を２８μＡとすると、直列に接続さ
れたＮＭＯＳＱ８，Ｑ９，Ｑ１０の全オン抵抗ｒは、ｒ
＝（Ｖ_DD−Ｖ_GS1）÷Ｉ₂から１５０ｋΩとなる。

【００６１】ここで、ＮＭＯＳＱ８，Ｑ９，Ｑ１０のそ
れぞれが５０ｋΩ以上の抵抗値を有することが必要であ
り、そのためには、ゲート長Ｌを小さくし、ゲート幅Ｗ
をゲート長Ｌの３０倍にすることで実現できる。この時
のゲート長Ｌとゲート幅Ｗとを抵抗のパターンに置き換
えた場合、３０シート分となる。例えば、同一形状で、
かつＭＯＳトランジスタ製造工程と同一工程で作成した
抵抗を用いると約３ｋΩとなり、ＮＭＯＳＱ８〜Ｑ１０
が有する抵抗値５０ｋΩと比べて非常に小さいものとな
る。

【００６２】ＮＭＯＳＱ８〜Ｑ１０は電源電位Ｖ_DDの変
動によって多少抵抗値が変化するが、電源電位Ｖ_DD1が
高いほど抵抗値が低くなるので、最も電源電位Ｖ_DDが高
い状態でＮＭＯＳＱ８〜Ｑ１０の抵抗値を設定すればよ
い。

【００６３】図１に示した起動回路３ａでは、複数のＮ
チャネルＭＯＳトランジスタを直列に接続している。Ｍ
ＯＳトランジスタのオン抵抗Ｒ_ONは数１で表される。な
お、数１において、βはトランジスタ利得係数である。

【００６４】

【数１】

【００６５】従って、ＮチャネルＭＯＳトランジスタ１
個で構成する場合に比べて、ＮＭＯＳＱ８，Ｑ９のゲー
ト・ソース間電圧Ｖ_GSが小さくなるので、同じゲート幅
で得ることができるオン抵抗Ｒ_ONの抵抗値は複数個に分
割して直列に接続したほうが大きくなる。そのため、同
じ抵抗値を得るのに複数個のＭＯＳトランジスタを直列
接続するほうがゲート幅が小さくなり、パターンレイア
ウト面積が小さくなる。

【００６６】ＰＭＯＳＱ１〜Ｑ４、ＮＭＯＳＱ５〜Ｑ１
０及び抵抗Ｒ３，Ｒ４は同一の工程で作成されるものと
して、そのサイズあるいは特性値は、ＰＭＯＳＱ１のゲ
ート幅とゲート長の比（以下Ｗ／Ｌという）が２００／
３、ＰＭＯＳＱ２のＷ／Ｌが３０／３、抵抗Ｒ３の抵抗
値が１０ｋΩ、抵抗Ｒ４の抵抗値が５ｋΩ、ＰＭＯＳＱ
３のＷ／Ｌが５４０／３、ＰＭＯＳＱ４のＷ／Ｌが４０
／３、ＮＭＯＳＱ５〜Ｑ７のＷ／Ｌが１０／２、ＮＭＯ
ＳＱ８〜Ｑ１０のＷ／Ｌが４／１２０である。また、通
常動作時の電源電位Ｖ_DDは５Ｖである。

【００６７】図２は図１に示した起動回路３ａの構成を
示すレイアウト図である。図２は図１１と同じ割合で拡
大してある。図において、１０はゲート電極、１１はソ
ース電極、１２はドレイン電極、１３は拡散領域、１４
は各電極間，電極と拡散領域，あるいは拡散領域間の接
続を行うため配線、１５は配線１４と各電極や拡散領域
との接続を行うためのコンタクトホールである。また、
図２において、図１と同一符号は図１と同一部分を示
す。抵抗Ｒ２は、ＰＭＯＳトランジスタあるいはＮＭＯ
Ｓトランジスタを製造する段階で作られた拡散領域１３
を複数本直列に接続することによって所望の抵抗値を得
ている。そして、ＮＭＯＳＱ８〜Ｑ１０によってＰＭＯ
ＳＱ２のゲート電位を与えているため、図１１に示した
従来の抵抗Ｒ１の占有面積に比べて、ＮＭＯＳＱ８〜Ｑ
１０の占有面積が小さいため起動回路３ａはその占有面
積を小さくできる。また、ＮＭＯＳＱ８〜Ｑ１０に分割
することで、それらを配置する際のレイアウトの自由度
が向上し、レイアウトが容易になる。

【００６８】次に、起動回路３ａの動作について説明す
る。電源電位Ｖ_DDは、電源が投入される前は、接地電位
ＧＮＤである。

【００６９】電源が投入されて電源電位Ｖ_DDが上昇し、
電源電位Ｖ_DDと接地電位ＧＮＤとの電位差がＮＭＯＳＱ
８〜Ｑ１０のしきい値電圧より大きくなった時点で、Ｎ
ＭＯＳＱ８〜Ｑ１０はオンする。

【００７０】ＰＭＯＳＱ１は、順方向を向けて接続され
たダイオードと同じ動作するので、電源が投入されて、
電源電位Ｖ_DDが接地電位ＧＮＤから上昇して、ＰＭＯＳ
Ｑ１のゲート・ソース間の電圧がＰＭＯＳＱ１のしきい
電圧を越えた時点で、ソースからドレインに向かってオ
ン電流を流し始める。この電流が全てＮＭＯＳＱ８〜Ｑ
１０を通して接地電位ＧＮＤに流れるので、この電流に
よってＮＭＯＳＱ８のドレインとＮＭＯＳＱ１０のソー
スとの間に電圧が発生し、従ってノード２０の電位は電
流の増加、即ち電源電位Ｖ_DDの上昇に伴って高くなる。

【００７１】また、ＰＭＯＳＱ２は、ソースが抵抗Ｒ４
を介して電源電位点１に接続されており、そのため、バ
イアス供給回路４が動作していない状態では抵抗Ｒ４か
らバイアス供給回路４に電流がながれず、電源電位Ｖ_DD
の上昇に伴ってソース電位が上昇する。ソース電位が上
昇して、ノード２０の電位とＰＭＯＳＱ２のソース電位
との差がＰＭＯＳＱ２のしきい電圧より大きくなるとド
レイン電流が流れ始める。

【００７２】ＰＭＯＳＱ２がオンすることによってバイ
アス供給回路４のＮＭＯＳＱ５，Ｑ６のゲート電位が上
昇すると、バイアス供給回路４に起動がかかる。バイア
ス供給回路４に起動がかかると、抵抗Ｒ４を通して電流
が流れはじめ、この電流によって抵抗Ｒ４で電圧降下が
発生する。そのため、ＰＭＯＳＱ２のソース電位が下が
り、また、ノード２０の電位が上昇するのと合わせて、
ＰＭＯＳＱ２はオフする。

【００７３】また、瞬間的に電源電位Ｖ_DDが下がった場
合等、バイアス供給回路４が動作しなくなった場合に
も、抵抗Ｒ４に流れる電流が無くなってＰＭＯＳＱ２の
ソースが電源電位Ｖ_DDと同じになることで、ＰＭＯＳＱ
２のしきい値電圧より大きくなり、ＰＭＯＳＱ２にドレ
イン電流が流れはじめ、バイアス供給回路４に起動がか
かる。

【００７４】次に、図１３乃至図１８を用いて図２に示
した起動回路の製造工程について説明する。図２におい
て、一点鎖線で示したａ−ａ断面図、ｂ−ｂ断面図及び
ｃ−ｃ断面図を図１３〜図１８の（ａ）、（ｂ）及び
（ｃ）にそれぞれ示す。ただし、図１３乃至図１８はそ
の構成を説明するための概念図であり、図における各部
の大きさは図２とは一致しない。

【００７５】図１３乃至図１８において、５０はＰ型基
板、５１はＮウエル、５２はＰウエル、５３はフィール
ド酸化膜、５４はＭＯＳトランジスタのゲート電極を形
成するためのポリシリコン、５５はＭＯＳトランジスタ
のゲート電極を形成するためのタングステンシリサイ
ド、５６はＮＭＯＳトランジスタのソースまたはドレイ
ンを形成するためのＮ⁺ 拡散層、５７はＭＯＳトランジ
スタのゲート絶縁膜、５８はＰＭＯＳトランジスタのソ
ースまたはドレインを形成するためのＰ⁺ 拡散層、５９
は層間絶縁を行うための酸化膜、６０はトランジスタの
電極や抵抗の端子との電気的接続を行うためのアルミニ
ウム配線である。

【００７６】次に、製造工程を順に説明する。まず、Ｐ
基板５０上にエピタキシャル層を形成した後、エピタキ
シャル層中に不純物を注入して、素子を形成するための
Ｎウエル５１及びＰウエル５２を形成する。そして、素
子を分離するためのフィールド酸化膜５３を形成した状
態を示しているのが図１３である。

【００７７】次に、酸化膜上にＭＯＳトランジスタのゲ
ート電極を形成するためのポリシリコン５４とタングス
テンシリサイド５５を設ける（図１４）。そして、マス
クを形成するとともにこのポリシリコン５４及びタング
ステンシリサイド５５の積層体及びフィールド酸化膜５
３をマスクとして、不純物を注入し、ＮＭＯＳトランジ
スタのソース及びドレインを形成するためのＮ⁺拡散層
５６を形成する（図１５）。その際、図１５（ｂ）に示
すように、拡散抵抗を形成するためのＮウエル５１にも
Ｎ⁺拡散層５６を形成する。同様に、所定のマスクを形
成するとともにこのポリシリコン５４及びタングステン
シリサイド５５の積層体及びフィールド酸化膜５３をマ
スクとして、不純物を注入し、ＰＭＯＳトランジスタの
ソース及びドレインを形成するためのＰ⁺拡散層５８を
形成する。その後、Ｎ⁺拡散層５６やＰ⁺拡散層５８上
の酸化膜を除去する（図１６）。

【００７８】次に、Ｎ⁺拡散層５６やＰ⁺拡散層５８上
のコンタクトをとる必要のある部分を除いて配線層を形
成するため層間絶縁用の酸化膜５９を形成する（図１
７）。そして各素子の電気的接続を行うためにアルミニ
ウム配線６０を形成する（図１８）。

【００７９】このように、図２に示したＰＭＯＳトラン
ジスタＱ１及びＮＭＯＳトランジスタＱ８〜Ｑ１０の製
造工程の中で拡散抵抗Ｒ４を形成することができる。ま
た、図１に示すＭＯＳトランジスタＱ１〜Ｑ１０の製造
工程の中で拡散抵抗Ｒ３，Ｒ４が構成できる。

【００８０】なお、上記実施例では、ＮＭＯＳＱ８〜Ｑ
１０にエンハンスメント形ＭＯＳＦＥＴを用いたが、デ
プレッション形ＭＯＳＦＥＴを用いてもよく、上記実施
例と同様の効果を奏する。

【００８１】次に、この発明の第２実施例を図３を用い
て説明する。図３において、Ｑ１はソースを電源電位点
１に接続したＰＭＯＳ、Ｒ４は一方端を電源電位点１に
接続するとともに、他方端をバイアス供給回路４に接続
した抵抗、Ｑ１１〜Ｑ１３は共にゲートを接地電位点２
に接続し、ＰＭＯＳＱ１のドレインと接地電位点２との
間に直列に接続されたＰＭＯＳ、Ｑ２は抵抗Ｒ４の他方
端に接続するとともに、ドレインをバイアス供給回路４
に接続したＰＭＯＳである。また、２５はＰＭＯＳＱ１
のドレインとＰＭＯＳＱ１１のドレインとの接続点であ
るノードを示している。ＰＭＯＳＱ２は、そのゲートを
ＰＭＯＳＱ１１のドレインに接続して、ＰＭＯＳＱ１１
のドレインと抵抗Ｒ４の他方端との間に発生する電圧に
よってオン状態とオフ状態との切替えを行う。バイアス
供給回路４の構成は、第１実施例に示したバイアス供給
回路４と同一の構成である。

【００８２】起動回路３ｂは、ＰＭＯＳＱ１，Ｑ２，Ｑ
１１〜Ｑ１３及び抵抗Ｒ４で構成されている。ＰＭＯＳ
Ｑ１１〜Ｑ１３はゲートを接地電位点２に接続し、ＰＭ
ＯＳＱ１のドレインと接地電位点２との間に直列に接続
されている。その他の構成は図１に示した回路と同じで
あり、図３に示す起動回路３ｂが図１に示した起動回路
３ａと異なる点は、ＰＭＯＳＱ１のドレインと接地電位
点２との間に直列に接続されるＭＯＳトランジスタをゲ
ートを接地電位ＧＮＤに接続したＰチャネルＭＯＳトラ
ンジスタとした点である。

【００８３】図３に示した回路の動作は、電源電位Ｖ_DD
が上昇することによってＰＭＯＳＱ１１〜Ｑ１３がオン
するとノード２５の電位が下がるので、ＰＭＯＳＱ２が
オンし、図１に示した起動回路３ａと同じ働きをするよ
うな動作となる。そのためには、直列に接続されたＰＭ
ＯＳＱ１１〜Ｑ１３の抵抗値が、図１中の直列に接続さ
れたＮＭＯＳＱ８〜Ｑ１０の抵抗値と同等の値を有する
ことが必要である。そして、このようなＰＭＯＳＱ１１
〜Ｑ１３を用いることによって第１実施例と同様に占有
面積を削減することができる。

【００８４】次に、この発明の第３実施例を図４を用い
て説明する。図４はこの発明の第３実施例によるＣＭＯ
ＳＩＣで構成された起動回路の構成を示すための回路図
である。図において、Ｑ１５はソースを接地電位点２に
接続したＮＭＯＳ、Ｑ１７はドレインをＮＭＯＳＱ１５
のドレイン及びゲートに接続するとともに、ゲートを接
地電位点２に接続したＰＭＯＳ、Ｑ１８はソースを電源
電位点１に接続し、ドレインをＰＭＯＳＱ１７のソース
に接続し、ゲートを接地電位点２に接続したＰＭＯＳで
ある。また、符号３ｄで示された点線で囲まれている回
路は、起動回路であり、起動回路３ｄによって起動され
るバイアス供給回路は、符号４ａで示す点線で囲まれた
回路である。

【００８５】さらに、Ｒ５は一方端を接地電位点２に接
続するとともに、他方端をバイアス供給回路４ａに接続
した抵抗、Ｑ１６はソースを抵抗Ｒ５の他方端に接続す
るとともに、ドレインをバイアス供給回路４ａに接続し
たＮＭＯＳである。ＮＭＯＳＱ１６は、そのゲートをＮ
ＭＯＳＱ１５のドレインに接続して、抵抗Ｒ５の他方端
とＮＭＯＳＱ１５のドレインとの間に発生する電圧によ
ってオン状態とオフ状態との切替えを行う。

【００８６】バイアス供給回路４ａは、抵抗Ｒ６とＮＭ
ＯＳＱ１９，Ｑ２０とＰＭＯＳＱ２１〜Ｑ２３で構成さ
れている。

【００８７】抵抗Ｒ６の一方端及びＮＭＯＳＱ２０のソ
ースは、抵抗Ｒ５の他方端に接続されている。ＮＭＯＳ
Ｑ１９のソースは抵抗Ｒ６の他方端に接続され、ＮＭＯ
ＳＱ１９のドレインはＰＭＯＳＱ２１のドレインに接続
されている。ＮＭＯＳＱ１９のゲートはＮＭＯＳＱ２０
のゲート及びドレインに接続されている。ＰＭＯＳＱ２
２のドレインはＮＭＯＳＱ２０のドレインに接続される
とともに、ＰＭＯＳＱ２２のゲートはＰＭＯＳＱ２１の
ゲート及びドレインに接続されている。ＰＭＯＳＱ２
１，Ｑ２２のソースは電源電位点１に接続されている。
ＰＭＯＳＱ２３は、ゲートをＰＭＯＳＱ２１のゲートに
接続されるとともに、ソースを電源電位点１に接続さ
れ、ドレインを通して直流電流を供給する。

【００８８】次に、起動回路３ａの動作について説明す
る。電源電位Ｖ_DDは、電源が投入される前は、接地電位
ＧＮＤである。電源が投入されて電源電位Ｖ_DDが上昇
し、電源電位Ｖ_DDと接地電位ＧＮＤとの電位差がＰＭＯ
ＳＱ１７，Ｑ１８のしきい値電圧より大きくなった時点
で、ＰＭＯＳＱ１７，Ｑ１８はオンする。

【００８９】ＮＭＯＳＱ１５は、順方向を向けて接続さ
れたダイオードと同じ動作するので、電源が投入され
て、電源電位Ｖ_DDが接地電位ＧＮＤから上昇して、ＮＭ
ＯＳＱ１５のゲート・ソース間の電圧がＮＭＯＳＱ１５
のしきい電圧を越えた時点で、ソースからドレインに向
かってオン電流を流し始める。この電流が全てＰＭＯＳ
Ｑ１７，Ｑ１８を通して電源電位Ｖ_DDに流れるので、こ
の電流によってＰＭＯＳＱ１７のドレインとＰＭＯＳＱ
１８のソースとの間に電圧が発生するが、ＮＭＯＳＱ１
５のオン抵抗に比べてＰＭＯＳＱ１７，Ｑ１８のオン抵
抗が大きいため、、ノード３５の電位は電流の増加、即
ち電源電位Ｖ_DDの上昇とは無関係にＮＭＯＳＱ１５のし
きい値電圧付近にある。

【００９０】また、ＮＭＯＳＱ１６は、ソースが抵抗Ｒ
５を介して接地電位点２に接続されており、そのため、
バイアス供給回路４ａが動作していない状態ではソース
電位が接地電位ＧＮＤにある。そして、ノード３５の電
位とＮＭＯＳＱ１６のソース電位との差がＮＭＯＳＱ１
６のしきい電圧より大きくなるとドレイン電流が流れ始
める。

【００９１】ＮＭＯＳＱ１６がオンすることによってバ
イアス供給回路４ａのＰＭＯＳＱ２１，Ｑ２２のゲート
電位が下がると、バイアス供給回路４ａに起動がかか
る。バイアス供給回路４ａに起動がかかると、抵抗Ｒ５
を通して電流が流れはじめ、この電流によって抵抗Ｒ５
で電圧降下が発生する。そのため、ＮＭＯＳＱ１６のソ
ース電位が上がり、ＮＭＯＳＱ１６はオフする。

【００９２】また、瞬間的に電源電位Ｖ_DDが下がった場
合等、例えばノード３５の電位が０ＶからＮＭＯＳＱ１
５のしきい値電圧上がった状態でバイアス供給回路４ａ
が動作しなくなった場合には、抵抗Ｒ５に流れる電流が
無くなってＮＭＯＳＱ１６のソースが接地電位ＧＮＤと
同じになることで、ＮＭＯＳＱ１６のしきい値電圧より
大きくなり、ＮＭＯＳＱ１６にドレイン電流が流れはじ
め、バイアス供給回路４ａに起動がかかる。

【００９３】なお、上記実施例では、ＰＭＯＳＱ１７，
Ｑ１８にエンハンスメント形ＭＯＳＦＥＴを用いたが、
デプレッション形ＭＯＳＦＥＴを用いてもよく、上記実
施例と同様の効果を奏する。

【００９４】次に、この発明の第４実施例について図５
を用いて説明する。図５はこの発明の第４実施例による
ＣＭＯＳＩＣで構成された起動回路の構成を示すための
回路図である。図において、符号３ｅで示された点線で
囲まれている回路は、起動回路であり、起動回路３ｅに
よって起動されるバイアス供給回路４ａは、図４に示し
たバイアス供給回路４ａと同じ回路構成である。

【００９５】図において、Ｑ２４はソースを電源電位点
１に接続したＰＭＯＳ、Ｒ７は一方端を接地電位点２に
接続するとともに、他方端をバイアス供給回路４ａに接
続した抵抗、Ｑ２５〜Ｑ２７は共にゲートを電源電位点
１に接続し、ＰＭＯＳＱ２４のドレインと接地電位点２
との間に直列に接続されたＮＭＯＳ、Ｑ２８は抵抗Ｒ７
の他方端に接続するとともに、ドレインをバイアス供給
回路４ａに接続したＮＭＯＳである。ＮＭＯＳＱ２８
は、そのゲートをインバータ４１を介してＮＭＯＳＱ２
５のドレインに接続して、ＮＭＯＳＱ２５のドレインの
電位に応じてインバータ４１が出力する電圧によってオ
ン状態とオフ状態との切替えを行う。

【００９６】インバータ４１によってＮＭＯＳＱ２８の
オン状態、オフ状態の切替えを行うため、ノード４０の
電位がインバータ４１のしきい値電圧より高いか否かに
よってＮＭＯＳＱ２８のオン・オフ動作を確実に行え
る。従って、ＮＭＯＳＱ２５〜Ｑ２７の抵抗値は、電源
電位Ｖ_DDが動作電圧（５Ｖ）のとき、ノード４０の電位
がインバータ４１のしきい値電圧より十分高くなるよう
に設定してあれば良い。

【００９７】なお、図８にインバータ４１とその回路構
成例を示す。図８において、４１ａはインバータ４１の
入力端、４１ｂはインバータ４１の出力端である。Ｑ４
１はエンハンスメント形ＰＭＯＳ、Ｑ４２〜Ｑ４４，Ｑ
４６はエンハンスメント形ＮＭＯＳ、Ｑ４５はデプレッ
ション形ＮＭＯＳである。図８（ｂ）にはＣＭＯＳイン
バータ、図８（ｃ），図８（ｄ）にはＮＭＯＳインバー
タを示してある。

【００９８】次に、この発明の第５実施例について図６
を用いて説明する。図６はこの発明の第５実施例による
ＣＭＯＳＩＣで構成された起動回路の構成を示すための
回路図である。図において、符号３ｆで示された点線で
囲まれている回路は、起動回路であり、起動回路３ｆに
よって起動されるバイアス供給回路４は、図１に示した
バイアス供給回路４と同じ回路構成である。

【００９９】図において、Ｑ２９はソースを接地電位点
２に接続したＮＭＯＳ、Ｒ８は一方端を電源電位点１に
接続するとともに、他方端をバイアス供給回路４に接続
した抵抗、Ｑ３０，Ｑ３１は共にゲートを接地電位点２
に接続し、ＮＭＯＳＱ２９のドレインと電源電位点１と
間に直列に接続されたＰＭＯＳ、Ｑ３２は抵抗Ｒ８の他
方端に接続するとともに、ドレインをバイアス供給回路
４に接続したＰＭＯＳである。ＰＭＯＳＱ３２は、その
ゲートをインバータ４６を介してＮＭＯＳＱ２９のドレ
インに接続して、ＮＭＯＳＱ２９のドレインの電位に応
じてインバータ４６が出力する電圧によってオン状態と
オフ状態との切替えを行う。

【０１００】インバータ４６によってＰＭＯＳＱ３２の
オン状態、オフ状態の切替えを行うため、ノード４５の
電位がインバータ４６のしきい値電圧より高いか否かに
よってＰＭＯＳＱ３２のオン・オフ動作を確実に行え
る。従って、ＰＭＯＳＱ３０，Ｑ３１の抵抗値は、電源
電位Ｖ_DDが動作電圧（５Ｖ）のとき、ノード４５の電位
よりインバータ４６のしきい値電圧が十分高くなるよう
に設定してあれば良い。

【０１０１】なお、図９にインバータ４６とその回路構
成例を示す。図９において、４６ａはインバータ４６の
入力端、４６ｂはインバータ４６の出力端である。Ｑ４
８はエンハンスメント形ＮＭＯＳ、Ｑ４７，Ｑ４９〜Ｑ
５１はエンハンスメント形ＰＭＯＳ、Ｑ５２はデプレッ
ション形ＰＭＯＳである。図８（ｂ）にはＣＭＯＳイン
バータ、図８（ｃ），図８（ｄ）にはＰＭＯＳインバー
タを示してある。

【０１０２】次に、この発明の第６実施例について図７
を用いて説明する。図７はこの発明の第６実施例による
ＣＭＯＳＩＣで構成された起動回路の構成を示すための
回路図である。図において、符号３ｇで示された点線で
囲まれている回路は、起動回路であり、起動回路３ｇに
よって起動されるバイアス供給回路４は、図１に示した
バイアス供給回路４と同じ回路構成である。

【０１０３】図において、Ｑ３３はソースを電源電位点
１に接続したＰＭＯＳ、Ｒ９は一方端を電源電位点１に
接続するとともに、他方端をバイアス供給回路４に接続
した抵抗、Ｑ３４は共にゲートを接地電位点２に接続
し、ＰＭＯＳＱ３３のドレインと接地電位点２との間に
接続されたデプレッション形ＮチャネルＭＯＳトランジ
スタ、Ｑ３５は抵抗Ｒ９の他方端に接続するとともに、
ドレインをバイアス供給回路４に接続したＰＭＯＳであ
る。ＰＭＯＳＱ３５は、そのゲートをＮＭＯＳＱ３４の
ドレインに接続して、ＮＭＯＳＱ３４のドレインと抵抗
Ｒ９の他方端との間に発生する電圧によってオン状態と
オフ状態との切替えを行う。

【０１０４】ＮＭＯＳＱ３４は、デプレッション形で、
ゲートが接地電位ＧＮＤに接続されているので、電源電
位Ｖ_DDの変動に関係なく、常にオン状態である。従っ
て、ＮＭＯＳＱ３４のオン抵抗が図１０に示した抵抗Ｒ
１と同程度の抵抗値を有しており、他の対応する部分が
同じ特性を有していれば、起動回路３ｇは従来の起動回
路３と同様の動作を行う。

【０１０５】次に、この発明の第７実施例について図１
９乃至図２１を用いて説明する。図１９はこの発明の第
７実施例による起動回路と被起動回路との構成を示す回
路図である。図１９において、３ｈは起動回路、Ｒ１２
は電源電位点１に接続された一方端とノード７０に接続
された他方端とを有する抵抗、Ｑ６３は接地電位点２に
接続されたソース、ノード７０に接続されたドレイン及
びバイアス供給回路４に接続されたゲートを有するＮＭ
ＯＳトランジスタ、Ｒ１３は電源電位点１に接続された
一方端及びバイアス供給回路４の抵抗Ｒ３の一方端に接
続された他方端を有する抵抗、７１はノード７０に接続
された入力端子及び入力端子の電位に応じた出力を出す
ための出力端子とを有するインバータ、Ｑ６４は抵抗Ｒ
１３の他方端に接続されたソース、インバータ７１の出
力端子に接続されたゲート及びバイアス供給回路４のＰ
ＭＯＳトランジスタＱ３のドレインに接続されたドレイ
ンを有するＰＭＯＳトランジスタである。

【０１０６】インバータ７１は図２０に示すように、ス
レッシュホールド電圧を高く設計されたものを用いる。
同図中の１００はスレッシュホールド電圧を（Ｖ_DD／
２）に設定した標準的なインバータの入出力特性、１０
１はスレッシュホールド電圧をＶ_DD近くの高い値に設定
した図１９に示したインバータ７１の入出力特性であ
る。なお、図１９において、Ｖ_INはインバータの入力電
圧、Ｖ_OUT はインバータの出力電圧を示している。スレ
ッシュホールド電圧は３・Ｖ_DD／４とＶ_DDとの間に設定
することが好ましい。スレッシュホールド電圧を３・Ｖ
_DD／４とＶ_DDとの間に設定することによって最適な設計
値を得ることができることが多いためである。

【０１０７】次に図１９に示した起動回路３ｈの動作に
ついて説明する。電源投入直後、ＮＭＯＳトランジスタ
Ｑ６３には電流が流れていないため、ノード７０の電位
は電源電位点１の電位と導電位となり、Ｖ_DDとなる。ノ
ード７０の電位がＶ_DDとなっているので、インバータ７
１の出力はＧＮＤ電位となる。このためＰＭＯＳトラン
ジスタＱ６４はオンし、ＮＭＯＳトランジスタＱ５のゲ
ート電位があがる。

【０１０８】ＮＭＯＳトランジスタＱ５のゲート電位が
上昇してＮＭＯＳトランジスタＱ５に電流が流れると、
ＮＭＯＳトランジスタＱ５とカレントミラー回路を構成
しているＮＭＯＳトランジスタＱ６もオンしてドレイン
電流を流す。ＮＭＯＳトランジスタＱ６に電流が流れる
ことによってＰＭＯＳトランジスタＱ４のゲート電位が
降下し、ＰＭＯＳトランジスタＱ４がオンする。そし
て、ＰＭＯＳトランジスタＱ４とカレントミラー回路を
構成しているＰＭＯＳトランジスタＱ３もオンして電流
がながれ始める。また、ＮＭＯＳトランジスタＱ５とカ
レントミラー回路を構成しているトランジスタＱ７にも
電流がながれ、ＮＭＯＳトランジスタＱ７を通して一定
の電流が供給される。

【０１０９】一方、ＮＭＯＳトランジスタＱ５に電流が
ながれ始めると、ＮＭＯＳトランジスタＱ５とカレント
ミラー回路を構成しているＮＭＯＳトランジスタＱ６３
のゲート電位が上昇し、ＮＭＯＳトランジスタＱ６３の
ソース・ドレイン間の抵抗値が下降する。そして、抵抗
Ｒ１２の電圧降下が増大する。この電圧降下によって発
生する電圧の値をＶ_D1とすると、Ｖ_DD−Ｖ_D1の値がイン
バータ７１のスレッシュホールド電圧を下回ったとき、
インバータ７１の出力は反転してＰＭＯＳトランジスタ
Ｑ６４はオフするため、起動回路３ｈはオフする。

【０１１０】また、瞬間的にＶ_DDが下がりバイアス供給
回路４が作動しなくなった場合、ＮＭＯＳトランジスタ
Ｑ５に電流が流れなくなるとともにＮＭＯＳトランジス
タＱ６３に電流が流れなくなるため、ノード７０の電位
が再びＶ_DDに上がり、インバータ７１の出力がＧＮＤ電
位となり、バイアス供給回路４は再起動する。

【０１１１】以上のようにこの発明の第７実施例の起動
回路３ｈによると以下の効果がある。

【０１１２】（１）ＰＭＯＳトランジスタＱ６４のゲ
ート電位は、インバータ７１のスレッシュホールド電圧
と密接な関係を持つため、スレッシュホールド電圧が高
いほど、抵抗Ｒ１２の抵抗値は小さな値ですむので、レ
イアウト面積を少なくすることができる。

【０１１３】（２）ＮＭＯＳトランジスタＱ６３のド
レイン電流が多いほど、つまりＮＭＯＳトランジスタＱ
６３とＮＭＯＳトランジスタＱ５のミラー比が大きいほ
ど抵抗Ｒ１２での電圧降下が大きくなり、抵抗Ｒ１２の
抵抗値は小さな値ですむため、レイアウト面積を少なく
することができる。

【０１１４】つまり、ＰＭＯＳトランジスタＱ６４のゲ
ート電位はインバータ７１のスレッシュホールド電圧、
抵抗Ｒ１２の抵抗値、抵抗Ｒ１２を流れる電流の３つの
パラメータによってスイングさせることができるため上
記３つのパラメータの組み合わせで最もレイアウト面積
の小さいものを選ぶことにより小さなレイアウト面積を
得ることができる。

【０１１５】図２１は起動回路３ｈの構成を示すレイア
ウト図であり、レイアウト面積が小さくなったことを示
すための図である。拡大の割合は図１１と同じである。
図において、１０はゲート電極、１１はソース電極、１
２はドレイン電極、１３は拡散領域、１４は各電極間，
電極と拡散領域，あるいは拡散領域間の接続を行うため
配線、１５は配線１４と各電極や拡散領域との接続を行
うためのコンタクトホールである。Ｑ６５はインバータ
７１を構成するためのＰＭＯＳトランジスタ、Ｑ６６は
インバータ７１を構成するためのＮＭＯＳトランジスタ
である。また、図２１において、図１９と同一符号は図
１９と同一部分を示す。抵抗Ｒ１２及びＲ１３は、ＰＭ
ＯＳトランジスタを製造する段階で作られた拡散領域１
３を複数本直列に接続することによって所望の抵抗値を
得ている。そして、インバータ７１のしきい値電圧を電
源電圧Ｖ_DDに近づけるため、ＰＭＯＳトランジスタＱ６
５とＮＭＯＳトランジスタＱ６６のトランジスタサイズ
を極端に異なったサイズとしている。図２１に示すＰＭ
ＯＳトランジスタＱ６５のＷ／Ｌが１．５／２．０、Ｎ
ＭＯＳトランジスタＱ６６のＷ／Ｌが２００／２．０に
設定されている。

【０１１６】インバータ７１のしきい値電圧が高いた
め、抵抗Ｒ１２の抵抗値を小さくでき、図１１に示した
従来の抵抗Ｒ１の占有面積に比べて、ＰＭＯＳトランジ
スタＱ６５とＮＭＯＳトランジスタＱ６６の占有面積の
和の方が小さいため起動回路３ｈはその占有面積を小さ
くできる。ただし、インバータ７１のしきい値を際限な
く電源電圧Ｖ_DDに近づければ良いというようなものでは
なく、ＰＭＯＳトランジスタＱ６５とＮＭＯＳトランジ
スタＱ６６と抵抗Ｒ１２の設計条件を満たすようにする
ために、占有面積が最も小さくなる最適なサイズが存在
する。

【０１１７】また図１２における抵抗Ｒ１１は、この抵
抗Ｒ１１による電圧降下を利用して同図中のＮＭＯＳト
ランジスタＱ６１をオン・オフさせるためのものであっ
たが、図１９における抵抗Ｒ１３は、電源投入時からＰ
ＭＯＳトランジスタＱ６４がオフするまでの貫通電流を
少なくするためのものであり、貫通電流を気にする必要
のない場合は取り除くこともできるため、これによって
も小さなレイアウト面積を得ることができる。この様子
を図２４に示す。図２４に示した起動回路３ｍと図１９
の起動回路３ｈとの違いは抵抗Ｒ１３の存在の有無だけ
である。

【０１１８】次に、この発明の第８実施例について図２
２及び図２３を用いて説明する。図２２はこの発明の第
８実施例による起動回路と被起動回路との構成を示す回
路図である。図２２において、３ｋは起動回路、Ｒ１４
は接地電位点２に接続された一方端とノード７５に接続
された他方端とを有する抵抗、Ｑ６７は電源電位点１に
接続されたソース、ノード７５に接続されたドレイン及
びバイアス供給回路４ａのＮＭＯＳトランジスタＱ１９
のドレインに接続されたゲートを有するＰＭＯＳトラン
ジスタ、Ｒ１５は接地電位点２に接続された一方端及び
バイアス供給回路４ａの抵抗Ｒ６の一方端に接続された
他方端を有する抵抗、７６はノード７５に接続された入
力端子及び入力端子の電位に応じた出力を出すための出
力端子とを有するインバータ、Ｑ６８は抵抗Ｒ１５の他
方端に接続されたソース、インバータ７６の出力端子に
接続されたゲート及びバイアス供給回路４ａのＮＭＯＳ
トランジスタＱ１９のドレインに接続されたドレインを
有するＮＭＯＳトランジスタである。

【０１１９】インバータ７６は図２３に示すように、ス
レッシュホールド電圧を低く設計されたものを用いる。
なお、図２３において、Ｖ_INはインバータの入力電圧、
Ｖ_OU _Tはインバータの出力電圧を示している。スレッシ
ュホールド電圧はＶ_DD／４と０との間に設定することが
好ましい。スレッシュホールド電圧をＶ_DD／４と０との
間に設定することによって最適な設計値を得ることがで
きる場合が多いためである。

【０１２０】同図中の１００はスレッシュホールド電圧
を（Ｖ_DD／２）に設定した標準的なインバータの入出力
特性、１０２はスレッシュホールド電圧をＧＮＤ電位付
近の低い値に設定した本発明で用いるインバータの入出
力特性である。

【０１２１】第８実施例による起動回路３ｋについても
上記第７実施例と同じ理由でレイアウト面積を小さくで
きるが、次の理由によりさらに面積を小さくすることが
できる。

【０１２２】（１）インバータ７１のスレッシュホー
ルド電圧を低く設定しているため、インバータ中のＰＭ
ＯＳトランジスタの面積を小さくすることができる。一
般的なしきい値電圧を設定するための式を数２に示す。

【０１２３】

【数２】

【０１２４】一般に、Ｎチャネルトランジスタにおける
トランジスタ利得係数βは、Ｐチャネルトランジスタに
おけるトランジスタ利得係数βの約２倍あり、スレッシ
ュホールド電圧を（Ｖ_DD／２）に設定するには、Ｐチャ
ネルトランジスタのサイズをＮチャネルトランジスタの
サイズの２倍に設定する必要がある。

【０１２５】（２）インバータ７１の出力はＮＭＯＳ
トランジスタに入力されているため、ＰＭＯＳトランジ
スタに比べて小さいサイズでよい。

【０１２６】なお、図１９における抵抗Ｒ１３と同様
に、図２２における抵抗Ｒ１５を省くことができる。つ
まり、電源投入時からＮＭＯＳトランジスタＱ６８がオ
フするまでの貫通電流を少なくするためのものであり、
貫通電流を気にする必要のない場合は取り除くこともで
きるため、これによっても小さなレイアウト面積を得る
ことができる。この様子を図２５に示す。図２５に示し
た起動回路３ｎと図１９の起動回路３ｈとの違いは抵抗
Ｒ１３の存在の有無だけである。

【０１２７】なお、上記各実施例において、起動回路及
び被起動回路を構成するトランジスタとしてＭＯＳトラ
ンジスタを用いた例を説明したが、起動回路及び被起動
回路を構成するトランジスタは他の絶縁ゲート型トラン
ジスタであっても良く、上記各実施例と同様の効果を奏
する。

【０１２８】

【発明の効果】以上のように請求項１記載の発明の起動
回路によれば、第１の電源電位あるいは第２の電源電位
に接続されたゲート、第２の電源電位に接続されたドレ
インあるいはソースを有する少なくとも一つの第１の絶
縁ゲート型トランジスタを備えて構成され、第１の絶縁
ゲート型トランジスタとダイオード手段と電圧降下手段
とスイッチング手段とが第１導電型及び第２導電型の絶
縁ゲート型トランジスタの製造工程によって製造可能で
あるので、製造が容易で、パターンレイアウト面積の小
な起動回路を得ることができるという効果がある。

【０１２９】請求項２記載の発明の起動回路によれば、
第１の電源電位あるいは第２の電源電位に接続されたゲ
ート、第２の電源電位に接続されたドレインあるいはソ
ースを有する少なくとも一つの絶縁ゲート型トランジス
タを備えて構成され、ダイオード手段とインバータと電
圧降下手段とスイッチング手段とが絶縁ゲート型トラン
ジスタの製造工程によって製造可能であるので、製造が
容易で、パターンレイアウト面積の小な起動回路を得る
ことができるという効果がある。

【０１３０】請求項３記載の発明の起動回路によれば、
ダイオード手段は、第１あるいは第２の電源電位に接続
されたソース、並びにスイッチング手段の制御電極に接
続されたゲート及びドレインを有する第２の絶縁ゲート
型トランジスタで構成されており、第１導電型及び第２
導電型の絶縁ゲート型トランジスタの製造工程によって
容易に製造可能なため、パターンレイアウト面積の小な
起動回路を容易に得ることができるという効果がある。

【０１３１】請求項４記載の発明の起動回路によれば、
電圧降下手段は、第１あるいは第２の電源電位に接続さ
れた一方端、及び被起動回路に接続された他方端を有
し、一方端と他方端との間に所定の抵抗値を持つ拡散抵
抗で構成されているので、第１導電型及び第２導電型の
絶縁ゲート型トランジスタの製造工程によって容易に製
造可能なため、パターンレイアウト面積の小な起動回路
を容易に得ることができるという効果がある。

【０１３２】請求項５及び請求項６記載の発明の起動回
路によれば、第１の電源電位あるいは第２の電源電位に
共通に接続されているゲート、ソース及びドレインを有
し、第１の電源電位と第２の電源電位との間に直列に接
続された複数の第１の絶縁ゲート型トランジスタを備え
て構成されているので、パターンレイアウト面積が非常
に小さな起動回路を得ることができるという効果があ
る。

【０１３３】請求項７及び請求項８記載の発明の起動回
路によれば、電圧降下手段の他方端に接続された一方
端、第２の電源電位に接続された他方端、及び被起動回
路に接続された制御端子を有し、被起動回路が非起動状
態のときに一方端と他方端との間の抵抗値が比較的高い
状態となり、被起動回路が起動状態となったときに抵抗
値が比較的低い状態となる第１のスイッチ手段と、電圧
降下手段の他方端に接続された入力端子、及び出力端子
を有し、入力端子の電位が所定のしきい値電圧より第１
の電位に近いときは出力端子から第２の電位を出力し、
入力端子の電位が所定のしきい値電圧より第２の電位に
近いときは出力端子から第１の電位を出力するインバー
タとを備えて構成されているので、電圧降下手段の抵抗
値を小さくすることができ、起動回路の占有面積を小さ
くすることができるという効果がある。

【図面の簡単な説明】

【図１】この発明の第１実施例による起動回路の構成を
説明するための回路図である。

【図２】図１に示した起動回路の構成を示すレイアウト
図である。

【図３】この発明の第２実施例による起動回路の構成を
説明するための回路図である。

【図４】この発明の第３実施例による起動回路の構成を
説明するための回路図である。

【図５】この発明の第４実施例による起動回路の構成を
説明するための回路図である。

【図６】この発明の第５実施例による起動回路の構成を
説明するための回路図である。

【図７】この発明の第６実施例による起動回路の構成を
説明するための回路図である。

【図８】この発明の第４実施例による起動回路に用いる
インバータの構成を示す回路図である。

【図９】この発明の第５実施例による起動回路に用いる
インバータの構成を示す回路図である。

【図１０】従来の起動回路の構成を説明するための回路
図である。

【図１１】図１０に示した起動回路の構成を示すレイア
ウト図である。

【図１２】従来の起動回路の構成を説明するための回路
図である。

【図１３】この発明の第１実施例による起動回路の製造
行程を説明するための断面図である。

【図１４】この発明の第１実施例による起動回路の製造
行程を説明するための断面図である。

【図１５】この発明の第１実施例による起動回路の製造
行程を説明するための断面図である。

【図１６】この発明の第１実施例による起動回路の製造
行程を説明するための断面図である。

【図１７】この発明の第１実施例による起動回路の製造
行程を説明するための断面図である。

【図１８】この発明の第１実施例による起動回路の製造
行程を説明するための断面図である。

【図１９】この発明の第７実施例による起動回路の構成
を説明するための回路図である。

【図２０】この発明の第７実施例による起動回路に用い
るインバータの構成を説明するためのグラフである。

【図２１】図２０に示した起動回路の構成を示すレイア
ウト図である。

【図２２】この発明の第８実施例による起動回路の構成
を説明するための回路図である。

【図２３】この発明の第８実施例による起動回路に用い
るインバータの構成を説明するためのグラフである。

【図２４】この発明の第７実施例による起動回路の他の
態様を示す回路図である。

【図２５】この発明の第８実施例による起動回路の他の
態様を示す回路図である。

【符号の説明】

３，３ａ〜３ｎ起動回路４，４ａバイアス供給回路４１，４６，７１，７６インバータＲ１〜Ｒ１５抵抗Ｑ１〜Ｑ６８ＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G05F 3/24 H01L 21/8238 H01L 27/092

Claims

(57)【特許請求の範囲】

【請求項１】第１導電型の絶縁ゲート型トランジスタ
及び第２導電型の絶縁ゲート型トランジスタを含む半導
体集積回路内に形成され、第１及び第２の電源電位に接
続されるとともに、起動状態で前記第１及び第２の電源
電位からの電流が流れる被起動回路に接続され、前記被
起動回路を起動するための起動回路において、前記第１あるいは第２の電源電位に接続されたゲート、
前記第２の電源電位に接続されたドレインあるいはソー
スを有し、前記第１導電型及び第２導電型の絶縁ゲート
型トランジスタの製造工程によって製造可能な少なくと
も一つの第１の絶縁ゲート型トランジスタと、前記第１あるいは第２の電源電位と前記第１の絶縁ゲー
ト型トランジスタとの間で、前記第１の絶縁ゲート型ト
ランジスタと直列に順方向を向けて接続され、アノード
及びカソードを有し、オン状態で前記アノードと前記カ
ソードとの間に所定の電圧降下を発生する、前記第１導
電型及び第２導電型の絶縁ゲート型トランジスタの製造
工程によって製造可能なダイオード手段と、前記第１あるいは前記第２の電源電位に接続された一方
端、及び前記被起動回路に接続された他方端を有し、前
記一方端と前記他方端との間に所定の抵抗値を持ち、起
動状態で前記被起動回路に前記第１及び第２の電源電位
からの電流を流すための、前記第１導電型及び第２導電
型の絶縁ゲート型トランジスタの製造工程によって製造
可能な電圧降下手段と、前記電圧降下手段の前記他方端に接続された入力端子、
前記被起動回路に接続された出力端子、及び前記ダイオ
ード手段の前記カソードに接続された制御端子を有し、
前記制御端子と前記入力端子との間の電位差に応じて前
記入力端子と前記出力端子との接続／非接続を行う、前
記第１導電型及び第２導電型の絶縁ゲート型トランジス
タの製造工程によって製造可能なスイッチング手段とを
備える、起動回路。
【請求項２】第１導電型の絶縁ゲート型トランジスタ
及び第２導電型の絶縁ゲート型トランジスタを含む半導
体集積回路内に形成され、第１及び第２の電源電位に接
続されるとともに、起動状態で前記第１及び第２の電源
電位からの電流が流れる被起動回路に接続され、前記被
起動回路を起動するための起動回路において、前記第１あるいは第２の電源電位に接続されたゲート、
前記第２の電源電位に接続されたドレインあるいはソー
スを有し、前記第１導電型及び第２導電型の絶縁ゲート
型トランジスタの製造工程によって製造可能な少なくと
も一つの第１の絶縁ゲート型トランジスタと、前記第１あるいは第２の電源電位と前記第１の絶縁ゲー
ト型トランジスタとの間で、前記第１の絶縁ゲート型ト
ランジスタと直列に順方向を向けて接続され、アノード
及びカソードを有し、オン状態で前記アノードと前記カ
ソードとの間に所定の電圧降下を発生する、前記第１導
電型及び第２導電型の絶縁ゲート型トランジスタの製造
工程によって製造可能なダイオード手段と、前記ダイオード手段の前記カソードに接続された入力
端、及び出力端を持ち、前記入力端の電位が所定の電位
よりも前記第２の電源電位に近ければ前記第１の電源電
位を出力し、前記入力端の電位が前記所定の電位よりも
前記第１の電源電位に近ければ前記第２の電源電位を出
力する、前記第１導電型及び第２導電型の絶縁ゲート型
トランジスタの製造工程によって製造可能なインバータ
と、前記第１あるいは前記第２の電源電位に接続された一方
端、及び前記被起動回路に接続された他方端を有し、前
記一方端と前記他方端との間に所定の抵抗値を持ち、起
動状態で前記被起動回路に前記第１及び第２の電源電位
からの電流を流すための、前記第１導電型及び第２導電
型の絶縁ゲート型トランジスタの製造工程によって製造
可能な電圧降下手段と、前記電圧降下手段の前記他方端に接続された入力端子、
前記被起動回路に接続された出力端子、及び前記インバ
ータの前記出力端に接続された制御端子を有し、前記制
御端子と前記入力端子との間の電位差に応じて前記入力
端子と前記出力端子との接続／非接続を行う、前記第１
導電型及び第２導電型の絶縁ゲート型トランジスタの製
造工程によって製造可能なスイッチング手段とを備え
る、起動回路。
【請求項３】前記ダイオード手段は、前記第１あるいは第２の電源電位に接続されたソース、
並びに前記スイッチング手段の前記制御電極に接続され
たゲート及びドレインを有し、前記第１導電型及び第２
導電型の絶縁ゲート型トランジスタの製造工程によって
製造可能な第２の絶縁ゲート型トランジスタを含む、請
求項１または請求項２記載の起動回路。
【請求項４】前記第１導電型及び第２導電型の絶縁ゲ
ート型トランジスタは、ＣＭＯＳトランジスタを含み、前記電圧降下手段は、前記第１あるいは前記第２の電源電位に接続された一方
端、及び前記被起動回路に接続された他方端を有すると
ともに、前記一方端と前記他方端との間に所定の抵抗値
を持ち、前記第１導電型及び第２導電型の絶縁ゲート型
トランジスタの製造工程によって製造可能な拡散抵抗を
含む、請求項１または請求項２記載の起動回路。
【請求項５】第１導電型の絶縁ゲート型トランジスタ
及び第２導電型の絶縁ゲート型トランジスタを含む半導
体集積回路内に形成され、第１及び第２の電源電位に接
続されるとともに、起動状態で前記第１及び第２の電源
電位からの電流が流れる被起動回路に接続され、前記被
起動回路を起動するための起動回路において、前記第１あるいは前記第２の電源電位に共通に接続され
ているゲート、ソース及びドレインを有するとともに、
前記第１の電源電位と前記第２の電源電位との間に直列
に接続され、前記第１導電型及び第２導電型の絶縁ゲー
ト型トランジスタの製造工程によって製造可能な複数の
第１の絶縁ゲート型トランジスタと、前記第１あるいは前記第２の電源電位と複数の前記第１
の絶縁ゲート型トランジスタとの間で、複数の前記第１
の絶縁ゲート型トランジスタと直列に順方向を向けて接
続され、アノード及びカソードを有し、オン状態で前記
アノードと前記カソードとの間に所定の電圧降下を発生
するダイオード手段と、前記第１あるいは前記第２の電源電位に接続された一方
端、及び前記被起動回路に接続された他方端を有し、前
記一方端と前記他方端との間に所定の抵抗値を持つ、起
動状態で前記被起動回路に前記第１及び第２の電源電位
からの電流を流すための電圧降下手段と、前記電圧降下手段の前記他方端に接続された入力端子、
前記被起動回路に接続された出力端子、及び前記ダイオ
ード手段の前記カソードに接続された制御端子を有し、
前記制御端子と前記入力端子との間の電位差に応じて前
記入力端子と前記出力端子との接続／非接続を行うスイ
ッチング手段とを備える、起動回路。
【請求項６】第１導電型の絶縁ゲート型トランジスタ
及び第２導電型の絶縁ゲート型トランジスタを含む半導
体集積回路内に形成され、第１及び第２の電源電位に接
続されるとともに、起動状態で前記第１及び第２の電源
電位からの電流が流れる被起動回路に接続され、前記被
起動回路を起動するための起動回路において、前記第１あるいは前記第２の電源電位に共通に接続され
ているゲート、ソース及びドレインを有し、前記第１の
電源電位と前記第２の電源電位との間に直列に接続され
た複数の第１の絶縁ゲート型トランジスタと、前記第１あるいは前記第２の電源電位と複数の前記第１
の絶縁ゲート型トランジスタとの間で、複数の前記第１
の絶縁ゲート型トランジスタと直列に順方向を向けて接
続され、アノード及びカソードを有し、オン状態で前記
アノードと前記カソードとの間に所定の電圧降下を発生
するダイオード手段と、前記ダイオード手段の前記カソードに接続された入力
端、及び出力端を持ち、前記入力端の電位が所定の電位
よりも前記第２の電源電位に近ければ前記第１の電源電
位を出力し、前記入力端の電位が前記所定の電位よりも
前記第１の電源電位に近ければ前記第２の電源電位を出
力するインバータと、前記第１あるいは前記第２の電源電位に接続された一方
端、及び前記被起動回路に接続された他方端を有し、前
記一方端と前記他方端との間に所定の抵抗値を持つ、起
動状態で前記被起動回路に前記第１及び第２の電源電位
からの電流を流すための電圧降下手段と、前記電圧降下手段の前記他方端に接続された入力端子、
前記被起動回路に接続された出力端子、及び前記インバ
ータの前記出力端に接続された制御端子を有し、前記制
御端子と前記入力端子との間の電位差に応じて前記入力
端子と前記出力端子との接続／非接続を行うスイッチン
グ手段とを備える、起動回路。
【請求項７】第１導電型の絶縁ゲート型トランジスタ
及び第２導電型の絶縁ゲート型トランジスタを含む半導
体集積回路内に形成され、第１及び第２の電源電位に接
続されるとともに、起動状態で前記第１及び第２の電源
電位からの電流が流れる被起動回路に接続され、前記被
起動回路を起動するための起動回路において、前記第１の電源電位に接続された一方端、及び他方端を
有する電圧降下手段と、前記電圧降下手段の前記他方
端に接続された一方端、前記第２の電源電位に接続され
た他方端及び前記被起動回路に接続された制御端子を有
し、前記被起動回路が非起動状態のときに前記一方端と
前記他方端との間の抵抗値が比較的高い状態となり、前
記被起動回路が起動状態となったときに前記抵抗値が比
較的低い状態となる第１のスイッチ手段と、前記電圧降下手段の前記他方端に接続された入力端子、
及び出力端子を有し、前記入力端子の電位が所定のしき
い値電圧より前記第１の電位に近いときは前記出力端子
から前記第２の電位を出力し、前記入力端子の電位が前
記所定のしきい値電圧より前記第２の電位に近いときは
前記出力端子から前記第１の電位を出力するインバータ
と、前記被起動回路の所定の２つの接続点にそれぞれ接続さ
れた一方端及び他方端並びに前記インバータの前記出力
端子に接続された制御端子を有し、前記インバータが前
記第１の電位を出力する場合に導通状態となり、前記イ
ンバータが前記第２の電位を出力する場合に非導通状態
となる第２のスイッチ手段とを備える、起動回路。
【請求項８】前記インバータと前記電圧降下手段に関
する設計条件の許容範囲内で、前記インバータの占有面
積と前記電圧降下手段の占有面積との和が最小になるよ
うに、前記インバータの前記しきい値電圧を前記第１の
電位に近づけるとともに前記電圧降下手段が前記一方端
と前記他方端との間に有す抵抗値を小さくすることを特
徴とする、請求項７記載の起動回路。