KR20000035735A - 기동 회로 및 반도체 집적 회로 장치 - Google Patents

기동 회로 및 반도체 집적 회로 장치 Download PDF

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고바야시이사무
스가모토히로유키
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아끼구사 나오유끼
후지쯔 가부시끼가이샤
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    • H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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Abstract

본 발명은 공정의 변동에 의한 트랜지스터의 특성의 변동에 대응하여 칩마다 최적의 기동 신호를 생성할 수 있는 기동 회로를 제공하는 것을 목적으로 한다.
기동 회로(11)는 외부 전원이 상승하고 나서 통상의 동작 전압이 될 때까지, 그 외부 전원에 기초한 제어 전압(Vn)을 이용하여 제1 MOS형 트랜지스터(TN1)를 소정의 타이밍으로 온·오프시키고, 그 온·오프에 기초하여 기동 신호(STTZ)를 생성한다. 기동 회로(11)는 보정 회로(13)를 구비한다. 보정 회로(13)는 제1 MOS형 트랜지스터(TN1)의 임계치 전압의 변동에 따라 제어 전압(Vn)을 보정한다.

Description

기동 회로 및 반도체 집적 회로 장치{STARTING CIRCUIT FOR INTEGRATED CIRCUIT DEVICE}
본 발명은 반도체 장치에 구비되어 내부 회로를 초기화하기 위한 기동 신호를 생성하는 기동 회로에 관한 것이다.
플립플롭 회로, 래치 회로 등을 내부 회로로서 구비한 반도체 집적 회로 장치에 있어서는 기동 회로가 설치되고, 전원 투입시에 기동 회로에서 생성된 기동 신호에 기초하여 플립플롭 회로, 래치 회로 등을 초기 세트시켜 반도체 집적 회로 장치의 오동작을 방지하고 있다. 또한, 최근에는 반도체 집적 회로 장치의 저소비 전력화를 도모하기 위해서, 전원 전압의 저전압화가 진행되고, 그 반도체 집적 회로 장치에 탑재된 기동 회로에서도 저전원 전압으로 안정되게 동작하는 것이 요구되고 있다.
도 7은 반도체 집적 회로 장치의 일부 회로도로서, 종래의 기동 회로(51)의 회로도를 도시한다. 기동 회로(51)에는 고전위 전원(Vcc1)과 저전위 전원(Vss)이 외부 전원으로서 공급된다.
기동 회로(51)는 분압부(52), 초단부(53) 및 파형 정형부(54)를 구비한다. 분압부(52)는 고전위 전원(Vcc1)과 저전위 전원(Vss(0V)) 사이에 직렬 접속된 저항(R1, R2)을 구비한다. 분압부(52)는 저항(R1, R2)의 저항비로 고전위 전원 전압(Vcc1)을 분압한 분압 전압(Vn11)을 초단부(53)로 출력한다.
초단부(53)는 고전위 전원(Vcc1)과 저전위 전원(Vss) 사이에 직렬 접속된 저항(R3)과 N 채널 MOS 트랜지스터(이하, 단순히 NMOS 트랜지스터라 함)(TN1)를 구비한다. NMOS 트랜지스터(TN1)의 게이트에는 분압 전압(Vn11)이 입력되고, NMOS 트랜지스터(TN1)는 분압 전압(Vn11)에 기초하여 온 또는 오프한다. 초단부(53)는 NMOS 트랜지스터(TN1)가 오프하면 H 레벨(고전위 전원 레벨)의 신호(S11)를, NMOS 트랜지스터(TN1)가 온하면 L 레벨(저전위 전원 레벨)의 신호(S11)를 파형 정형부(54)로 출력한다.
파형 정형부(54)는 직렬 접속된 짝수개(도 7에 있어서 2개)의 인버터 회로(55, 56)를 구비한다. 초단의 인버터 회로(55)에는 초단부(53)로부터 신호(S11)가 입력된다. 파형 정형부(54)는 신호(S11)를 파형 정형하여 기동 신호(STTZ)로서 내부 회로(도시 생략)로 출력한다.
이 반도체 집적 회로 장치에 공급되는 외부 전원(고전위 전원(Vcc1))이 상승하면, 정전류원을 구성하고 있는 저항(R3)으로부터 전류가 흐르기 시작한다. 이 때, 분압부(52)로부터 출력되는 분압 전압(Vn11)은 도 8에 도시된 바와 같이, 외부 전원(고전위 전원(Vcc1))의 상승에 비례하여 상승한다. 그리고, 도 8에 도시하는 소정의 타이밍(t1)까지는 분압부(52)로부터 출력되는 분압 전압(Vn11)이 NMOS 트랜지스터(TN1)의 임계치 전압(Vthn1)을 초과하지 않기 때문에, NMOS 트랜지스터(TN1)는 오프하고 있다. 따라서, 초단부(53)는 H 레벨의 신호를 출력하고, 기동 신호(STTZ)는 H 레벨이 된다. 이 H 레벨의 기동 신호(STTZ)에 의해 내부 회로(플립플롭 회로나 래치 회로 등)가 초기 세트된다.
또한 소정의 타이밍(t1)을 초과하여, 고전위 전원(Vcc1)이 상승하여 분압 전압(Vn11)이 NMOS 트랜지스터(TN1)의 임계치 전압(Vthn1)을 초과하면, NMOS 트랜지스터(TN1)가 온하여, L 레벨의 기동 신호(STTZ)가 출력된다. 내부 회로의 초기 세트는 이 기동 신호(STTZ)의 하강에 기초하여 종료된다. 이 후, 고전위 전원(Vcc1)이 통상의 동작 전압(내부 회로가 정상적으로 동작하는 전압)으로 안정되면, 기동 회로(51)는 기동 신호(STTZ)를 L 레벨로 유지한다. 따라서, 다시 고전위 전원(Vcc1)이 소정치 이하가 될 때까지, 내부 회로의 초기 세트는 행해지지 않는다. 이와 같이, 이 반도체 집적 회로 장치에서는, 전원 투입시에 기동 회로(51)의 기동 신호(STTZ)로써 내부 회로(플립플롭 회로, 래치 회로 등)가 초기 세트되고, 그 오동작이 방지된다.
여기서, 이 트랜지스터(TN1)가 온하는 소정의 타이밍(t1)이 내부 회로의 초기 세트가 정상적으로 완료하는 타이밍 이전이면, 내부 회로(반도체 집적 회로 장치)가 오동작하게 된다. 따라서, 저항(R1, R2)의 저항비는 고전위 전원(Vcc1)에 비례하는 분압 전압(Vn11)이 상승하여 임계치 전압(Vthn1)을 초과하도록, 또한 그 타이밍(t1)이 내부 회로의 초기 세트가 정상적으로 완료하는 타이밍 이후가 되도록 설정되어 있다.
또, NMOS 트랜지스터(TN1)의 임계치 전압(Vthn1)은 공정의 변동에 의해, 최대 임계치 전압(Vthn1max)으로부터 최소 임계치 전압(Vthn1min)까지 칩마다 변동되게 된다. 이 때문에, 저항(R1, R2)의 저항비는 분압 전압(Vn11)이 NMOS 트랜지스터(TN1)의 최대 임계치 전압(Vthn1max)을 초과하도록 설정되어 있다. 또, 저항(R1, R2)의 저항비는 분압 전압(Vn11)이 NMOS 트랜지스터(TN1)의 최소 임계치 전압(Vthn1min)을 초과하는 타이밍(t2)이 내부 회로의 초기 세트가 정상적으로 완료하는 타이밍 이후가 되도록 설정되어 있다.
그런데, 최근에는 전원 전압의 저전압화가 진행되고, 도 8에 도시된 바와 같이, 고전위 전원(Vcc1) 대신에 그것보다 전위가 낮은 고전위 전원(Vcc2)이 동작 전원으로서 공급되게 되었다. 그러나, 고전위 전원(Vcc1)에 대응하여 설정한 저항(R1, R2)의 저항비로는, 이에 따라 고전위 전원(Vcc2)을 분압한 분압 전압(Vn12)이 최대 임계치 전압(Vthn1max)을 초과하지 않기 때문에, NMOS 트랜지스터(TN1)가 온하지 않는다. 따라서, 기동 신호(STTZ)가 L 레벨이 되지 않고, 내부 회로의 초기 세트가 종료되지 않게 된다.
그래서, 저항(R1, R2)의 저항비를 고전위 전원(Vcc2)의 분압 전압(Vn13)이 최대 임계치 전압(Vthn1max)을 초과하도록 변경한다. 이와 같이 함으로써, 기동 회로(11)는 L 레벨의 기동 신호(STTZ)를 출력할 수 있다. 그러나, 저항(R1, R2)의 저항비는 변동에 의해 트랜지스터(TN1)의 임계치 전압이 낮아진 반도체 장치에서도 같아진다. 그렇게 하면, 분압 전압(Vn13)이 최소 임계치 전압(Vthn1min)을 초과하면 타이밍(t3)이 빨라지고, 내부 회로의 초기 세트가 정상적으로 완료하는 타이밍보다 전에 L 레벨의 기동 신호(STTZ)가 출력되는 것으로 되어 버릴 우려가 있다. 즉, 기동 신호(STTZ)가 L 레벨이 되는 타이밍(t3)이 지나치게 빨라서 내부 회로의 초기 세트가 정상적으로 완료되지 않고, 오동작을 일으키게 될 우려가 있다. 이들로부터, 저항(R1, R2)의 저항비를 어떻게 설정하여도 이 기동 회로(51)에서는 모든 칩에 대응할 수 있는 기동 신호(STTZ), 즉 모든 칩에서 정상적으로 초기 세트를 행할 수 있는 최적의 기동 신호(STTZ)를 생성할 수 없다고 하는 문제가 있다.
본 발명은 상기 문제점을 해결하기 위해서 이루어진 것으로, 그 목적은 공정의 변동에 의한 트랜지스터의 특성의 변동에 따라 칩마다 최적의 기동 신호를 생성할 수 있는 기동 회로 및 반도체 집적 회로 장치를 제공하는 데에 있다.
도 1은 제1 실시 형태에 있어서의 기동 회로의 회로도.
도 2는 제1 실시 형태에 있어서의 기동 회로의 각부의 파형도.
도 3은 제2 실시 형태에 있어서의 기동 회로의 회로도.
도 4는 제2 실시 형태에 있어서의 스위치 회로의 회로도.
도 5는 제2 실시 형태에 있어서의 기동 회로의 각부의 파형도.
도 6은 제3 실시 형태에 있어서의 기동 회로의 회로도.
도 7은 종래 기술에 있어서의 기동 회로의 회로도.
도 8은 종래 기술에 있어서의 기동 회로의 각부의 파형도.
〈도면의 주요 부분에 대한 부호의 설명〉
12, 22, 32 : 분압부
13, 25, 33 : 보정 회로
23 : 보정 분압부
24 : 스위치 회로
54 : 파형 정형부
TN1 : N 채널 MOS 트랜지스터(제1 MOS형 트랜지스터)
TN2 : N 채널 MOS 트랜지스터(제2 MOS형 트랜지스터)
Vcc2 : 외부 전원의 고전위 전원
Vss : 외부 전원의 저전위 전원
Vthn1 : 제1 MOS형 트랜지스터의 임계치 전압
Vthn1max : 제1 MOS형 트랜지스터의 최대 임계치 전압
Vthn1min : 제1 MOS형 트랜지스터의 최소 임계치 전압
Vn, Vn1∼Vn5, Vn11∼Vn13 : 분압 전압
STTZ : 기동 신호
F1∼F4 : 퓨즈
청구항 제1항에 기재한 발명에 따르면, 외부 전원이 상승하고 나서 통상의 동작 전압이 될 때까지, 그 외부 전원에 기초한 제어 전압으로써 제1 MOS형 트랜지스터가 소정의 타이밍으로 온·오프되고, 그 온·오프에 기초하여 기동 신호가 생성된다. 그리고, 공정의 변동에 의한 상기 제1 MOS형 트랜지스터의 임계치 전압의 변동에 따라 보정 회로에서 제어 전압이 보정된다. 따라서, 제1 MOS형 트랜지스터를 소정의 타이밍내에서 온·오프시킬 수 있다.
청구항 제2항에 기재한 발명에 따르면, 제어 전압은 외부 전원의 고전위 전원과 저전위 전원 사이에서 직렬 접속된 복수의 저항을 구비하는 분압부에서 그 저항비에 기초하여 생성된다. 그리고, 보정 회로는 분압부의 복수의 저항과 직렬로 접속된다. 따라서, 분압부에서 생성되는 제어 전압이 보정 회로에 의해 제1 MOS형 트랜지스터의 임계치 전압에 따라 보정되기 때문에, 제1 MOS형 트랜지스터를 소정의 타이밍내에서 온·오프시킬 수 있다.
청구항 제3항에 기재한 발명에 따르면, 제1 MOS형 트랜지스터와 같은 종류의 제2 MOS형 트랜지스터를 구비하는 보정 회로는 그 제2 MOS형 트랜지스터의 임계치 전압에 따라 제어 전압을 보정한다. 따라서, 제어 전압은 제1 MOS형 트랜지스터의 임계치 전압의 변동에 대응하여 보정된다.
청구항 제4항에 기재한 발명에 따르면, 제2 MOS형 트랜지스터의 게이트는 자신의 드레인에 접속된다. 따라서, 제2 MOS형 트랜지스터는 드레인의 전위를 그 임계치 전압분 만큼 높게 하기 때문에, 제어 전압은 그 임계치 전압에 따라 변화된다.
청구항 제5항에 기재한 발명에 따르면, 제2 MOS형 트랜지스터의 임계치 전압은 제1 MOS형 트랜지스터의 임계치 전압보다 낮아진다. 따라서, 제1 MOS형 트랜지스터보다 먼저 제2 MOS형 트랜지스터가 온하고, 그 온한 제2 MOS형 트랜지스터에 의해 제어 전압이 보정된다.
청구항 제6항에 기재한 발명에 따르면, 공정의 변동에 의해 제1 MO형 트랜지스터의 임계치 전압이 높아졌을 때에는 보정 회로의 제2 MOS형 트랜지스터의 임계치 전압도 높아지고, 제어 전압(분압 전압)이 자동적으로 높게 보정된다. 또, 공정의 변동에 의해 제1 MOS형 트랜지스터의 임계치 전압이 낮아졌을 때에는 제2 MOS형 트랜지스터의 임계치 전압도 낮아지고, 제어 전압이 자동적으로 낮게 보정된다. 그 결과, 공정의 변동에 의해 상기 제1 MOS형 트랜지스터의 임계치 전압이 변동되어도, 보정 회로에서 제어 전압이 자동적으로 보정되고, 제1 MOS형 트랜지스터를 소정의 타이밍내에서 온·오프시킬 수 있다.
청구항 제7항에 기재한 발명에 따르면, 제어 전압은 외부 전원의 고전위 전원과 저전위 전원 사이에서 직렬 접속된 복수의 저항을 구비하는 분압부에서 그 저항비에 기초하여 생성된다. 보정 분압부에서는, 분압부의 분압 전압과 다른 분압 전압이 생성된다. 그리고, 공정의 변동에 의해 제1 MOS형 트랜지스터의 임계치 전압이 변동되어도, 그 임계치 전압에 따라 분압부의 분압 전압과, 보정 분압부의 분압 전압중의 하나가 스위치 소자로써 선택되어 제어 전압으로서 출력된다. 따라서, 공정의 변동에 의해 상기 제1 MOS형 트랜지스터의 임계치 전압이 변동되어도, 보정 회로에서 제어 전압이 보정되고, 제1 MOS형 트랜지스터를 소정의 타이밍내에서 온·오프시킬 수 있다.
청구항 제8항에 기재한 발명에 따르면, 보정 분압부에서는, 복수의 분압 전압이 생성된다. 보정 분압부의 복수의 분압 전압과, 분압부의 분압 전압중의 하나는 스위치 소자로써 선택되어 제어 전압으로서 출력된다.
청구항 제9항에 기재한 발명에 따르면, 공정의 변동에 의해 제1 MOS형 트랜지스터의 임계치 전압이 변동되어도, 그 임계치 전압에 따라 퓨즈를 절단함으로써, 분압부의 분압 전압과, 보정 분압부의 분압 전압중의 하나가 선택되어 제어 전압으로서 출력된다.
청구항 제10항에 기재한 발명에 따르면, 제어 전압(분압 전압)은 외부 전원의 고전위 전원과 저전위 전원 사이에서 직렬 접속된 복수의 저항을 구비하는 분압부에서 그 저항비에 기초하여 생성된다. 그리고, 그 분압 전압은 보정 회로에서 분압부의 분압비가 제1 MOS형 트랜지스터의 임계치 전압에 따라 변경됨으로써 보정된다. 따라서, 제1 MOS형 트랜지스터를 소정의 타이밍내에서 온·오프시킬 수 있다.
청구항 제11항에 기재한 발명에 따르면, 분압부에는 고전위 전원에 접속된 제1 저항과, 저전위 전원에 접속된 제2 저항이 구비된다. 보정 회로에는 제1, 제2 저항 사이에 직렬로 접속된 1개 또는 복수의 저항과, 제1, 제2 저항을 포함하는 각 저항 사이에 일단이 접속되고 타단이 상기 제1 MOS형 트랜지스터의 게이트에 접속된 복수의 스위치 소자가 구비된다. 따라서, 분압부의 분압비는 스위치 소자로써 선택되어 변경된다. 이것에 의해, 제1 MOS형 트랜지스터의 게이트에 출력되는 분압 전압은 스위치 소자로써 선택된다.
청구항 제12항에 기재한 발명에 따르면, 공정의 변동에 의해 제1 MOS형 트랜지스터의 임계치 전압이 변동되어도, 그 임계치 전압에 따라 퓨즈를 절단함으로써, 분압부의 분압비가 변경되고, 분압 전압이 보정된다.
청구항 제13항에 기재한 발명에 따르면, 제1 MOS형 트랜지스터가 온·오프되면, 그 드레인으로부터 출력되는 신호가 인버터를 구비하는 파형 정형부에서 파형 정형되어 기동 신호가 된다.
청구항 제14항에 기재한 발명에 따르면, 외부 전원이 상승하고 나서 통상의 동작 전압이 될 때까지, 그 외부 전원에 기초한 제어 전압으로써 제1 MOS형 트랜지스터가 소정의 타이밍으로 온·오프되고, 그 온·오프에 기초하여 기동 신호가 생성된다. 그리고, 공정의 변동에 의해 상기 제1 MOS형 트랜지스터의 임계치 전압이 변동되어도, 보정 회로에서 제어 전압이 보정된다. 따라서, 제1 MOS형 트랜지스터를 소정의 타이밍내에서 온·오프시킬 수 있다. 그리고, 반도체 집적 회로 장치의 내부 회로는 기동 회로에서 생성되는 기동 신호에 기초하여 초기 세트된다. 따라서, 내부 회로의 초기 세트를 정상적으로 완료시킬 수 있다.
(제1 실시 형태)
이하, 본 발명을 구체화한 제1 실시 형태를 도 1 및 도 2에 따라 설명한다. 또한, 종래 기술(도 7)과 같은 구성에 대해서는 동일한 부호를 붙여 그 설명을 일부 생략한다.
도 1은 반도체 집적 회로 장치의 일부 회로도로서, 기동 회로(11)의 회로도를 나타낸다. 기동 회로(11)는 분압부(12), 초단부(53) 및 파형 정형부(54)를 구비한다. 초단부(53)는 고전위 전원(Vcc2)과 저전위 전원(Vss)(0 V) 사이에 직렬 접속된 저항(R3), 제1 MOS형 트랜지스터로서의 N 채널 MOS 트랜지스터(이하, 제1 트랜지스터라 함)(TN1)를 구비한다. 파형 정형부(54)는 직렬 접속된 짝수개의 인버터 회로(55, 56)를 구비한다.
분압부(12)는 고전위 전원(Vcc2)과 저전위 전원(Vss)(0 V) 사이에 직렬 접속된 저항(R4, R5)과, 보정 회로(13)를 구비한다. 본 실시 형태에서는, 보정 회로(13)는 제2 MOS형 트랜지스터로서의 N 채널 MOS 트랜지스터(이하, 제2 트랜지스터라 함)(TN2)를 구비한다. 제2 트랜지스터(TN2)의 게이트는 자신의 드레인에 접속되어 있다. 저항(R4)과 저항(R5) 사이의 노드(N1)는 상기 초단부(53)의 제1 트랜지스터(TN1)의 게이트에 접속되어 있다.
제2 트랜지스터(TN2)는 그 게이트 전압(드레인 전압)이 임계치 전압(Vthn2)을 초과할 때까지 오프한다. 따라서, 분압부(12)는 고전위 전원(Vcc2)이 제2 트랜지스터(TN2)의 임계치 전압(Vthn2)을 초과할 때까지는 고전위 전원 전압(Vcc2)을 분압 전압(Vn)으로서 초단부(53)로 출력한다. 그리고, 분압부(12)는 고전위 전원 전압(Vcc2)이 제2 트랜지스터(TN2)의 임계치 전압(Vthn2)을 초과하면, 고전위 전원(Vcc2)과 제2 트랜지스터(TN2)의 드레인 사이의 전압(Vcc2-Vthn2)을 저항(R4, R5)의 저항비로써 분압한 전압과, 제2 트랜지스터(TN2)의 임계치 전압(Vthn2)을 더한 전압(=Vthn2+{(Vcc2-Vthn2)×R5/(R4+R5)})을 분압 전압(Vn)으로서 초단부(53)로 출력한다.
이것으로부터, 분압 전압(Vn)은 제2 트랜지스터(TN2)의 임계치 전압(Vthn2)이 높을수록 빠르게 또한 큰 값까지 상승한다.
이 제2 트랜지스터(TN2)는 그 임계치 전압(Vthn2)이 상기 제1 트랜지스터(TN1)의 임계치 전압(Vthn1)보다 작아지도록, 즉 그 게이트 길이가 제1 트랜지스터(TN1)의 게이트 길이보다 짧아지도록 설정되어 있다. 또, 제2 트랜지스터(TN2)의 전기적 특성은 제1 트랜지스터(TN1)와 동일 공정으로 제조되기 때문에, 제1 트랜지스터(TN1)의 전기적 특성과 동일하게 변화한다. 즉, 제2 트랜지스터(TN2)의 임계치 전압(Vthn2)은 제1 트랜지스터(TN1)의 임계치 전압(Vthn1)과 동일하게 변동된다. 상기한 바와 같기 때문에, 보정 회로(13)는 제1 트랜지스터(TN1)의 임계치 전압(Vthn1)이 높을수록 분압 전압(Vn)을 빠르게 또한 큰 값까지 상승하도록 보정한다.
상기에 의해, 보정 회로(13)는 제1 트랜지스터(TN1)의 임계치 전압(Vthn1)의 변동에 따라 변동되는 제2 트랜지스터(TN2)의 임계치 전압(Vthn2)에 대응하는 전압분 만큼, 저항(R4, R5)만에 의한 분압 전압(Vn)을 상승시킨다. 즉, 보정 회로(13)는 제1 트랜지스터(TN1)의 임계치 전압(Vthn1)에 따라 분압 전압(Vn)을 보정한다.
초단부(53)의 제1 트랜지스터(TN1)의 게이트에는 분압 전압(Vn)이 입력되고, 제1 트랜지스터(TN1)는 분압 전압(Vn)에 기초하여 온 또는 오프한다. 초단부(53)는 제1 트랜지스터(TN1)가 오프일 때 H 레벨(고전위 전원 레벨)의 신호(S11)를, 제1 트랜지스터(TN1)가 온일 때 L 레벨(저전위 전원 레벨)의 신호(S11)를 파형 정형부(54)로 출력한다.
파형 정형부(54)의 초단의 인버터 회로(55)에는 제1 트랜지스터(TN1)의 드레인이 접속되고, 초단부(53)로부터의 신호(S11)가 입력된다. 파형 정형부(54)는 신호(S11)를 파형 정형하여 기동 신호(STTZ)로서 내부 회로(도시 생략)로 출력한다.
다음에, 상기한 바와 같이 구성된 기동 회로(11)의 동작을 도 2의 파형도에 따라 설명한다.
이 경우, 제1 트랜지스터(TN1)의 임계치 전압이 공정에 의한 변동중에서 최대(최대 임계치 전압)치(Vthn1max)로 되어 있는 칩의 경우를 설명한다. 이 경우, 제2 트랜지스터(TN2)의 임계치 전압은 제1 트랜지스터(TN1)와 같이 변동하여 거의 최대(최대 임계치 전압)(Vthn2max)가 된다.
이 반도체 집적 회로 장치에 공급되는 외부 전원(고전위 전원(Vcc2))이 상승하면, 정전류원을 구성하고 있는 저항(R3)으로부터 전류가 흐르기 시작한다. 그리고, 고전위 전원(Vcc2)이 제2 트랜지스터(TN2)의 최대 임계치 전압(Vthn2max)을 초과할 때까지, 분압부(12)로부터 출력되는 분압 전압(Vn1)은 고전위 전원 전압(Vcc2)과 거의 동일하게 상승한다. 그 후, 분압 전압(Vn1)(=Vthn2max+{(Vcc2-Vthn2max)×R5/(R4+R5)})은 외부 전원(고전위 전원(Vcc2))의 상승에 비례하여 상승한다. 그리고, 소정의 타이밍(t11)까지는 분압 전압(Vn1)이 제1 트랜지스터(TN1)의 최대 임계치 전압(Vthn1max)을 초과하지 않기 때문에, 제1 트랜지스터(TN1)는 오프하고 있다. 따라서, 초단부(53)는 H 레벨의 신호(S11)를 출력하여, 기동 신호(STTZ)는 H 레벨이 된다. 이 H 레벨의 기동 신호에 의해 내부 회로(플립플롭 회로나 래치 회로 등)가 초기 세트된다. 또한, 이 분압 전압(Vn1)은 보정 회로(13)의 작용에 의해, 제2 트랜지스터(TN2)의 임계치 전압이 최대(최대 임계치 전압)(Vthn2max)에 대응하는 전압분만큼 높은 전위가 된다. 이에 따라, 분압 전압(Vn1)은 상승하여 제1 트랜지스터(TN1)의 최대 임계치 전압(Vthn1max)을 초과하도록 보정된다.
더욱이, 고전위 전원(Vcc2)이 상승하여 분압 전압(Vn1)이 제1 트랜지스터(TN1)의 최대 임계치 전압(Vthn1max)을 초과하면, 제1 트랜지스터(TN1)는 온하고, 기동 신호(STTZ)는 L 레벨이 된다. 이 제1 트랜지스터(TN1)가 온하는 타이밍(t11)은 내부 회로의 초기 세트가 종료한 후이다. 내부 회로의 초기 세트는 이 기동 신호(STTZ)의 하강에 기초하여 종료된다. 이 후, 고전위 전원(Vcc2)이 통상의 동작 전압(내부 회로가 정상적으로 동작하는 전압)으로 안정되면, 기동 회로(51)는 기동 신호(STTZ)를 L 레벨로 유지한다. 따라서, 다시 고전위 전원(Vcc2)이 소정치 이하가 될 때까지, 내부 회로의 초기 세트는 행해지지 않는다.
다음에, 제1 트랜지스터(TN1)의 임계치 전압이 공정에 의한 변동중에서 최소(최소 임계치 전압)치(Vthn1min)로 되어 있는 칩의 경우를 도 2에 따라 설명한다. 이 경우, 제2 트랜지스터(TN2)의 임계치 전압은 제1 트랜지스터(TN1)와 동일하게 변동하여 거의 최소(최소 임계치 전압)(Vthn2min)가 된다.
이 반도체 집적 회로 장치에 공급되는 외부 전원(고전위 전원(Vcc2))이 상승하면, 정전류원을 구성하고 있는 저항(R3)으로부터 전류가 흐르기 시작한다. 그리고, 고전위 전원(Vcc2)이 제2 트랜지스터(TN2)의 최소 임계치 전압(Vthn2min)을 초과할 때까지, 분압부(12)로부터 출력되는 분압 전압(Vn2)은 도 2에 도시된 바와 같이, 고전위 전원 전압(Vcc2)과 거의 동일하게 상승한다. 그 후, 분압 전압(Vn2)(=Vthn2min+{(Vcc2-Vthn2min)×R5/(R4+R5)})은 외부 전원(고전위 전원(Vcc))의 상승에 비례하여 상승한다. 그리고, 소정의 타이밍(t12)까지는 분압 전압(Vn2)이 제1 트랜지스터(TN1)의 최소 임계치 전압(Vthn1min)을 초과하지 않기 때문에, 제1 트랜지스터(TN1)는 오프하고 있다. 따라서, 초단부(53)는 H 레벨의 신호(S11)를 출력하고, 기동 신호(STTZ)는 H 레벨이 된다. 이 H 레벨의 기동 신호에 의해 내부 회로(플립플롭 회로나 래치 회로 등)가 초기 세트된다. 또한, 이 분압 전압(Vn2)은 보정 회로(13)의 작용에 의해, 제2 트랜지스터(TN2)의 최소 임계치 전압(Vthn2min)에 대응하는 전압분만큼 높은 전위까지 상승하도록 보정된다.
더욱이, 고전위 전원(Vcc2)이 상승하여 분압 전압(Vn2)이 제1 트랜지스터(TN1)의 최소 임계치 전압(Vthn1min)을 넘으면, 제1 트랜지스터(TN1)는 온하고, 기동 신호(STTZ)는 L 레벨이 된다. 이 제1 트랜지스터(TN1)가 온하는 타이밍(12)은 상기 타이밍(t11)과 같이 내부 회로의 초기 세트가 종료한 후에 있다. 내부 회로의 초기 세트는 이 기동 신호(STTZ)의 하강에 기초하여 종료된다. 이 후, 고전위 전원(Vcc2)이 통상의 동작 전압(내부 회로가 정상적으로 동작하는 전압)으로 안정되면, 기동 회로(51)는 기동 신호(STTZ)를 L 레벨로 유지한다. 따라서, 다시 고전위 전원(Vcc2)이 소정치 이하가 될 때까지, 내부 회로의 초기 세트는 행해지지 않는다. 이와 같이, 이 반도체 집적 회로 장치에서는, 전원 투입시에 기동 회로(51)로써 내부 회로(플립플롭 회로, 래치 회로 등)이 초기 세트되어, 그 오동작이 방지된다.
또한, 이 트랜지스터(TN1)가 온하는 소정의 타이밍(t11, t12)은 내부 회로의 초기 세트가 정상적으로 완료하는 타이밍 이전이면, 내부 회로(반도체 집적 회로 장치)가 오동작하게 된다. 따라서, 저항(R4, R5)의 저항비는 상기 분압 전압(Vn1)이 상기 최대 임계치 전압(Vthn1max)을 초과하도록, 또한 상기 분압 전압(Vn2)이 상기 최소 임계치 전압(Vthn1min)을 넘도록, 또한 이들 타이밍(t11, t12)이 내부 회로의 초기 세트가 정상적으로 완료하는 소정의 타이밍 이후가 되도록 설정되어 있다.
상기한 기동 회로(11)의 특징적인 작용 효과를 이하에 기재한다.
(1) 보정 회로(13)의 제2 트랜지스터(TN2)는 그 임계치 전압(Vthn2)이 제1 트랜지스터(TN1)의 임계치 전압(Vthn1)보다 작아지도록, 즉 그 게이트 길이가 제1 트랜지스터(TN1)의 게이트 길이보다 짧아지도록 설정되어 있다. 제1 트랜지스터(TN1, TN2)의 양 임계치 전압(Vthn1, Vthn2)은 공정의 변동에 의해 마찬가지로 변동된다. 따라서, 분압 전압(Vn)은 보정 회로(13)에 의해, 제2 트랜지스터(TN2)의 임계치 전압(Vthn2)에 대응하는 전압분만큼, 즉 제1 트랜지스터(TN1)의 임계치 전압(Vthn1)에 대응하여 높은 전압이 되도록 자동적으로 보정된다. 이것에 따라, 분압 전압(Vn)은 변동되는 상기 임계치 전압(Vthn1max∼Vthn1min)을 초과하고, 또한 그 타이밍(t11, t12)은 내부 회로의 초기 세트가 정상적으로 완료하는 타이밍 이후가 된다. 따라서, 이 기동 회로(11)에서는, 공급되는 외부 전원이 낮은 고전위 전원(Vcc2)이 되어도, 제1 트랜지스터(TN1)의 임계치 전압(Vthn1)의 변동에 따라 최적화되고, 모든 칩에서 정상적으로 초기 세트를 행할 수 있는 기동 신호(STTZ)를 생성할 수 있다.
(제2 실시 형태)
이하, 본 발명을 구체화한 제2 실시 형태를 도 3 내지 도 5에 따라 설명한다. 또한, 종래 기술(도 7)과 같은 구성에 대해서는 동일한 부호를 붙여 그 설명을 일부 생략한다. 도 3은 반도체 집적 회로 장치의 일부 회로도로서, 기동 회로(21)의 회로도이다. 기동 회로(21)는 분압부(22), 보정 분압부(23), 스위치 소자로서의 스위치 회로(24), 초단부(53) 및 파형 정형부(54)를 구비한다.
분압부(22)는 고전위 전원(Vcc2)과 저전위 전원(Vss)(0 v)과의 사이에 직렬 접속된 저항(R6, R7)을 구비한다. 저항(R6)과 저항(R7) 사이의 노드(N2)는 스위치 소자로서의 퓨즈(F1)를 통해 상기 초단부(53)의 제1 트랜지스터(TN1)의 게이트에 접속되어 있다. 따라서, 분압부(12)는 퓨즈(F1)가 절단되어 있지 않은 상태로, 저항(R6, R7)의 저항비로써 고전위 전원(Vcc2)을 분압한 분압 전압(Vn3)을 초단부(53)로 출력한다. 또, 분압부(12)는 퓨즈(F1)가 절단된 상태로, 초단부(53)와 비도통 상태가 된다.
보정 분압부(23)는 고전위 전원(Vcc2)과 저전위 전원(Vss)(0 V) 사이에 직렬 접속된 저항(R8∼R10)을 구비한다. 각 저항(R8∼R10) 사이의 각 노드(N3, N4)은 각각 스위치 소자로서의 퓨즈(F2, F3)를 통해 노드(N5)에 접속되어 있다. 따라서, 보정 분압부(23)는 퓨즈(F3)가 절단된 상태로, 노드(N5)의 전위를, 저항(R8)과, 저항(R9, R10)의 저항비로써 고전위 전원(Vcc2)을 분압한 분압 전압(Vn4)(=Vcc2×(R9+R10)/(R8+R9+R10))으로 한다. 또, 보정 분압부(23)는 퓨즈(F2)가 절단된 상태로, 노드(N5)의 전위를, 저항(R8, R9)과, 저항(R10)의 저항비로써 고전위 전원(Vcc2)을 분압한 분압 전압(Vn5(=Vcc2×R10/(R8+R9+R10)))으로 한다. 또한, 본 실시 형태에서는, 퓨즈(F1∼F3) 및 스위치 회로(24)로 이루어지는 스위치 소자와, 보정 분압부(23)가 보정 회로(25)를 구성하고 있다.
스위치 회로(24)는 도 4에 도시한 바와 같이, NMOS 트랜지스터(TN3)와, 고전위 전원(Vcc2)과 저전위 전원(Vss)(0 V) 사이에 직렬 접속된 저항(R11)과 퓨즈(F4)를 구비한다. NMOS 트랜지스터(TN3)의 게이트에는 저항(R11)과 퓨즈(F4) 사이의 노드(N6)가 접속되어 있다.
상기 노드(N5)는 스위치 회로(24)의 NMOS 트랜지스터(TN3)를 통해 상기 초단부(53)의 제1 트랜지스터(TN1)의 게이트에 접속되어 있다. 따라서, 스위치 회로(24)는 퓨즈(F4)가 절단되어 있지 않은 상태로, 노드(N6)가 L 레벨(저전위 전원 레벨)이 되고, NMOS 트랜지스터(TN3)가 오프하고 있기 때문에, 노드(N5)와 제1 트랜지스터(TN1)의 게이트 사이를 비도통 상태로 한다. 또, 스위치 회로(24)는 퓨즈(F4)가 절단된 상태에서, 노드(N6)가 H 레벨(고전위 전원 레벨)이 되고, NMOS 트랜지스터(TN3)가 온하고 있기 때문에, 노드(N5)와 제1 트랜지스터(TN1)의 게이트 사이를 도통 상태로 한다. 이들로부터, 보정 회로(25)의 보정 분압부(23)는 퓨즈(F1, F3, F4)가 절단된 상태에서, 상기 분압 전압(Vn4)을 초단부(53)로 출력한다. 또, 보정 분압부(23)는 퓨즈(F1, F2, F4)가 절단된 상태에서, 상기 분압 전압(Vn5)을 초단부(53)로 출력한다. 또한, 상기 저항(R6∼R10)의 저항치는 각 분압 전압(Vn3, Vn4, Vn5)의 관계가 분압 전압(Vn4)＞분압 전압(Vn3)＞분압 전압(Vn5)이 되도록 설정되어 있다.
초단부(53)는 고전위 전원(Vcc2)과 저전위 전원(Vss) 사이에 직렬 접속된 저항(R3)과 제1 MOS형 트랜지스터로서의 제1 트랜지스터(TN1)를 구비한다. 제1 트랜지스터(TN1)의 게이트에는 분압 전압(Vn3, Vn4, Vn5)중 어느 하나가 입력되고, 제1 트랜지스터(TN1)는 분압 전압(Vn3, Vn4, Vn5)에 기초하여 온 또는 오프한다. 초단부(53)는 제1 트랜지스터(TN1)가 오프일 때 H 레벨(고전위 전원 레벨)의 신호(S11)를, 제1 트랜지스터(TN1)가 온일 때 L 레벨(저전위 전원 레벨)의 신호(S11)를 파형 정형부(54)로 출력한다.
파형 정형부(54)는 직렬 접속된 짝수개(도 1에서 2개)의 인버터 회로(55, 56)를 구비한다. 초단의 인버터 회로(55)에는 제1 트랜지스터(TN1)의 드레인이 접속되고, 초단부(53)로부터의 신호(S11)가 입력된다. 파형 정형부(54)는 신호(S11)를 파형 정형하여 기동 신호(STTZ)로서 내부 회로(도시 생략)로 출력한다.
여기서, 이 트랜지스터(TN1)가 온하는 소정의 타이밍(t21)이 내부 회로의 초기 세트가 정상적으로 완료하는 타이밍 이전이면, 내부 회로(반도체 집적 회로 장치)가 오동작하게 된다.
따라서, 저항(R6, R7)의 저항비는 고전위 전원(Vcc2)의 상승에 따라 상승하는 분압 전압(Vn3)이 상기 임계치 전압(Vthn1)을 초과하여 거의 최대 임계치 전압(Vthn1max) 근처까지 상승하도록 설정되어 있다. 또 저항(R6, R7)의 저항비는 상기 분압 전압(Vn3)이 평균 임계치 전압(Vthn1) 부근을 초과하는 타이밍(타이밍(t21)을 포함함)이 내부 회로의 초기 세트가 정상적으로 완료하는 타이밍 이후가 되도록 설정되어 있다.
저항(R8)과 저항(R9, R10)의 저항비는 고전위 전원(Vcc2)의 상승에 따라 상승하는 분압 전압(Vn4)이 상기 최대 임계치 전압(Vthn1max)을 초과하도록 설정되어 있다. 또, 저항(R8)과 저항(R9, R10)의 저항비는 상기 분압 전압(Vn4)이 상기 최대 임계치 전압(Vthn1max) 부근을 초과하는 타이밍(타이밍(t21)을 포함함)이 내부 회로의 초기 세트가 정상적으로 완료하는 타이밍 이후가 되도록 설정되어 있다.
저항(R8, R9)과 저항(R10)의 저항비는 고전위 전원(Vcc2)의 상승에 따라 상승하는 분압 전압(Vn5)이 상기 최소 임계치 전압(Vthn1min)을 초과하여 거의 평균 임계치 전압(Vthn1) 근처까지 상승하도록 설정되어 있다. 또, 저항(R8, R9)과 저항(R10)의 저항비는 상기 분압 전압(Vn5)이 상기 최소 임계치 전압(Vthn1max) 부근을 초과하는 타이밍(타이밍(t21)을 포함함)이 내부 회로의 초기 세트가 정상적으로 완료하는 타이밍 이후가 되도록 설정되어 있다.
다음에, 제1 트랜지스터(TN1)의 임계치 전압이 공정에 의한 변동 중에서 평균(평균 임계치 전압으로, 최대 임계치 전압과 최소 임계치 전압의 1/2 부근의 전압)(Vthn1)으로 되어 있는 칩의 경우를 도 5를 참조로 설명한다. 이 경우, 보정 회로(25)의 각 퓨즈(F1∼F4)를 절단하는 작업은 행해지지 않는다. 따라서, 초단부(53)에는 분압부(22)로부터 선택된 분압 전압(Vn3)이 입력된다.
이 반도체 집적 회로 장치에 공급되는 외부 전원(고전위 전원(Vcc1))이 상승하면, 정전류원을 구성하고 있는 저항(R3)으로부터 전류가 흐르기 시작한다. 이 때, 초단부(53)에 입력되는 전압, 즉 분압부(22)로부터 출력되는 분압 전압(Vn3)은 도 5에 도시한 바와 같이, 외부 전원(고전위 전원(Vcc2))의 상승에 비례하여 상승한다. 그리고, 도 5에 도시하는 소정의 타이밍(t21)까지는 분압 전압(Vn3)이 제1 트랜지스터(TN1)의 평균 임계치 전압(Vthn1)을 초과하지 않기 때문에, 제1 트랜지스터(TN1)는 오프하고 있다. 따라서, 초단부(53)는 H 레벨의 신호를 출력하고, 기동 신호(STTZ)는 H 레벨이 된다. 이 H 레벨의 기동 신호에 의해 내부 회로(플립플롭 회로나 래치 회로 등)가 초기 세트된다.
또한, 고전위 전원(Vcc2)이 상승하여 분압 전압(Vn3)이 제1 트랜지스터(TN1)의 평균 임계치 전압(Vthn1)을 초과하면, 제1 트랜지스터(TN1)는 온하고, 기동 신호(STTZ)는 L 레벨이 된다. 이 제1 트랜지스터(TN1)가 온하는 타이밍은 상기 타이밍(t21)과 거의 동일하고, 내부 회로의 초기 세트가 종료한 후이다. 내부 회로의 초기 세트는 이 기동 신호(STTZ)의 하강에 기초하여 종료된다. 이 후, 고전위 전원(Vcc2)이 통상의 동작 전압(내부 회로가 정상적으로 동작하는 전압)으로 안정되면, 기동 회로(21)는 기동 신호(STTZ)를 L 레벨로 유지한다. 따라서, 다시 고전위 전원(Vcc2)이 소정치 이하가 될 때까지, 내부 회로의 초기 세트는 행해지지 않는다. 이와 같이, 이 반도체 집적 회로 장치에서는, 전원 투입시에 기동 회로(21)의 기동 신호(STTZ)로써 내부 회로(플립플롭 회로, 래치 회로 등)가 초기 세트되어, 그 오동작이 방지된다.
다음에, 제1 트랜지스터(TN1)의 임계치 전압이 공정에 의한 변동 중에서 최대(최대 임계치 전압)(Vthn1max)로 되어 있는 칩의 경우를 도 5에 따라 설명한다. 이 경우, 거의 최대(최대 임계치 전압)(Vthn1max)에 대응하여 보정 회로(25)의 퓨즈(F1, F3, F4)를 절단하는 작업이 행해진다. 따라서, 초단부(53)에는 보정 분압부(23)로부터 선택된 분압 전압(Vn4)이 입력된다.
이 반도체 집적 회로 장치에 공급되는 외부 전원(고전위 전원(Vcc1))이 상승하면, 정전류원을 구성하고 있는 저항(R3)으로부터 전류가 흐르기 시작한다. 이 때, 초단부(53)에 입력되는 전압, 즉 보정 분압부(23)로부터 출력되는 분압 전압(Vn4)은 도 5에 도시된 바와 같이, 외부 전원(고전위 전원(Vcc2))의 상승에 비례하여 상승한다. 그리고, 도 5에 도시하는 소정의 타이밍(t21)까지는 분압 전압(Vn4)이 제1 트랜지스터(TN1)의 최대 임계치 전압(Vthn1max)를 초과하지 않기 때문에, 제1 트랜지스터(TN1)는 오프하고 있다. 따라서, 초단부(53)는 H 레벨의 신호를 출력하고, 기동 신호(STTZ)는 H 레벨이 된다. 이 H 레벨의 기동 신호에 의해 내부 회로(플립플롭 회로나 래치 회로 등)가 초기 세트된다.
더욱이, 고전위 전원(Vcc2)이 상승하여 분압 전압(Vn4)이 제1 트랜지스터(TN1)의 최대 임계치 전압(Vthn1max)을 초과하면, 제1 트랜지스터(TN1)는 온하고, 기동 신호(STTZ)는 L 레벨이 된다. 이 제1 트랜지스터(TN1)가 온하는 타이밍은 상기 타이밍(t21)과 거의 같고, 내부 회로의 초기 세트가 종료한 후이다. 내부 회로의 초기 세트는 이 기동 신호(STTZ)의 하강에 기초하여 종료된다. 이 후, 고전위 전원(Vcc2)이 통상의 동작 전압(내부 회로가 정상적으로 동작하는 전압)으로 안정되면, 기동 회로(21)는 기동 신호(STTZ)를 L 레벨로 유지한다. 따라서, 다시 고전위 전원(Vcc2)이 소정치 이하가 될 때까지, 내부 회로의 초기 세트는 행해지지 않는다. 이와 같이, 이 반도체 집적 회로 장치에서는, 전원 투입시에 기동 회로(21)의 기동 신호(STTZ)에서 내부 회로(플립플롭 회로, 래치 회로 등)가 초기 세트되어, 그 오동작이 방지된다.
다음에, 제1 트랜지스터(TN1)의 임계치 전압이 공정에 의한 변동 중에서 최소(최대 임계치 전압)(Vthn1min)로 되어 있는 칩의 경우를 도 5에 따라 설명한다. 이 경우, 거의 최소(최소 임계치 전압)(Vthnlmin)에 대응하여, 보정 회로(25)의 퓨즈(F1, F2, F4)를 절단하는 작업이 행해진다. 따라서, 초단부(53)에는 보정 분압부(23)로부터 선택된 분압 전압(Vn5)이 입력된다.
이 반도체 집적 회로 장치에 공급되는 외부 전원(고전위 전원(Vcc1))이 상승하면, 정전류원을 구성하고 있는 저항(R3)으로부터 전류가 흐르기 시작한다. 이 때, 초단부(53)에 입력되는 전압, 즉 보정 분압부(23)로부터 출력되는 분압 전압(Vn5)은 도 5에 도시한 바와 같이, 외부 전원(고전위 전원(Vcc2))의 상승에 비례하여 상승한다. 그리고, 도 5에 도시하는 소정의 타이밍(t21)까지는 분압 전압(Vn5)이 제1 트랜지스터(TN1)의 최소 임계치 전압(Vthn1min)을 넘어서 없기 때문, 제1 트랜지스터(TN1)는 오프하고 있다. 따라서, 초단부(53)는 H 레벨의 신호를 출력하여, 기동 신호(STTZ)는 H 레벨이 된다. 이 H 레벨의 기동 신호에 의해 내부 회로(플립플롭 회로나 래치 회로 등)가 초기 세트된다.
더욱이 소정의 타이밍(t21)을 넘어, 고전위 전원(Vcc2)이 상승하여 분압 전압(Vn4)이 제1 트랜지스터(TN1)의 최소 임계치 전압(Vthn1min)을 초과하면, 제1 트랜지스터(TN1)는 온하고, 기동 신호(STTZ)는 L 레벨이 된다. 내부 회로의 초기 세트는 이 기동 신호(STTZ)의 하강에 기초하여 종료된다. 이 후, 고전위 전원(Vcc2)이 통상의 동작 전압(내부 회로가 정상적으로 동작하는 전압)으로 안정되면, 기동 회로(21)는 기동 신호(STTZ)를 L 레벨로 유지한다. 따라서, 다시 고전위 전원(Vcc2)이 소정치 이하가 될 때까지, 내부 회로의 초기 세트는 행해지지 않는다. 이와 같이, 이 반도체 집적 회로 장치로는 전원 투입시에 기동 회로(21)의 기동 신호(STTZ)로써 내부 회로(플립플롭 회로, 래치 회로 등)가 초기 세트되어, 그 오동작이 방지된다.
상기 기동 회로(21)의 특징적인 작용 효과를 이하에 기재한다.
(1) 기동 회로(21)는 공정의 변동에 의한 제1 트랜지스터(TN1)의 임계치 전압(Vthn1)에 따라 보정 회로(25)의 퓨즈(F1∼F4)를 절단함으로써, 그 임계치 전압(Vthn1)에 따라 보정 분압부(23)의 저항비를 칩마다 용이하게 변경할 수 있다. 이에 따라, 제1 트랜지스터(TN1)의 게이트 전압을, 그 트랜지스터(TN1)의 임계치 전압보다 확실하게 높일 수 있다. 그 결과, 이 기동 회로(21)에서는 공급되는 외부 전원이 낮은 고전위 전원(Vcc2)이 되어도, 제1 트랜지스터(TN1)의 임계치 전압(Vthn1)의 변동에 따라 최적화되고, 모든 칩에서 정상적으로 초기 세트를 행할 수 있는 기동 신호(STTZ)를 생성할 수 있다.
(제3 실시 형태)
이하, 본 발명을 구체화한 제3 실시 형태를 도 6에 따라 설명한다. 또한, 종래 기술(도 7)과 같은 구성에 대해서는 동일한 부호를 붙여 그 설명을 일부 생략한다.
도 6은 반도체 집적 회로 장치의 일부 회로도로서, 기동 회로(31)의 회로도이다. 기동 회로(31)는 분압부(32), 초단부(53) 및 파형 정형부(54)를 구비한다.
분압부(32)는 고전위 전원(Vcc2)과 저전위 전원(Vss)(0 V) 사이에 직렬 접속된 저항(R11, R12, R13, R14)를 구비한다. 각 저항(R11∼R14) 사이의 노드(N11, N12, N13)는 스위치 소자로서의 퓨즈(F11, F12, F13)를 통해 공통으로 접속되고, 그 접속점인 노드(N14)는 제1 트랜지스터(TN1)의 게이트에 접속된다. 저항(R11, R14)의 저항치는 제2 실시 형태의 저항(R6, R7)의 저항치와 각각 같은 값으로 설정되어 있다. 저항(R12, R13)의 저항치는 제2 실시 형태의 저항(R9)의 저항치와 동일한 값으로 설정되어 있다. 또한, 각 저항(R11∼R14)의 저항치는 적절하게 변경되어도 좋다.
각 퓨즈(F11∼F13)는 제1 트랜지스터(TN1)의 임계치 전압에 따라 절단된다. 따라서, 분압부(32)는 퓨즈(F11∼F13)의 상태에 따라 선택되는 저항(R11∼R14)에 의해 고전위 전원(Vcc2)을 분압한 분압 전압(Vn11)을 제1 트랜지스터(TN1)의 게이트에 인가한다. 또한, 분압부(32), 즉 저항(R11∼R14)으로써 구성되는 보정 분압부와 퓨즈(F11∼F13)가 보정 회로(33)를 구성한다.
제조 직후에, 각 퓨즈(F11∼F13)는 절단되어 있지 않다. 즉 폐로 상태에 있다. 이 때, 분압부(32)는 저항(Rl1)과 저항(R14)의 저항비에 의해 고전위 전원(Vcc2)을 분압한 분압 전압(Vn11)을 제1 트랜지스터(TN1)의 게이트에 인가한다. 이 분압 전압(Vn11)은 고전위 전원(Vcc2)의 상승에 비례하여 제2 실시 형태와 같이 제1 트랜지스터(TN1)의 평균 임계치 전압(Vthn1) 이상까지 상승한다. 따라서, 이 임계치 전압(Vthn1)을 갖는 제1 트랜지스터(TN1)가 형성된 칩에서, 기동 회로(31)는 시간 경과(고전위 전원(Vcc2)의 상승)에 따라 H 레벨에서 L 레벨로 변화하는 기동 신호(STTZ)를 출력한다.
이 경우, 하나의 칩은 공정의 변동에 의해 제1 트랜지스터(TN1)가 최대 임계치 전압(Vthn1max)을 갖는다. 이 칩의 퓨즈(F12, F13)가 절단된다. 그렇게 하면, 분압부(31)는 저항(R11)의 저항치와, 저항(R12∼14)의 합성 저항의 저항치의 저항비에 의해 고전위 전원(Vcc2)을 분압한 분압 전압(Vn12)(=Vcc2×(R12+R13+R14)/(R11+R12+R13+R14))을 트랜지스터(TN1)의 게이트에 인가한다. 이 분압 전압(Vn12)은 상기 분압 전압(Vn11)보다 높고, 최대 임계치 전압(Vthn1max) 이상까지 상승한다.
즉, 보정 회로(33)는 제1 트랜지스터(TN1)의 임계치 전압에 대응하여 분압 전압(Vn12)을 보정한다. 따라서, 이 최대 임계치 전압(Vthn1max)을 갖는 제1 트랜지스터(TN1)가 형성된 칩의 기동 회로(31)는 시간 경과(고전위 전원(Vcc2)의 상승)에 따라 H 레벨에서 L 레벨로 변화하는 기동 신호(STTZ)를 출력한다.
또한, 제1 트랜지스터(TN1)의 임계치 전압이 최대 임계치 전압(Vthn1max)과 평균 임계치 전압(Vthn1) 사이의 값으로 변동되는 경우, 그 임계치 전압에 따라 퓨즈(F13)를 절단한다. 이와 같이, 보정 회로(33)는 상기와 같이, 제1 트랜지스터(TN1)의 임계치 전압에 대응하여 분압 전압(Vn11)을 보정한다.
또한, 다른 칩은 공정의 변동에 의해 제1 트랜지스터(TN1)가 최소 임계치 전압(Vthn1min)을 갖는다. 이 칩의 퓨즈(F11, F12)가 절단된다. 그렇게 하면, 분압부(32)는 저항(R11∼R13)의 합성 저항의 저항치와, 저항(R14)의 저항치와의 저항비에 의해 고전위 전원(Vcc2)을 분압한 분압 전압(Vn13(=Vcc2×(R14)/(Rl1+R12+R13+R14)))을 제1 트랜지스터(TN1)의 게이트에 인가한다. 이 분압 전압(Vn13)은 상기 분압 전압(Vn11)보다 낮고, 최소 임계치 전압(Vthn1min) 이상까지 상승한다. 또한, 분압 전압(Vn13)은 분압 전압(Vn11)에 비하여 천천히 상승한다. 따라서, 이 최소 임계치 전압(Vthn1min)을 갖는 제1 트랜지스터(TN1)가 형성된 칩에 있어서, 기동 회로(31)는 분압 전압(Vn11)이 선택되었을 때와 거의 같은 시간 경과(고전위 전원(Vcc2)의 상승으로, 타이밍(t21)(도 5 참조))에 따라 H 레벨에서 L레벨로 변화되는 기동 신호(STTZ)를 출력한다.
또한, 제1 트랜지스터(TN1)의 임계치 전압이 평균 임계치 전압(Vthn1)과 최소 임계치 전압(Vthn1min) 사이의 값으로 변동되는 경우, 그 임계치 전압에 따라 퓨즈(F11)를 절단한다. 이와 같이, 보정 회로(33)는 상기와 같이, 트랜지스터(TN1)의 임계치에 대응하여 분압 전압(Vn11)을 보정한다.
이상 기술한 바와 같이, 본 실시 형태의 기동 회로(31)는 다음과 같은 효과를 갖는다.
(1) 이 기동 회로(31)에서는 제1 트랜지스터(TN1)의 임계치 전압이 공정에 의한 변동 중에서 거의 최대(최대 임계치 전압)(Vthn1max)가 되어도, 보정 회로(33)의 퓨즈(F12, F13)를 절단함으로써, 빠르고, 또한 최대 임계치 전압(Vthn1max)을 초과하는 값까지 상승하는 분압 전압(Vn12)으로 보정할 수 있다. 또, 제1 트랜지스터(TN1)의 임계치 전압이 공정에 의한 변동 중에서 거의 최소(최소 임계치 전압)(Vthn1min)가 되어도, 보정 회로(33)의 퓨즈(F11, F12)를 절단함으로써, 느리고, 또한 최소 임계치 전압(Vthn1min)을 초과하는 값까지 상승하는 분압 전압(Vn13)으로 보정할 수 있다. 또한, 제1 트랜지스터(TN1)의 임계치 전압이 최대 임계치 전압(Vthn1max)과 평균 임계치 전압(Vthn1) 사이의 값으로 변동되어도, 보정 회로(33)의 퓨즈(F13)를 절단함으로써, 동일하게 최적의 분압 전압(Vn11)으로 보정할 수 있다. 게다가, 제1 트랜지스터(TN1)의 임계치 전압이 최소 임계치 전압(Vthn1min)과 평균 임계치 전압(Vthn1) 사이의 값으로 변동되어도, 보정 회로(33)의 퓨즈(F11)를 절단함으로써, 동일하게 최적의 분압 전압(Vn11)으로 보정할 수 있다.
이들로부터, 제1 트랜지스터(TN1)가 온하는 타이밍을 내부 회로의 초기 세트가 정상적으로 완료하는 타이밍 이후가 되도록 할 수 있다. 따라서, 이 기동 회로(31)에서는, 공급되는 외부 전원이 낮은 고전위 전원(Vcc2)이 되어도, 제1 트랜지스터(TN1)의 임계치 전압(Vthn1)의 변동에 따라 최적화되고, 모든 칩에서 정상적으로 초기 세트를 행할 수 있는 기동 신호(STTZ)를 생성할 수 있다. 또, 상기 제2 실시 형태에 비하여 저항단의 수를 1개로 할 수 있다.
또한, 본 발명은 상기 실시 형태 이외에 다음과 같은 형태로 실시하여도 좋다.
상기 각 실시 형태에서는, 초단부(53)에 제1 MOS형 트랜지스터로서의 제1 트랜지스터(TN1)를 구비하였지만, 제1 트랜지스터(TN1)를 P 채널 MOS 트랜지스터로 변경하여도 좋다. 또한, 이 경우, 예컨대, 초단부(53)는 고전위 전원(Vcc2)과 저전위 전원(Vss) 사이에 P 채널 MOS 트랜지스터, 저항(R3)을 이 순서로 직렬 접속하여 구성한다. 또, 이 경우, 제1 실시 형태의 제1 트랜지스터(TN1)를 P 채널 MOS 트랜지스터로 변경하고, 그 P 채널 MOS 트랜지스터를 고전위 전원(Vcc2)과 저항(R4) 사이에 접속해야 한다. 이와 같이 하여도, 상기 실시 형태의 효과와 동일한 효과를 얻을 수 있다.
상기 제1 실시 형태에 있어서, 분압부(12)에서는, 저항(R5)과 저전위 전원(Vss) 사이에 제2 트랜지스터(TN2)를 1단 접속했지만, 직렬로 NMOS 트랜지스터를 복수단(예컨대, 2단) 접속하여도 좋다. 또한, 이 경우, 2단의 NMOS 트랜지스터의 임계치 전압을 발산한 값이 제1 트랜지스터(TN1)의 임계치 전압보다 작아지도록 설정해야 한다. 이와 같이 구성하여도, 상기 제1 실시 형태와 같이, 제1 트랜지스터(TN1)의 임계치의 변동을 흡수하여 내부 회로가 확실하게 동작하기 위한 기동 신호를 생성할 수 있다.
상기 제2 실시 형태에 있어서, 보정 분압부(23)는 3개의 저항(R8∼R10) 사이의 2개의 노드(N3, N4)에 분압 전압(Vn4, Vn5)을 생성할 수 있도록 하였지만, 4개 이상의 저항을 직렬로 접속하여, 생성하는 분압 전압의 수를 3개 이상으로 적절하게 변경하여도 좋다. 그리고, 각 저항 사이의 노드를 각각 퓨즈를 통해 도 3 노드(N5)에 접속한다. 이와 같이 하면, 초단부(53)로 출력하는 분압 전압을 미세하게 보정할 수 있다.
상기 제2 실시 형태에서는, 스위치 소자로서 퓨즈(F1∼F4)를 이용하였지만, 분압부(22)와 보정 분압부(23)에서 생성되는 분압 전압(Vn3, Vn4, Vn5)을 선택할 수 있는 소자라면 어떠한 소자라도 무방하며, 스위치 소자로서 MOS형 트랜지스터 등을 사용하는 것과 같이, 적절하게 변경하여 실시하여도 좋다.
이상 상술한 바와 같이, 본 발명에 의하면, 공정의 변동에 의한 트랜지스터의 특성의 변동에 따라 최적의 기동 신호를 생성할 수 있는 기동 회로를 제공할 수 있다. 또한, 공정의 변동에 의해 트랜지스터의 특성이 변동되더라도 내부 회로가 정상적으로 초기 세트되는 반도체 집적 회로 장치를 제공할 수 있다.

Claims (14)

  1. 외부 전원이 상승하고 나서 통상의 동작 전압이 될 때까지, 상기 외부 전원에 기초한 제어 전압을 이용하여 제1 MOS형 트랜지스터를 소정의 타이밍으로 온·오프시키고, 그 온·오프에 기초하여 기동 신호를 생성하는 기동 회로에 있어서,
    상기 제1 MOS형 트랜지스터의 임계치 전압의 변동에 따라 상기 제어 전압을 보정하는 보정 회로를 구비한 것을 특징으로 하는 기동 회로.
  2. 제1항에 있어서, 상기 제어 전압은 외부 전원의 고전위 전원과 저전위 전원과의 사이에 직렬 접속된 복수의 저항을 구비하는 분압부의 저항비에 기초하여 생성되는 분압 전압이며, 상기 보정 회로는 상기 분압부의 복수의 저항과 직렬로 접속한 것인 기동 회로.
  3. 제1항 또는 제2항에 있어서, 상기 보정 회로는 상기 제1 MOS형 트랜지스터와 동일한 종류의 제2 MOS형 트랜지스터를 구비하고, 상기 제2 MOS형 트랜지스터의 임계치 전압에 기초하여 상기 제어 전압을 보정하는 것인 기동 회로.
  4. 제3항에 있어서, 상기 제2 MOS형 트랜지스터의 게이트를 그 자신의 드레인에 접속한 것인 기동 회로.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 제2 MOS형 트랜지스터의 임계치 전압을 상기 제1 MOS형 트랜지스터의 임계치 전압보다 낮게 한 것인 기동 회로.
  6. 제2항 내지 제5항 중 어느 한 항에 있어서, 상기 제1 및 제2 MOS형 트랜지스터는 N 채널 MOS 트랜지스터이며, 상기 제2 MOS형 트랜지스터는 상기 분압부의 복수의 저항과 저전위 전원과의 사이에 접속한 것인 기동 회로.
  7. 제1항에 있어서, 상기 제어 전압은 외부 전원의 고전위 전원과 저전위 전원과의 사이에 직렬 접속된 복수의 저항을 구비하는 분압부의 저항비에 기초하여 생성되는 분압 전압이며,
    상기 보정 회로는, 외부 전원의 고전위 전원과 저전위 전원과의 사이에 직렬 접속되어 상기 분압부의 저항비와 다른 저항비의 복수의 저항을 갖는 보정 분압부와,
    상기 보정 분압부의 복수의 저항의 저항비에 기초하여 생성되는 분압 전압과 상기 분압부의 분압 전압중 하나를 상기 제1 MOS형 트랜지스터의 임계치 전압에 따라 선택하여 제어 전압으로서 출력하는 스위치 소자를 포함하는 것인 기동 회로.
  8. 제7항에 있어서, 상기 보정 분압부는 외부 전원의 고전위 전원과 저전위 전원과의 사이에 직렬 접속된 복수의 저항에 의해 상기 외부 전원을 분압한 복수의 분압 전압을 생성하고,
    상기 스위치 소자는 상기 복수의 분압 전압과 상기 분압부의 분압 전압중 하나를 상기 제1 MOS형 트랜지스터의 임계치 전압에 따라 선택하여 제어 신호로서 출력하는 것인 기동 회로.
  9. 제7항 또는 제8항에 있어서, 상기 스위치 소자는 퓨즈를 구비하고, 그 퓨즈가 절단됨으로써 분압 전압을 선택하는 것인 기동 회로.
  10. 제1항에 있어서, 상기 제어 전압은 외부 전원의 고전위 전원과 저전위 전원과의 사이에 직렬 접속된 복수의 저항을 구비하는 분압부의 저항비에 기초하여 생성되는 분압 전압이며, 상기 보정 회로는 상기 분압부의 분압비를 상기 제1 MOS형 트랜지스터의 임계치 전압에 따라 변경하도록 구성된 것인 기동 회로.
  11. 제10항에 있어서, 상기 분압부는 상기 고전위 전원에 접속된 제1 저항과, 상기 저전위 전원에 접속된 제2 저항을 포함하고,
    상기 보정 회로는 상기 제1 저항과 제2 저항과의 사이에 직렬로 접속된 1개 또는 복수의 저항과, 상기 제1 저항 및 제2 저항을 포함하는 각 저항 사이에 일단이 접속되고 타단이 상기 제1 MOS형 트랜지스터의 게이트에 접속된 복수의 스위치 소자를 포함하는 것인 기동 회로.
  12. 제10항에 있어서, 상기 스위치 소자는 퓨즈를 구비하고, 그 퓨즈가 절단됨으로써 상기 분압부의 분압비를 변경하는 것인 기동 회로.
  13. 제1항 내지 제12항 중 어느 한 항에 있어서, 상기 제1 MOS형 트랜지스터의 드레인에 파형 정형부를 접속하고, 상기 파형 정형부에서 상기 제1 MOS형 트랜지스터의 드레인으로부터 출력되는 신호를 파형 정형하여 상기 기동 신호를 생성하는 것인 기동 회로.
  14. 외부 전원이 상승하고 나서 통상의 동작 전압이 될 때까지, 상기 외부 전원에 기초한 제어 전압을 이용하여 제1 MOS형 트랜지스터를 소정의 타이밍으로 온·오프시키고, 그 온·오프에 기초하여 기동 신호를 생성하며, 상기 제1 MOS형 트랜지스터의 임계치 전압의 변동에 따라 상기 제어 전압을 보정하는 보정 회로를 구비한 기동 회로와;
    상기 기동 신호에 기초하여 초기 세트되는 내부 회로를 포함하는 것을 특징으로 하는 반도체 집적 회로 장치.
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