KR20000015034A

KR20000015034A - 입력 버퍼 회로

Info

Publication number: KR20000015034A
Application number: KR1019980034721A
Authority: KR
Inventors: 김재운; 이중용
Original assignee: 김영환; 현대반도체 주식회사
Priority date: 1998-08-26
Filing date: 1998-08-26
Publication date: 2000-03-15
Also published as: KR100298444B1; US6225820B1

Abstract

본 발명은 PMOS 또는 NMOS를 부가 시킴과 동시에 입력 버퍼 회로 자체의 크기에 변화를 줌으로써 VCC의 변화에 대해 효과적으로 일정한 문턱전압(Vth) 특성을 얻어 회로의 신뢰성을 향상시키기 위한 입력 버퍼 회로에 관한 것이다.

본 발명의 입력 버퍼 회로는 제 1 트랜지스터를 포함하여 구성된 제 1 입력 버퍼, 상기 제 1 트랜지스터의 게이트 폭보다 크기가 작은 게이트 폭을 갖는 제 2 트랜지스터를 포함하여 구성된 제 2 입력 버퍼, 상기 제 1 입력 버퍼 또는 제 2 입력 버퍼를 선택하여 활성화 시키는 제어부와, 상기 제어부의 제어를 받아 상기 제 2 입력 버퍼의 활성화시 상기 제 1 트랜지스터와 다른 도전형 채널을 갖는 트랜지스터가 상기 제 2 입력 버퍼에 부가되도록 턴-오프되는 제 3 트랜지스터와 턴-온되는 제 4, 제 5 트랜지스터를 포함하여 구성된 스위칭부를 포함하여 구성됨을 특징으로 한다.

Description

입력 버퍼 회로

본 발명은 입력 버퍼(Buffer) 회로에 관한 것으로, 특히 회로의 신뢰성을 향상시키는 입력 버퍼 회로에 관한 것이다.

도 1은 일반적인 입력 버퍼를 나타낸 회로도이고, 도 2는 VCC가 3.0V일 때 적합하도록 설계된 입력 버퍼 회로의 입력 전압에 대한 출력 전압의 DC 특성을 나타낸 도면이며, 도 3은 VCC가 5.0V일 때 적합하도록 설계된 입력 버퍼 회로의 입력 전압에 대한 출력 전압의 DC 특성을 나타낸 도면이다.

그리고, 도 4는 종래 일예의 입력 버퍼 회로를 나타낸 회로도이고, 도 5는 종래 다른예의 입력 버퍼 회로를 나타낸 회로도이며, 도 6은 종래 또 다른예의 입력 버퍼 회로를 나타낸 회로도이다.

일반적인 입력 버퍼는 도 1에서와 같이, 제 1 PMOS(1)와 제 1 NMOS(2)로 구성되며, 입력 버퍼의 출력은 두 개의 제 1 인버터(Inverter)(3)들을 통하여 외부로 출력된다.

여기서, 상기 제 1 PMOS(1)와 제 1 NMOS(2)의 게이트는 입력 버퍼의 입력에 공통으로 연결되고, 드레인은 상기 제 1 인버터(3)에 공통으로 연결되며, 상기 제 1 PMOS(1)의 소오스는 전원전압(VCC)에 그리고 상기 제 1 NMOS(2)의 소오스는 접지전압(VSS)에 연결된다.

그리고, 입력 버퍼 회로는 도 1에서와 같은 일반적인 입력 버퍼와 같은 형태로 구성되며 0.8V ~ 2.2V의 TTL(Transistor Transistor Logic)를 입력 받아 VCC가 5V일 경우에는 0V ~ 5V의 CMOS의 출력전압을 출력하고 VCC가 3V일 경우에는 0V ~ 3V의 CMOS의 출력전압을 출력한다.

그러나, 도 2에서와 같이, 입력 버퍼 회로의 문턱 전압(Vth)은 VCC가 3.0V일 때에 1.5V가 되도록 맞추어져 있으므로 3.0V에서는 적당한 Vih(Logical High Input Range)/Vil(Logical Low Input Range) 마진(Margin)을 갖게 되어 있으나 일반적으로 VCC가 상승하면 입력 버퍼 회로의 Vth도 상승하고, VCC가 낮아지면 입력 버퍼 회로의 Vth도 낮아지는 특징이 있으므로 VCC가 5.0V이면 이 입력 버퍼 회로의 Vth가 2.7V 정도로 변화하여 VCC가 3.0V일 때 보다 Vih/Vil 마진이 적으므로 VCC가 5.0V일 때는 이 회로를 사용하기가 어렵다.

또한 도 3에서와 같이, 입력 버퍼 회로의 Vth은 VCC가 5.0V일 때에 1.5V가 되도록 맞추어져 있으므로 5.0V에서는 적당한 Vih/Vil 마진을 갖게 되어 있으나 VCC가 3.0V이면 이 입력 버퍼 회로의 Vth가 1.0V 정도로 낮아져 VCC가 5.0V일 때 보다 Vih/Vil 마진이 적으므로 VCC가 3.0V에서는 이 회로를 사용하기가 어렵다.

종래 일예의 입력 버퍼 회로는 도 4에서와 같이, 제 2 PMOS(11), 제 2 NMOS(12)와, 부가 MOS인 제 3 PMOS(13)와 제 3 NMOS(14) 그리고 입력 버퍼와 워드라인부(Word line)(15)로 구성되며, 입력 버퍼 회로의 출력은 상기 워드라인부(15)를 통하여 외부로 출력된다.

여기서, 상기 제 2 PMOS(11)와 제 2 NMOS(12)의 게이트는 반전된 3V 또는 5V의 전압에 공통으로 연결되고, 상기 제 2 PMOS(11)의 소오스는 VCC에 그리고 상기 제 2 NMOS(12)의 소오스는 VSS에 연결된다.

그리고, 상기 제 3 PMOS(13)와 제 3 NMOS(14)의 드레인이 상호 연결되고, 상기 입력 버퍼의 제 1 PMOS(1)와 제 1 NMOS(2) 그리고 상기 제 3 PMOS(13)와 제 3 NMOS(14)의 게이트는 입력 버퍼 회로의 입력전압에 공통으로 연결된다.

상기 제 3 PMOS(13)의 소오스는 상기 제 2 PMOS(11)의 드레인에 연결되며, 상기 제 3 NMOS(14)의 소오스는 상기 제 2 NMOS(12)의 드레인에 연결된다.

이어, 상기 제 1 PMOS(1)의 소오스는 VCC에 연결되고, 상기 제 1 NMOS(2)의 소오스는 VSS에 연결된다.

그리고, 상기 워드라인부(15)는 상기 제 1 PMOS(1)와 제 1 NMOS(2)의 공통 드레인 그리고 상기 제 2 PMOS(11)와 제 2 NMOS(13)의 공통 드레인에 연결된다.

상기와 같이 구성된 종래 일예의 입력 버퍼 회로는 VCC의 변화(3.0V, 5.0V)에 따라 제 3 PMOS(13) 또는 제 3 NMOS(14)를 부가시키므로 도 2에서는 VCC가 5.0V일 때도 사용이 가능하고 도 3에서는 VCC가 3.0V일 때도 사용이 가능한 입력 버퍼 회로가 되도록 한다.

즉, VCC가 상승하면 입력 버퍼 회로의 Vth가 상승하므로 NMOS를 부가 시켜 입력 버퍼 회로의 Vth 상승을 억제하고, VCC가 하강하면 입력 버퍼 회로의 Vth도 하강하므로 PMOS를 부가 시켜 입력 버퍼 회로의 Vth 하강을 억제하여 입력 버퍼 회로가 VCC 변화에 대해 일정한 Vth 특성을 갖도록 한다.

종래 다른예의 입력 버퍼 회로는 도 5에서와 같이, 입력 버퍼, 제 4, 제 5 PMOS(17,18)와, 부가 MOS인 제 6 PMOS(19) 그리고 제 4 NMOS(20)와 OR 게이트(21)로 구성되며, 입력 버퍼 회로의 출력은 상기 입력 버퍼의 제 1 PMOS(1)와 제 1 NMOS(2)의 공통 드레인과 상기 제 6 PMOS(19)의 제 4 NMOS(20)의 공통 드레인을 통하여 외부로 출력된다.

여기서, 상기 입력 버퍼의 제 1 PMOS(1)와 제 1 NMOS(2)의 게이트는 상기 제 6 PMOS(19)의 게이트와 같이 입력 버퍼 회로의 입력전압에 공통으로 연결되고 상기 제 1 PMOS(1)의 소오스는 상기 제 4 PMOS(17)의 드레인에 연결되며, 상기 제 1 NMOS(2)의 소오스는 VSS에 연결된다.

그리고, 상기 제 4 PMOS(17)는 게이트가 상기 제 4 NMOS(20)의 게이트 및 상기 OR 게이트(21)의 하나의 입력단자와 같이 칩 인에이블 바(Chip-enable Bar)신호에 공통으로 연결되고 소오스는 VCC에 연결된다.

이어, 상기 제 5 PMOS(18)는 게이트가 상기 OR 게이트(21)의 출력단자에 연결되고 소오스는 VCC에 연결되며 드레인은 상기 제 6 PMOS(19)의 소오스에 연결된다.

그리고, 상기 부가 MOS인 제 6 PMOS(19)의 드레인은 상기 제 4 NMOS(20)의 드레인과 연결되고, 상기 제 4 NMOS(20)의 소오스는 VSS에 연결되며, 상기 OR 게이트(21)의 다른 하나의 입력단자는 제어신호에 연결된다.

상기와 같이 구성된 종래 다른예의 입력 버퍼 회로는 VCC의 변화(3.0V, 5.0V)에 따라 상기 OR 게이트(21)의 하나의 입력단자에 연결된 제어신호를 조정하여 상기 제 6 PMOS(19)를 부가시키므로 도 2에서는 VCC가 5.0V일 때도 사용이 가능하고 도 3에서는 VCC가 3.0V일 때도 사용이 가능한 입력 버퍼 회로가 되도록 한다.

종래 또 다른예의 입력 버퍼 회로는 도 6에서와 같이, 전압 검출 회로부(22), 입력 버퍼, 제 7 PMOS(23)와, 부가 MOS인 제 8 PMOS(24)로 구성되며, 입력 버퍼 회로의 출력은 상기 입력 버퍼의 제 1 PMOS(1)와 제 1 NMOS(2)의 공통 드레인을 통하여 외부로 출력된다.

여기서, 상기 전압 검출 회로부(22)는 VCC과 VSS에 연결되어 그 출력 전압을 상기 제 7 PMOS(23)의 게이트에 출력한다.

그리고, 상기 제 7 PMOS(23)는 VCC에 소오스가 연결되고 상기 제 8 PMOS(24)의 소오스에 드레인이 연결된다.

이어, 상기 제 8 PMOS(24)는 입력 버퍼 회로의 출력단에 드레인이 연결되며 게이트는 상기 입력 버퍼의 제 1 PMOS(1)와 제 1 NMOS(2)의 게이트들과 입력 버퍼 회로의 입력에 공통으로 연결된다.

그리고, 상기 입력 버퍼의 제 1 PMOS(1)의 소오스는 VCC에 연결되고, 상기 입력 버퍼의 제 1 NMOS(2)의 소오스는 VSS에 연결된다.

상기와 같이 구성된 종래 또 다른예의 입력 버퍼 회로는 VCC의 변화(3.0V, 5.0V)를 상기 전압 검출 회로부(22)에서 감지하여 상기 제 8 PMOS(24)를 부가시키므로 도 2에서는 VCC가 5.0V일 때도 사용이 가능하고 도 3에서는 VCC가 3.0V일 때도 사용이 가능한 입력 버퍼 회로가 되도록 한다.

그러나 종래의 입력 버퍼 회로는 VCC의 변화에 대해 일정한 Vth 특성을 가지도록 PMOS 또는 NMOS를 부가 시키지만 입력 버퍼 회로 자체 MOS의 게이트 폭의 크기는 변하지 않으므로 VCC의 변화에 대해 효과적으로 일정한 Vth 특성을 가지지 못한다는 문제점이 있었다.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 PMOS 또는 NMOS를 부가 시킴과 동시에 입력 버퍼 회로 자체의 크기에 변화를 줌으로써 VCC의 변화에 대해 효과적으로 일정한 Vth 특성을 얻어 회로의 신뢰성을 향상시키는 입력 버퍼 회로를 제공하는데 그 목적이 있다.

도 1은 일반적인 입력 버퍼를 나타낸 회로도

도 2는 VCC가 3.0V일 때 적합하도록 설계된 입력 버퍼 회로의 입력 전압에 대한 출력 전압의 DC 특성을 나타낸 도면

도 3은 VCC가 5.0V일 때 적합하도록 설계된 입력 버퍼 회로의 입력 전압에 대한 출력 전압의 DC 특성을 나타낸 도면

도 4는 종래 일예의 입력 버퍼 회로를 나타낸 회로도

도 5는 종래 다른예의 입력 버퍼 회로를 나타낸 회로도

도 6은 종래 또 다른예의 입력 버퍼 회로를 나타낸 회로도

도 7은 본 발명의 제 1 실시예에 따른 입력 버퍼 회로를 나타낸 회로도

도 8은 본 발명의 제 1 실시예에 따른 입력 버퍼 회로의 제어부를 나타낸 회로도

도 9는 본 발명의 제 1 실시예에 따른 입력 버퍼 회로의 제 3 PMOS가 턴-오프될 때의 회로도

도 10은 본 발명의 제 1 실시예에 따른 입력 버퍼 회로의 제 3 NMOS가 턴-오프될 때의 회로도

도 11은 본 발명의 제 2 실시예에 따른 입력 버퍼 회로를 나타낸 회로도

도 12는 본 발명의 제 2 실시예에 따른 입력 버퍼 회로의 제 5 PMOS가 턴-오프될 때의 회로도

도면의 주요부분에 대한 부호의 설명

31: 제 1 입력 버퍼 32: 제 2 입력 버퍼

33: 제 3 PMOS 34: 제 3 NMOS

35: 제 4 NMOS 36: 제 1 인버터

37: 제어부 38: 커패시터

39: 제 4 PMOS 40: 제 2 인버터

41: 제 3 인버터 42: 제 5 NMOS

43: 제 5 PMOS 44: 제 6 PMOS

51: 퓨즈

상기와 같은 본 발명에 따른 입력 버퍼 회로의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.

도 7은 본 발명의 제 1 실시예에 따른 입력 버퍼 회로를 나타낸 회로도이고, 도 8은 본 발명의 제 1 실시예에 따른 입력 버퍼 회로의 제어부를 나타낸 회로도이다.

그리고, 도 9는 본 발명의 제 1 실시예에 따른 입력 버퍼 회로의 제 3 PMOS가 턴-오프될 때의 회로도이며, 도 10은 본 발명의 제 1 실시예에 따른 입력 버퍼 회로의 제 3 NMOS가 턴-오프될 때의 회로도이다.

이어, 도 11은 본 발명의 제 2 실시예에 따른 입력 버퍼 회로를 나타낸 회로도이고, 도 12는 본 발명의 제 2 실시예에 따른 입력 버퍼 회로의 제 5 PMOS가 턴-오프될 때의 회로도이다.

본 발명의 제 1 실시예에 따른 입력 버퍼 회로는 도 7에서와 같이, 제 1 PMOS(1a)와 제 1 NMOS(2a) 및 제 2 PMOS(1b)와 제 2 NMOS(2b)에 의해 각각 일반적인 구조로 구성된 제 1, 제 2 입력 버퍼(31,32) 그리고 제 3 PMOS(33), 제 3, 제 4 NMOS(34,35), 제 1 인버터(36)와, 제어부(37)로 구성되며, 입력 버퍼 회로의 출력은 상기 제 1 입력 버퍼(31)의 제 1 PMOS(1a)와 제 1 NMOS(2a)의 공통 드레인과 상기 제 2 입력 버퍼(32)의 제 2 PMOS(1b)와 제 2 NMOS(2b)의 공통 드레인을 통하여 외부로 출력된다.

여기서, 상기 제 3 PMOS(33)와 제 3, 제 4 NMOS(34,35)는 선택 스위칭(Switching)역할을 하며, 상기 제 1 NMOS(2a)의 게이트 폭(W)이 상기 제 2 NMOS(2b)의 게이트 폭(W/n, n=1보다 큰 실수)보다 크다.

상기 제 1 입력 버퍼(31)의 제 1 PMOS(1a)와 제 1 NMOS(2a)의 게이트들은 상기 제 2 입력 버퍼(32)의 제 2 PMOS(1b)와 제 2 NMOS(2b)의 게이트들과 같이 입력 버퍼 회로의 입력에 공통으로 연결된다.

그리고, 상기 제 1 PMOS(1a)의 소오스는 VCC에 연결되고, 상기 제 1 NMOS(2a)의 소오스는 상기 제 3 NMOS(34)의 드레인에 연결되며, 상기 제 3 NMOS(34)는 게이트가 상기 제 3 PMOS(33)의 게이트와 같이 상기 제 1 인버터(36)로 반전된 상기 제어부(37)의 출력에 공통으로 연결되고 소오스는 VSS에 연결된다.

이어, 상기 제 2 PMOS(1b)의 소오스는 상기 제 3 PMOS(33)의 드레인에 연결되고, 상기 제 2 NMOS(2b)의 소오스는 상기 제 4 NMOS(35)의 드레인에 연결된다.

그리고, 상기 제 3 PMOS(33)의 소오스는 VCC에 연결되고, 상기 제 4 NMOS(35)는 게이트가 상기 제어부(37)의 출력에 연결되며 소오스는 VSS에 연결된다.

또한, 상기 제어부(37)는 퓨즈 옵션(Fuse Option)을 이용하여 구성한 것으로 도 8에서와 같이, 커패시터(38), 제 4 PMOS(39), 제 2 , 제 3 인버터(40,41)와, 퓨즈(51)로 구성되어 상기 퓨즈(51)의 절단 여부에 따라 하이 또는 로우를 출력한다.

여기서, 상기 커패시터(38)는 상기 제 4 PMOS(39)의 드레인과 VCC에 연결되며, 상기 제 4 PMOS(39)는 소오스가 VCC에 연결되고 드레인이 상기 커패시터(38), 제 2 인버터(40)와 VSS의 교차부위인 노드(Node)A에 연결되며 게이트는 상기 제 1 인버터(40)에 의해 반전된 상기 노드 A의 출력에 연결된다.

그리고, 상기 노드 A의 출력은 상기 제 2 , 제 3 인버터(40,41)를 통하여 외부에 출력된다.

상기와 같이 구성된 상기 제어부(37)의 동작을 설명하면 다음과 같다.

VCC가 5.0V일 경우에는 상기 퓨즈(51)를 절단 하지 않아 상기 노드 A는 VSS이므로 상기 제 2 , 제 3 인버터(40,41)를 통해 로우가 외부에 출력됨과 동시에 상기 제 2 인버터(40)의 하이 출력으로 상기 제 4 PMOS(39)는 턴-오프(Turn-off)된다.

반면에 VCC가 3.0V일 경우에는 상기 퓨즈(51)를 절단 하므로 상기 노드 A는 상기 커패시터(38)에 의한 차아지 커플링(Charge Coupling)에 의해 VCC 레벨(Level)로 상승하여 하이가 되어 상기 제 2 , 제 3 인버터(40,41)를 통해 하이가 외부에 출력됨과 동시에 상기 제 2 인버터(40)의 로우 출력으로 상기 제 4 PMOS(39)는 턴-온(Turn-on)되어 상기 노드 A를 보다 확실하게 VCC 레벨로 유지시킨다.

상기 제어부(37)를 퓨즈 옵션 대신에 마스크(Mask) 옵션이나 전압 검출 옵션 또는 본딩 옵션 또한 저항 옵션 등을 이용하여 구성하여도 같은 결과를 얻는다.

상기와 같이 구성된 본 발명의 실시예에 따른 입력 버퍼 회로의 동작을 설명하면 다음과 같다.

먼저, VCC가 5.0V일 경우에는 상기 제어부(37)에서 로우신호를 발생하여 상기 제 3 PMOS(33)와 제 4 NMOS(35)는 턴-오프되고 상기 제 3 NMOS(34)는 턴-온되므로 도 9에서와 같이, 입력 버퍼 회로의 Vth는 상기 제 1 입력 버퍼(31)의 제 1 PMOS(1a)와 제 1 NMOS(2a)에 의해서만 영향을 받는다.

이때, 도 3에서와 같은 입력대 출력의 DC 특성을 갖게되어 Vth는 VCC가 5.0V에서 약1.5V의 값을 갖도록 상기 제 1 입력 버퍼(31)의 제 1 PMOS(1a)와 제 1 NMOS(2a)의 게이트들의 폭 크기를 조절한다.

또한, VCC가 3.0V일 경우에는 상기 제어부(37)에서 하이신호를 발생하여 상기 제 3 PMOS(33)와 제 4 NMOS(35)는 턴-온되고 상기 제 3 NMOS(34)는 턴-오프되므로 도 10에서와 같이, 입력 버퍼 회로의 Vth는 상기 제 2 입력 버퍼(32)의 제 2 PMOS(1b)와 제 2 NMOS(2b)에 의해서만 영향을 받는다.

도 2에서와 같이, VCC가 감소하면 입력 버퍼 회로의 Vth도 하강하므로 상기 제 1 PMOS(1a)를 부가하여 PMOS의 게이트의 폭 크기를 증가시킴과 동시에 상기 제 1 NMOS(2a)보다 게이트 폭 크기가 작은 제 2 NMOS(2b)를 사용하므로 NMOS의 게이트 폭 크기를 감소시켜 VCC가 3.0V에서 Vth를 1.5V로 유지한다.

그리고, 본 발명의 제 2 실시예에 따른 입력 버퍼 회로는 도 11에서와 같이, 제 1 PMOS(1a)와 제 1 NMOS(2a) 및 제 2 PMOS(1b)와 제 2 NMOS(2b)에 의해 각각 일반적인 구조로 구성된 제 1, 제 2 입력 버퍼(31,32) 그리고 제 5 NMOS(42), 제 5, 제 6 PMOS(43,44), 제 1 인버터(36)와, 제어부(37)로 구성되며, 입력 버퍼 회로의 출력은 상기 제 1 입력 버퍼(31)의 제 1 PMOS(1a)와 제 1 NMOS(2a)의 공통 드레인과 상기 제 2 입력 버퍼(32)의 제 2 PMOS(1b)와 제 2 NMOS(2b)의 공통 드레인을 통하여 외부로 출력된다.

여기서, 상기 제 5 NMOS(42)와 제 5, 제 6 PMOS(43,44)는 스위칭 역할을 하며, 상기 제 1 PMOS(1a)의 게이트 폭(W)이 상기 제 2 PMOS(1b)의 게이트 폭(W/n, n=1보다 큰 실수)보다 크다.

그리고, 상기 제 1 NMOS(2a)의 소오스는 VSS에 연결되고, 상기 제 1 PMOS(1a)의 소오스는 상기 제 5 PMOS(43)의 드레인에 연결되며, 상기 제 5 PMOS(43)는 게이트가 상기 제 5 NMOS(42)의 게이트와 같이 상기 제 1 인버터(36)로 반전된 상기 제어부(37)의 출력에 공통으로 연결되고 소오스는 VCC에 연결된다.

이어, 상기 제 2 PMOS(1b)의 소오스는 상기 제 6 PMOS(44)의 드레인에 연결되고, 상기 제 2 NMOS(2b)의 소오스는 상기 제 5 NMOS(42)의 드레인에 연결된다.

그리고, 상기 제 5 NMOS(42)의 소오스는 VSS에 연결되고, 상기 제 6 PMOS(44)는 게이트가 상기 제어부(37)의 출력에 연결되며 소오스는 VCC에 연결된다.

먼저, VCC가 3.0V일 경우에는 상기 제어부(37)에서 하이신호를 발생하여 상기 제 5 NMOS(42)와 제 6 PMOS(44)는 턴-오프되고 상기 제 5 PMOS(43)는 턴-온되므로 도 9에서와 같이, 입력 버퍼 회로의 Vth는 상기 제 1 입력 버퍼(31)의 제 1 PMOS(1a)와 제 1 NMOS(2a)에 의해서만 영향을 받는다.

이때, 도 2에서와 같은 입력대 출력의 DC 특성을 갖게되어 Vth는 VCC가 3.0V에서 약1.5V의 값을 갖도록 상기 제 1 입력 버퍼(31)의 제 1 PMOS(1a)와 제 1 NMOS(2a)의 게이트들의 폭 크기를 조절한다.

또한, VCC가 5.0V일 경우에는 상기 제어부(37)에서 로우신호를 발생하여 상기 제 5 NMOS(42)와 제 6 PMOS(44)는 턴-온되고 상기 제 5 PMOS(43)는 턴-오프되므로 도 12에서와 같이, 입력 버퍼 회로의 Vth는 상기 제 2 입력 버퍼(32)의 제 2 PMOS(1b)와 제 2 NMOS(2b)에 의해서만 영향을 받는다.

도 3에서와 같이, VCC가 증가하면 입력 버퍼 회로의 Vth도 증가하므로 상기 제 1 NMOS(1b)를 부가하여 NMOS의 게이트의 폭 크기를 증가시킴과 동시에 상기 제 1 PMOS(1a)보다 게이트 폭 크기가 작은 제 2 PMOS(1b)를 사용하므로 PMOS의 게이트 폭 크기를 감소시켜 VCC가 5.0V에서 Vth를 1.5V로 유지한다.

본 발명의 입력 버퍼 회로는 MOS의 게이트 전체폭의 크기가 서로 다른 두 개의 입력 버퍼와 PMOS 또는 NMOS의 부가 여부와 하나의 입력 버퍼를 선택하는 제어부를 포함하여 구성되므로, PMOS 또는 NMOS를 부가시키는 시킴과 동시에 입력 버퍼 회로 자체의 크기에 변화를 줌으로써 VCC의 변화에 대해 효과적으로 일정한 Vth 특성을 얻어 회로의 신뢰성을 향상시키는 효과가 있다.

Claims

제 1 트랜지스터를 포함하여 구성된 제 1 입력 버퍼;

상기 제 1 트랜지스터의 게이트 폭보다 크기가 작은 게이트 폭을 갖는 제 2 트랜지스터를 포함하여 구성된 제 2 입력 버퍼;

상기 제 1 입력 버퍼 또는 제 2 입력 버퍼를 선택하여 활성화 시키는 제어부;

상기 제어부의 제어를 받아 상기 제 2 입력 버퍼의 활성화시 상기 제 1 트랜지스터와 다른 도전형 채널을 갖는 트랜지스터가 상기 제 2 입력 버퍼에 부가되도록 턴-오프되는 제 3 트랜지스터와 턴-온되는 제 4, 제 5 트랜지스터를 포함하여 구성된 스위칭부를 포함하여 구성됨을 특징으로 하는 입력 버퍼 회로.
상기 제 1 항에 있어서,

상기 제 1 입력 버퍼는 제 1 NMOS와 상기 제 1 NMOS의 드레인과 드레인이 서로 연결되고 게이트도 상기 제 1 NMOS의 게이트와 같이 입력 버퍼 회로의 입력에 공통으로 연결되며 소오스가 VCC에 연결된 제 1 PMOS로 구성되고, 상기 제 2 입력 버퍼는 제 2 PMOS와 상기 제 2 PMOS의 드레인과 드레인이 서로 연결되고 게이트도 상기 제 2 PMOS의 게이트와 같이 입력 버퍼 회로의 입력에 공통으로 연결되며 상기 제 1 NMOS의 게이트 폭보다 작은 게이트 폭을 갖는 제 2 NMOS로 구성됨을 특징으로 하는 입력 버퍼 회로.
상기 제 1 항 또는 제 2 항에 있어서,

상기 제 3 트랜지스터가 소오스는 VSS에 연결되고 드레인이 상기 제 1 NMOS의 소오스에 연결되며 게이트가 상기 반전된 제어부의 출력에 연결된 제 3 NMOS임을 특징으로 하는 입력 버퍼 회로.
상기 제 1 항 또는 제 2 항에 있어서,

상기 제 4 트랜지스터가 소오스는 VCC에 연결되고 드레인이 상기 제 2 PMOS의 소오스에 연결되며 게이트가 상기 반전된 제어부의 출력에 연결된 제 3 PMOS임을 특징으로 하는 입력 버퍼 회로.
상기 제 1 항 또는 제 2 항에 있어서,

상기 제 5 트랜지스터가 소오스는 VSS에 연결되고 드레인이 상기 제 2 NMOS의 소오스에 연결되며 게이트가 상기 제어부의 출력에 연결된 제 4 NMOS임을 특징으로 하는 입력 버퍼 회로.
상기 제 1 항에 있어서,

상기 제어부는 VCC에 연결된 커패시터, 상기 커패시터에 드레인이 연결되고 소오스는 VCC에 연결된 제 4 PMOS, 상기 제 4 PMOS의 드레인과 VSS에 연결된 퓨즈, 상기 커패시터, 제 4 PMOS와, 퓨즈의 결합출력을 반전시키며 상기 제 4 PMOS의 게이트에 연결된 제 1 인버터와, 상기 제 1 인버터의 출력을 반전시켜 외부에 출력하는 제 2 인버터로 구성됨을 특징으로 하는 입력 버퍼 회로.
상기 제 1 항에 있어서,

상기 제 1 입력 버퍼는 제 5 PMOS와 상기 제 5 PMOS의 드레인과 드레인이 서로 연결되고 게이트도 상기 제 5 PMOS의 게이트와 같이 입력 버퍼 회로의 입력에 공통으로 연결되며 소오스가 VSS에 연결된 제 5 NMOS로 구성되고, 상기 제 2 입력 버퍼는 제 6 NMOS와 상기 제 6 NMOS의 드레인과 드레인이 서로 연결되고 게이트도 상기 제 6 NMOS의 게이트와 같이 입력 버퍼 회로의 입력에 공통으로 연결되며 상기 제 5 PMOS의 게이트 폭보다 작은 게이트 폭을 갖는 제 6 PMOS로 구성됨을 특징으로 하는 입력 버퍼 회로.
상기 제 1 항 또는 제 7 항에 있어서,

상기 제 3 트랜지스터가 소오스는 VCC에 연결되고 드레인이 상기 제 5 PMOS의 소오스에 연결되며 게이트가 상기 반전된 제어부의 출력에 연결된 제 7 PMOS임을 특징으로 하는 입력 버퍼 회로.
상기 제 1 항 또는 제 7 항에 있어서,

상기 제 4 트랜지스터가 소오스는 VSS에 연결되고 드레인이 상기 제 6 NMOS의 소오스에 연결되며 게이트가 상기 반전된 제어부의 출력에 연결된 제 7 NMOS임을 특징으로 하는 입력 버퍼 회로.
상기 제 1 항 또는 제 7 항에 있어서,

상기 제 5 트랜지스터가 소오스는 VCC에 연결되고 드레인이 상기 제 6 PMOS의 소오스에 연결되며 게이트가 상기 제어부의 출력에 연결된 제 8 PMOS임을 특징으로 하는 입력 버퍼 회로.