JPH04167298A - センス増幅器および出力遷移を速くする方法 - Google Patents
センス増幅器および出力遷移を速くする方法Info
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- JPH04167298A JPH04167298A JP2404459A JP40445990A JPH04167298A JP H04167298 A JPH04167298 A JP H04167298A JP 2404459 A JP2404459 A JP 2404459A JP 40445990 A JP40445990 A JP 40445990A JP H04167298 A JPH04167298 A JP H04167298A
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
本発明は一般に集積回路に関するものであり、特にセン
ス増幅器に関するものである。 ［０００２］
ス増幅器に関するものである。 ［０００２］
本出願は１９９０年１１月２１日付の同出願人による日
本国特許出願、発明の名称°′論理状態検出センス回路
装置および検出方法゛発明者、Ｒｏｈｉｔ ＬＢｈｕ
ｖａ （Ｒ，Ｌ、ブバ） に関連するものである。 ［０００３］ 電気的にプログラム可能なアレイロジック（ＥＰＡＬ）
は複数個のＦＡＭＯＳトランジスタを使って、各トラン
ジスタのゲートは入力信号に接続され、ソース／ドレー
ン領域は積項線とアースとの間に接続されていて、論理
機能を実現するものである。積項線の論理レベルを検出
するセンス増幅器は積項線をある電圧に引き込み、その
結果、ＦＡＭ○、Ｓデータ利得が早まるのを防いでいる
。以前に開発されたセンス増幅器は必要なプルアップを
行うのにスタックトランジスタ構造を用いている。２個
のトランジスタの動作点が線型領域と飽和領域の縁に沿
って動くので、抵抗器によるプルアップのような動作を
行う。したがってスタックトランジスタのプルアップに
より供給される電流は積項線の電圧に依存する。積項線
電圧が高ければ高いほど、供給される電流は少なくなる
。積項線の電圧がクランプ電圧に近づくと、電流はきわ
めて少なくなる。この効果が顕著なので、出力遷移が非
対称になる。すなわち、ＦＡＭＯＳセルが積項線電圧を
ローにしつつあるときに、たとえＦＡＭＯＳセルが積項
線電圧の減少と共に増加する電流を吸収したとしても、
ローからハイへの遷移の方がハイからローへ遷移すると
きよりも時間がかかる。 ［０００４］ スタックトランジスタ方式はプロセスの変動に対しても
著しく敏感である。例えば、ＶＴＯ，ＢＦ （ボディ効
果） ＫＰのようなパラメータが変化したためにＮチ
ャネルトランジスタが弱くなると、センス増幅器の性能
が大きく変わってしまう。ＣＭＯＳインバータセンス増
幅器のトリップ点もプロセスの変動に対して非対称にな
る。それは最も遅い遷移に対して反対に作用するので、
スレッショルド問題すら起こしかねない。 ［０００５］ 他のセンス増幅器では抵抗器分割型のプルアップを用い
てロー状態の電圧を必要な高さにすることにより、ＦＡ
ＭＯＳデータ利得が早まるのを防いでいる。この方式で
は、基準電圧がプロセス変動に追従することにより、Ｎ
チャネルとＰチャネルの変動を制御している。 ［０００６］ この種のセンス増幅器ではプルダウン抵抗器分割により
ローからハ／Ｉ’ ヘ（７’） 遷ｕが犠牲になる。積
項線電圧が高くなれば、それだけ多くのプルアップ電流
が積項線の静電容量からプルダウン抵抗器へ流れるので
、ローからハイへの遷移が遅くなるのを助長する。ハイ
からローへ遷移する場合、積項線をローに引っ張るＦＡ
ＭＯＳセルは、積項線電圧が低くなるにつれて増える電
流を吸収しなげればならない。このセンス増幅器の動作
はハイからローへの遷移の速さを犠牲にする。 ［０００７］ したがって、低電圧カットオフを行ってＦＡＭＯＳデー
タ利得が早まるのを防止する、高速でプロセス変動に強
いセンス増幅器を開発することが必要である。 ［０００８］
本国特許出願、発明の名称°′論理状態検出センス回路
装置および検出方法゛発明者、Ｒｏｈｉｔ ＬＢｈｕ
ｖａ （Ｒ，Ｌ、ブバ） に関連するものである。 ［０００３］ 電気的にプログラム可能なアレイロジック（ＥＰＡＬ）
は複数個のＦＡＭＯＳトランジスタを使って、各トラン
ジスタのゲートは入力信号に接続され、ソース／ドレー
ン領域は積項線とアースとの間に接続されていて、論理
機能を実現するものである。積項線の論理レベルを検出
するセンス増幅器は積項線をある電圧に引き込み、その
結果、ＦＡＭ○、Ｓデータ利得が早まるのを防いでいる
。以前に開発されたセンス増幅器は必要なプルアップを
行うのにスタックトランジスタ構造を用いている。２個
のトランジスタの動作点が線型領域と飽和領域の縁に沿
って動くので、抵抗器によるプルアップのような動作を
行う。したがってスタックトランジスタのプルアップに
より供給される電流は積項線の電圧に依存する。積項線
電圧が高ければ高いほど、供給される電流は少なくなる
。積項線の電圧がクランプ電圧に近づくと、電流はきわ
めて少なくなる。この効果が顕著なので、出力遷移が非
対称になる。すなわち、ＦＡＭＯＳセルが積項線電圧を
ローにしつつあるときに、たとえＦＡＭＯＳセルが積項
線電圧の減少と共に増加する電流を吸収したとしても、
ローからハイへの遷移の方がハイからローへ遷移すると
きよりも時間がかかる。 ［０００４］ スタックトランジスタ方式はプロセスの変動に対しても
著しく敏感である。例えば、ＶＴＯ，ＢＦ （ボディ効
果） ＫＰのようなパラメータが変化したためにＮチ
ャネルトランジスタが弱くなると、センス増幅器の性能
が大きく変わってしまう。ＣＭＯＳインバータセンス増
幅器のトリップ点もプロセスの変動に対して非対称にな
る。それは最も遅い遷移に対して反対に作用するので、
スレッショルド問題すら起こしかねない。 ［０００５］ 他のセンス増幅器では抵抗器分割型のプルアップを用い
てロー状態の電圧を必要な高さにすることにより、ＦＡ
ＭＯＳデータ利得が早まるのを防いでいる。この方式で
は、基準電圧がプロセス変動に追従することにより、Ｎ
チャネルとＰチャネルの変動を制御している。 ［０００６］ この種のセンス増幅器ではプルダウン抵抗器分割により
ローからハ／Ｉ’ ヘ（７’） 遷ｕが犠牲になる。積
項線電圧が高くなれば、それだけ多くのプルアップ電流
が積項線の静電容量からプルダウン抵抗器へ流れるので
、ローからハイへの遷移が遅くなるのを助長する。ハイ
からローへ遷移する場合、積項線をローに引っ張るＦＡ
ＭＯＳセルは、積項線電圧が低くなるにつれて増える電
流を吸収しなげればならない。このセンス増幅器の動作
はハイからローへの遷移の速さを犠牲にする。 ［０００７］ したがって、低電圧カットオフを行ってＦＡＭＯＳデー
タ利得が早まるのを防止する、高速でプロセス変動に強
いセンス増幅器を開発することが必要である。 ［０００８］
本発明によれば、従来のセンス増幅器の欠点と問題を実
質的に除去したセンス増幅器が提供される。 本発明のセンス増幅器は、複数個のプログラム可能なス
イッチに接続されたセンス節点の論理状態を検出するよ
うになっている。各スイッチはそれぞれの入力信号によ
り選択的に導通が制御される。センス回路は制御信号に
応じてセンス節点を電流源に選択的に接続するための第
１の電圧制御回路と、センス節点があらかじめ決められ
た電圧に達すると第１の電圧制御回路がセンス節点を電
圧源から切り離すような制御信号を発生するためのフィ
ードバック回路と、前記プログラム可能なスイッチのう
ちの１個が導通するまでセンス節点をあらかじめ定めら
れた電圧に保持するための第２の電圧制御回路とを含む
。 ［０００９］ 本発明のセンス回路は従来技術に比べてすぐれている。 第１の電圧制御回路はフィードバック回路の出力に応じ
て作動するので、センス節点は電圧源を用いてあらかじ
め定められたクランプ電圧よりも高く引上げられる。そ
の結果遷移が速くなる。更に、第１の電圧制御回路が電
圧源をセンス節点から切り離した後は、それより弱い第
２の電圧制御回路がセンス節点をあらかじめ定められた
電圧に保つので、ハイからローへの遷移が速くなる。本
発明はプログラムアレイロジック（ＰＡＬ）に適用する
ことができる。ＰＡＬでは複数個のプログラム可能なス
イッチイング装置が複数個の入力の制御下で複数個の積
項線を選択的に第１の電圧源に接続する。各積項線毎に
設けられるセンス回路は、制御信号に応じて積項線を第
２の電圧源に選択的に接続する第１の電圧制御回路と、
それぞれの積項線上の電圧に応じて制御信号を発生する
フィードバック回路と、積項線が第１の電圧源に接続さ
れてないときに積項線をあらかじめ定められた電圧に保
つ第２の電圧制御回路とを含む。 ［００１０］
質的に除去したセンス増幅器が提供される。 本発明のセンス増幅器は、複数個のプログラム可能なス
イッチに接続されたセンス節点の論理状態を検出するよ
うになっている。各スイッチはそれぞれの入力信号によ
り選択的に導通が制御される。センス回路は制御信号に
応じてセンス節点を電流源に選択的に接続するための第
１の電圧制御回路と、センス節点があらかじめ決められ
た電圧に達すると第１の電圧制御回路がセンス節点を電
圧源から切り離すような制御信号を発生するためのフィ
ードバック回路と、前記プログラム可能なスイッチのう
ちの１個が導通するまでセンス節点をあらかじめ定めら
れた電圧に保持するための第２の電圧制御回路とを含む
。 ［０００９］ 本発明のセンス回路は従来技術に比べてすぐれている。 第１の電圧制御回路はフィードバック回路の出力に応じ
て作動するので、センス節点は電圧源を用いてあらかじ
め定められたクランプ電圧よりも高く引上げられる。そ
の結果遷移が速くなる。更に、第１の電圧制御回路が電
圧源をセンス節点から切り離した後は、それより弱い第
２の電圧制御回路がセンス節点をあらかじめ定められた
電圧に保つので、ハイからローへの遷移が速くなる。本
発明はプログラムアレイロジック（ＰＡＬ）に適用する
ことができる。ＰＡＬでは複数個のプログラム可能なス
イッチイング装置が複数個の入力の制御下で複数個の積
項線を選択的に第１の電圧源に接続する。各積項線毎に
設けられるセンス回路は、制御信号に応じて積項線を第
２の電圧源に選択的に接続する第１の電圧制御回路と、
それぞれの積項線上の電圧に応じて制御信号を発生する
フィードバック回路と、積項線が第１の電圧源に接続さ
れてないときに積項線をあらかじめ定められた電圧に保
つ第２の電圧制御回路とを含む。 ［００１０］
【実施例】
以下本発明の好ましい実施例について図１−４を参照し
ながら説明するが、同等の要素または対応する要素には
同じ番号を付しである。 図１ａはＣＭＯＳプログラム可能なアレイロジック（Ｐ
ＡＬ）装置に使われるセンス増幅器のブロック図を示す
。回路１０には２個のＦＡＭＯ３）ランジスタ１２ａ−
ｂが含まれている。これらのトランジスタのドレーンは
積項線１４に、ソースはアースに、そしてゲートはＰＡ
Ｌアレイのそれぞれの入力線１６ａ、１６ｂに接続され
ている。プルアップ回路１８が積項線に接続されている
。インバータ２０は積項線上の論理信号を反転させて出
力信号（ＯＵＴ）をつくる。 ［００１１］ ＦＡＭＯ３（浮遊ゲートアバランシＭＯ３））ランジス
タはＥＰＡＬ （消去可能なＰＡＬ）におけるプログラ
ム可能な素子である。ＦＡＭＯ３）ランシスタ１２は消
去された状態では通常のＮチャネルＭＯ３）ランジスタ
のようにふるまう。したがって、セルのゲートがアドレ
スされる（入力線に論理“′１″が加えられる）と、装
置はオンになってセルのドレーンがアースと導通して、
積項線１４に論理“′０″ を供給する。同様に、もし
セルのゲートがアドレスされない（入力線には論理“０
パが加えられている）ならば、トランジスタは導通ぜず
、セルのドレーンは論理“′１′”に保たれる。なぜな
らば、プルアップ回路１８が積項線１４を論理的な高電
圧にするからである。もしＦＡＭｏＳトランジスタ１２
がプログラムされていれば、入力線に加えられる論理信
号の如何にかかわらず、通常の条件下ではトランジスタ
がオンしないようにトランジスタのスレッショルド電圧
ががシフトしている。したがって、プログラムされたＦ
ＡＭＯＳセルのドレーンは常に論理“１″のままである
。 ［００１２］ 論理的にＦＡＭＯＳセル１２は入力線１６に入力するデ
ータのインバータとして働らく。複数のトランジスタ１
２ａ−ｂのドレーンは積項線上で結合しているから、論
理「１」がいくつあろうとも論理「０」が優勢であり、
反転した入力デ−タの「アンド」機能を果たす。インバ
ータ２０は積項線１４の論理値を検出して、反転値を出
力する。 ［００１３］ 実際にはＥＰＡＬはＦＡＭＯ３）ランジスタ１２と結合
した多くの積項線１４と入力線１６とを含む。各インバ
ータの出力にオア演算を行う。そうして、ＦＡＭＯ３）
ランジスタを適当にプログラムしたり消去しなりするこ
とにより任意の積の和論理機能を設計することができる
。 ［００１４］ ＥＰＡＬの積項線ばＦＡＭＯ３）ランジスタ１２を誤っ
てプログラムすることのないように、２ボルトより低く
しなければならない。プルアップ回路はＦＡＭ○Ｓトラ
ンジスタ１２ａ−ｂがオフになったときに積項線１４の
電圧を決めるので、積項線１４の電圧を２ボルト以下に
正確に保つことが重要である。 ［００１５］ 図１ｂは従来のセンス増幅器２２を示す。このセンス増
幅器では、プルアップ回路１８はスタックＮチャネルト
ランジスタ対から成る。プルアップ回路１８はＮチャネ
ルトランジスタ２４と２６とから成る。Ｎチャネルトラ
ンジスタのゲートとドレーンはＶｃｃに接続されている
。Ｎチャネルトランジスタ２４のソースはＮチャネルト
ランジスタ２６のゲートとドレーンとに接続されている
。Ｎチャネルトランジスタ２６のソースは積項線１４に
接続されている。Ｎチャネルトランジスタ２４と２６の
Ｐウェルはアースに接続されている。 ［００１６］ 図１ｂのプルアップ回路はＶｃ ｃ−２Ｖ ｔ−ＢＥの
電圧を積項線１４に供給する。ここでＢＥはトランジス
タ２４と２６の母体効果である。トランジスタ２４と２
６のＶｇｓはトランジスタのスレッショルド電圧Ｖｔに
近いから、トランジスタの動作点は線型領域と飽和領域
の縁に沿って動き、抵抗型プルアップのように動作する
。したがって、プルアップにより供給される電流は積項
線の電圧に依存する。積項線の電圧が高くなるにつれて
、プルアップにより供給される電流は減る。積項線の電
圧がクランプ電圧（２ボルト）に近づくと、電流は急激
に減る。この効果は非常に大きいので出力遷移が非対称
になり、ローからハイへの遷移はハイからローへの遷移
よりも遅くなる。 ［００１７］ 図１ｂに示した回路はフロセスの変動に対して非常に敏
感である。もし製造中に何らかのパラメータが変化した
ためにＮチャネルトランジスタ２４と２６の駆動が弱く
なると、センス増幅器の性能が大幅に変わる。インバー
タ２０の動作点もプロセスの変動により変わり、それが
最も遅い遷移に逆らって作用するので、スレッショルド
問題すら起こしかねない。 ［００１８］ 従来技術のセンス増幅器の第２の型を図ＩＣに示す。セ
ンス増幅器２８に含まれるプルアップ回路１８ばＮチャ
ネルトランジスタ３０，３２．３４とＰチャネルトラン
ジスタ３６とから成る。Ｎチャネルトランジスタ３０の
ドレーンはＶｃＣに、ゲートは第１の基準電圧源（ＲＥ
ＦＩ）に、ソースは積項線１４にそれぞれ接続されてい
る。Ｎチャネルトランジスタ３２のゲートとドレーンは
積項線にソースはアースにそれぞれ接続されている。Ｎ
チャネルトランジスタ３４のゲートは積項線に、ソース
はアースに、ドレーンはＰチャネルトランジスタ３６の
ドレーンとインバータ２０の入力にそれぞれ接続されて
いる。Ｐチャネルトランジスタ３６のゲートは第２の基
準電圧源（ＲＥＦ２）に、ソースはＶｃｃにそれぞれ接
続されている。Ｎチャネルトランジスタ３０のＰウェル
とＰチャネルトランジスタ３６のＮウェルはＶｃｃに接
続されており、トランジスタ３２と３４のＰウェルはア
ースに接続されている。 ［００１９］ 図ＩＣのセンス増幅器２８は抵抗器分割型のプルアップ
を用いて、ＦＡＭＯＳトランジスタ１２ａ−ｂを早まっ
てプログラムするの防ぐのに必要な程度に低電圧を「高
く」シている。基準電圧源（ＲＥＦＩとＦＥＦ２）はプ
ロセスの変動に従ってトランジスタ３０と３６を補償す
るように設計されてν・る。 ［００２０］ この回路では、ローからハイに変わる遷移がプルアップ
抵抗分割トランジスタ３２により犠牲になる。積項線の
電圧が高くなるにつれて、積項線からプルアップトラン
ジスタ３２に流れる電流が増える。その効果はローから
ハイになる遷移を遅ズすることである。ハイからローに
遷移するとき、ＦＡＭＯ３）ランジスタ１２ａ−ｂは積
項線電圧が低くなるにつれて増える電流を吸収しなけれ
ばならないという状況が起こる。このことにより、ハイ
からローへの遷移が遅くなる。 基準電圧源を設けることによりプロセスの変動に対して
強くなったが、このために電力消費量が多くなるので望
ましくない。 ［００２１］ 図２ａは本発明のセンス増幅器の略図である。センス増
幅器３８に含まれるプルアップ回路１８は、電流源４０
、保持回路４２および遅延フィードバック回路４４から
成る。遅延フィードバック回路４４は直列接続された２
個のインバータ４６．４８から成り、インバータ４６の
入力は積項線１４に、インバータ４８の出力は電流源４
０を構成するＰチャネルトランジスタ５０のゲートにそ
れぞれ接続されている。Ｐチャネルトランジスタ５０の
ソースはＶｃｃに、ドレーンは積項線１４にそれぞれ接
続されている。保持回路４２は２個のＮチャネルトラン
ジスタ５２と５４とから成る。Ｎチャネルトランジスタ
５２のゲートとソースはＶＣＣに、ドレーンはＮチャネ
ルトランジスタ５４のソースとゲートにそれぞれ接続さ
れている。Ｎチャネルトランジスタ５４のドレーンば積
項線１４に接続されている。Ｎチャネルトランジスタ５
２と５４のＰウェルはアースに接続されている。 ［００２２］ 動作時には、電流源４０はローからハイに遷移するのに
使われ、積項線電圧がＶｃｃに達するのを防ぐために遅
延フィードバック回路４４により遮断される。 更に、電流源４０は積項線１４のハイからローへの遷移
を改善するために遮断される。保持回路４２は電流源４
０が遮断された後、積項線電圧を「高く」保つ。 保持回路４２はローからハイに遷移する間、積項線１４
をプルアップする必要はないので、ハイからローへの遷
移に影響しないようにかなり弱く設計される。 ［００２３］ 積項線１４がローのとき、インバータ４６と４８はＰチ
ャネルトランジスタ５０をオンにするので、一定の電流
がＦＡＭＯ５）ランジスタに流れ込む。Ｐチャネルトラ
ンジスタ５０は飽和領域で作動しているので、プロセス
の変動の影響をほとんど受けない。ＦＡＭＯ５）ランジ
スタ１２ａ−”ｏのゲートがローになると、積項線の電
圧が上がっていき、そのなめにＰチャネルトランジスタ
５０のゲート電圧が高くなってやがてＰチャネルトラン
ジスタ５０がゲートが遮断されて、積項線電圧の上昇が
止む。積項線の静電容量のためにＰチャネルトランジス
タ５０の負荷が重く、かつインバータ４６と４８の負荷
が軽いので、立上り時間はＰチャネルトランジスタのゲ
ートの方が積項線よりも短い。インバータ４６と４８の
スレッショルドは所望の積項線電圧で電流源４０を遮断
するように認定すべきである。この電圧は典型的にＰチ
ャネルトランジスタを常に飽和させておくに大分なだけ
低いので、ローからハイに遷移する間、最大電流が積項
線の容量性負部に供給される。ＦＡＭＯＳセルが再びオ
ンになるまで、保持回路４２は積項線を所望の電圧に保
つ。 ［００２４］ いったんＦＡＭＯ３）ランジスタ１２ａ−ｂがオンにな
ると（１個以上のＦＡＭＯ３）ランシスタが消去されて
いると想定する） ＦＡＭＯ３）ランジスタ１２ａ−
ｂは弱い保持回路４２の電位を下げて積項線１４の静電
容量を放電することのみを必要とする。なぜならば電流
源がオフのままだからである。いったん積項線電圧がフ
ィードバックインバータ４６と４８のスレッショルドよ
り低くなると、Ｐチャネルトランジスタ５０は再びオン
になる。したがって、ＦＡＭＯ３）ランシスタ１２ａ−
ｂが積項線電圧をインバータ２０のスレッショルドより
低くする前にＰチャネルトランジスタ５０がオンになら
ないように、フィードバックインバータ４４のスレッシ
ョルドをインバータ２０のスレッショルドに対して調整
することが重要である。その際にＦＡＭＯＳセル１２’
ａ−ｂは遷移中Ｐチャネルトランジスタによりロードさ
れないままになっているので、積項線の立下り時間が最
小になる。 ［００２５］ インバータ２０のスレッショルド電圧を設定するとき、
次のことを考慮すべきである。インバータ２０のスレッ
ショルドは１個のＦ、ＡＭＯＳセルがオンのときの積項
線電圧と、プロセスにより決まる積項線の限界最大電圧
との間に設定すべきである。ノイズマージンも考慮すべ
きであり、ノイズマージンを最低限度の電圧に加えると
共に最高限度の電圧から引くべきである。インバータ２
０のスレッショルドは１個のＦＡＭＯ５）ランジスタの
大きさに対するＰチャネルトランジスタ５０の大きさの
比に従って設定すべきである。Ｐチャネルトランジスタ
５０はローからハイに遷移する間常に一定の飽和電流を
供給し、１個のＦＡＭＯ３）ランジスタは積項線電圧が
下がるにつれて線型領域に入る。したがって、Ｐチャネ
ルトランジスタを流れる一定の飽和電流に対して１個の
ＦＡＭＯ３）ランジスタを流れる電流の変化を、積項線
の立上り時と立下り時ともに試、験しなければならない
。積項線の立下り時間が立上り時間よりも短いようにＰ
チャネルトランジスタ５０とＦＡＭＯ５）ランジスタ１
２の大きさが設定されていれば、インバータ２０のスレ
ッショルドは遷移時間の変動を補償するために、もっと
低く認定すべきである。しかしながら、ＦＡＭＯ３）ラ
ンジスタ１２がインバータ２０のスレッショルドより積
項線電圧を低くすることができる前にＰチャネルトラン
ジスタ５０がオンになるほど、スレッショルドを低く設
定してはならない。 ［００２６］ 本発明のセンス増幅器の場合、プロセスの変動の影響が
極めて少ない。バルクはすべてそれぞれのレールに短絡
されているので、ボディ効果が回路に影響するはずがな
い。
ながら説明するが、同等の要素または対応する要素には
同じ番号を付しである。 図１ａはＣＭＯＳプログラム可能なアレイロジック（Ｐ
ＡＬ）装置に使われるセンス増幅器のブロック図を示す
。回路１０には２個のＦＡＭＯ３）ランジスタ１２ａ−
ｂが含まれている。これらのトランジスタのドレーンは
積項線１４に、ソースはアースに、そしてゲートはＰＡ
Ｌアレイのそれぞれの入力線１６ａ、１６ｂに接続され
ている。プルアップ回路１８が積項線に接続されている
。インバータ２０は積項線上の論理信号を反転させて出
力信号（ＯＵＴ）をつくる。 ［００１１］ ＦＡＭＯ３（浮遊ゲートアバランシＭＯ３））ランジス
タはＥＰＡＬ （消去可能なＰＡＬ）におけるプログラ
ム可能な素子である。ＦＡＭＯ３）ランシスタ１２は消
去された状態では通常のＮチャネルＭＯ３）ランジスタ
のようにふるまう。したがって、セルのゲートがアドレ
スされる（入力線に論理“′１″が加えられる）と、装
置はオンになってセルのドレーンがアースと導通して、
積項線１４に論理“′０″ を供給する。同様に、もし
セルのゲートがアドレスされない（入力線には論理“０
パが加えられている）ならば、トランジスタは導通ぜず
、セルのドレーンは論理“′１′”に保たれる。なぜな
らば、プルアップ回路１８が積項線１４を論理的な高電
圧にするからである。もしＦＡＭｏＳトランジスタ１２
がプログラムされていれば、入力線に加えられる論理信
号の如何にかかわらず、通常の条件下ではトランジスタ
がオンしないようにトランジスタのスレッショルド電圧
ががシフトしている。したがって、プログラムされたＦ
ＡＭＯＳセルのドレーンは常に論理“１″のままである
。 ［００１２］ 論理的にＦＡＭＯＳセル１２は入力線１６に入力するデ
ータのインバータとして働らく。複数のトランジスタ１
２ａ−ｂのドレーンは積項線上で結合しているから、論
理「１」がいくつあろうとも論理「０」が優勢であり、
反転した入力デ−タの「アンド」機能を果たす。インバ
ータ２０は積項線１４の論理値を検出して、反転値を出
力する。 ［００１３］ 実際にはＥＰＡＬはＦＡＭＯ３）ランジスタ１２と結合
した多くの積項線１４と入力線１６とを含む。各インバ
ータの出力にオア演算を行う。そうして、ＦＡＭＯ３）
ランジスタを適当にプログラムしたり消去しなりするこ
とにより任意の積の和論理機能を設計することができる
。 ［００１４］ ＥＰＡＬの積項線ばＦＡＭＯ３）ランジスタ１２を誤っ
てプログラムすることのないように、２ボルトより低く
しなければならない。プルアップ回路はＦＡＭ○Ｓトラ
ンジスタ１２ａ−ｂがオフになったときに積項線１４の
電圧を決めるので、積項線１４の電圧を２ボルト以下に
正確に保つことが重要である。 ［００１５］ 図１ｂは従来のセンス増幅器２２を示す。このセンス増
幅器では、プルアップ回路１８はスタックＮチャネルト
ランジスタ対から成る。プルアップ回路１８はＮチャネ
ルトランジスタ２４と２６とから成る。Ｎチャネルトラ
ンジスタのゲートとドレーンはＶｃｃに接続されている
。Ｎチャネルトランジスタ２４のソースはＮチャネルト
ランジスタ２６のゲートとドレーンとに接続されている
。Ｎチャネルトランジスタ２６のソースは積項線１４に
接続されている。Ｎチャネルトランジスタ２４と２６の
Ｐウェルはアースに接続されている。 ［００１６］ 図１ｂのプルアップ回路はＶｃ ｃ−２Ｖ ｔ−ＢＥの
電圧を積項線１４に供給する。ここでＢＥはトランジス
タ２４と２６の母体効果である。トランジスタ２４と２
６のＶｇｓはトランジスタのスレッショルド電圧Ｖｔに
近いから、トランジスタの動作点は線型領域と飽和領域
の縁に沿って動き、抵抗型プルアップのように動作する
。したがって、プルアップにより供給される電流は積項
線の電圧に依存する。積項線の電圧が高くなるにつれて
、プルアップにより供給される電流は減る。積項線の電
圧がクランプ電圧（２ボルト）に近づくと、電流は急激
に減る。この効果は非常に大きいので出力遷移が非対称
になり、ローからハイへの遷移はハイからローへの遷移
よりも遅くなる。 ［００１７］ 図１ｂに示した回路はフロセスの変動に対して非常に敏
感である。もし製造中に何らかのパラメータが変化した
ためにＮチャネルトランジスタ２４と２６の駆動が弱く
なると、センス増幅器の性能が大幅に変わる。インバー
タ２０の動作点もプロセスの変動により変わり、それが
最も遅い遷移に逆らって作用するので、スレッショルド
問題すら起こしかねない。 ［００１８］ 従来技術のセンス増幅器の第２の型を図ＩＣに示す。セ
ンス増幅器２８に含まれるプルアップ回路１８ばＮチャ
ネルトランジスタ３０，３２．３４とＰチャネルトラン
ジスタ３６とから成る。Ｎチャネルトランジスタ３０の
ドレーンはＶｃＣに、ゲートは第１の基準電圧源（ＲＥ
ＦＩ）に、ソースは積項線１４にそれぞれ接続されてい
る。Ｎチャネルトランジスタ３２のゲートとドレーンは
積項線にソースはアースにそれぞれ接続されている。Ｎ
チャネルトランジスタ３４のゲートは積項線に、ソース
はアースに、ドレーンはＰチャネルトランジスタ３６の
ドレーンとインバータ２０の入力にそれぞれ接続されて
いる。Ｐチャネルトランジスタ３６のゲートは第２の基
準電圧源（ＲＥＦ２）に、ソースはＶｃｃにそれぞれ接
続されている。Ｎチャネルトランジスタ３０のＰウェル
とＰチャネルトランジスタ３６のＮウェルはＶｃｃに接
続されており、トランジスタ３２と３４のＰウェルはア
ースに接続されている。 ［００１９］ 図ＩＣのセンス増幅器２８は抵抗器分割型のプルアップ
を用いて、ＦＡＭＯＳトランジスタ１２ａ−ｂを早まっ
てプログラムするの防ぐのに必要な程度に低電圧を「高
く」シている。基準電圧源（ＲＥＦＩとＦＥＦ２）はプ
ロセスの変動に従ってトランジスタ３０と３６を補償す
るように設計されてν・る。 ［００２０］ この回路では、ローからハイに変わる遷移がプルアップ
抵抗分割トランジスタ３２により犠牲になる。積項線の
電圧が高くなるにつれて、積項線からプルアップトラン
ジスタ３２に流れる電流が増える。その効果はローから
ハイになる遷移を遅ズすることである。ハイからローに
遷移するとき、ＦＡＭＯ３）ランジスタ１２ａ−ｂは積
項線電圧が低くなるにつれて増える電流を吸収しなけれ
ばならないという状況が起こる。このことにより、ハイ
からローへの遷移が遅くなる。 基準電圧源を設けることによりプロセスの変動に対して
強くなったが、このために電力消費量が多くなるので望
ましくない。 ［００２１］ 図２ａは本発明のセンス増幅器の略図である。センス増
幅器３８に含まれるプルアップ回路１８は、電流源４０
、保持回路４２および遅延フィードバック回路４４から
成る。遅延フィードバック回路４４は直列接続された２
個のインバータ４６．４８から成り、インバータ４６の
入力は積項線１４に、インバータ４８の出力は電流源４
０を構成するＰチャネルトランジスタ５０のゲートにそ
れぞれ接続されている。Ｐチャネルトランジスタ５０の
ソースはＶｃｃに、ドレーンは積項線１４にそれぞれ接
続されている。保持回路４２は２個のＮチャネルトラン
ジスタ５２と５４とから成る。Ｎチャネルトランジスタ
５２のゲートとソースはＶＣＣに、ドレーンはＮチャネ
ルトランジスタ５４のソースとゲートにそれぞれ接続さ
れている。Ｎチャネルトランジスタ５４のドレーンば積
項線１４に接続されている。Ｎチャネルトランジスタ５
２と５４のＰウェルはアースに接続されている。 ［００２２］ 動作時には、電流源４０はローからハイに遷移するのに
使われ、積項線電圧がＶｃｃに達するのを防ぐために遅
延フィードバック回路４４により遮断される。 更に、電流源４０は積項線１４のハイからローへの遷移
を改善するために遮断される。保持回路４２は電流源４
０が遮断された後、積項線電圧を「高く」保つ。 保持回路４２はローからハイに遷移する間、積項線１４
をプルアップする必要はないので、ハイからローへの遷
移に影響しないようにかなり弱く設計される。 ［００２３］ 積項線１４がローのとき、インバータ４６と４８はＰチ
ャネルトランジスタ５０をオンにするので、一定の電流
がＦＡＭＯ５）ランジスタに流れ込む。Ｐチャネルトラ
ンジスタ５０は飽和領域で作動しているので、プロセス
の変動の影響をほとんど受けない。ＦＡＭＯ５）ランジ
スタ１２ａ−”ｏのゲートがローになると、積項線の電
圧が上がっていき、そのなめにＰチャネルトランジスタ
５０のゲート電圧が高くなってやがてＰチャネルトラン
ジスタ５０がゲートが遮断されて、積項線電圧の上昇が
止む。積項線の静電容量のためにＰチャネルトランジス
タ５０の負荷が重く、かつインバータ４６と４８の負荷
が軽いので、立上り時間はＰチャネルトランジスタのゲ
ートの方が積項線よりも短い。インバータ４６と４８の
スレッショルドは所望の積項線電圧で電流源４０を遮断
するように認定すべきである。この電圧は典型的にＰチ
ャネルトランジスタを常に飽和させておくに大分なだけ
低いので、ローからハイに遷移する間、最大電流が積項
線の容量性負部に供給される。ＦＡＭＯＳセルが再びオ
ンになるまで、保持回路４２は積項線を所望の電圧に保
つ。 ［００２４］ いったんＦＡＭＯ３）ランジスタ１２ａ−ｂがオンにな
ると（１個以上のＦＡＭＯ３）ランシスタが消去されて
いると想定する） ＦＡＭＯ３）ランジスタ１２ａ−
ｂは弱い保持回路４２の電位を下げて積項線１４の静電
容量を放電することのみを必要とする。なぜならば電流
源がオフのままだからである。いったん積項線電圧がフ
ィードバックインバータ４６と４８のスレッショルドよ
り低くなると、Ｐチャネルトランジスタ５０は再びオン
になる。したがって、ＦＡＭＯ３）ランシスタ１２ａ−
ｂが積項線電圧をインバータ２０のスレッショルドより
低くする前にＰチャネルトランジスタ５０がオンになら
ないように、フィードバックインバータ４４のスレッシ
ョルドをインバータ２０のスレッショルドに対して調整
することが重要である。その際にＦＡＭＯＳセル１２’
ａ−ｂは遷移中Ｐチャネルトランジスタによりロードさ
れないままになっているので、積項線の立下り時間が最
小になる。 ［００２５］ インバータ２０のスレッショルド電圧を設定するとき、
次のことを考慮すべきである。インバータ２０のスレッ
ショルドは１個のＦ、ＡＭＯＳセルがオンのときの積項
線電圧と、プロセスにより決まる積項線の限界最大電圧
との間に設定すべきである。ノイズマージンも考慮すべ
きであり、ノイズマージンを最低限度の電圧に加えると
共に最高限度の電圧から引くべきである。インバータ２
０のスレッショルドは１個のＦＡＭＯ５）ランジスタの
大きさに対するＰチャネルトランジスタ５０の大きさの
比に従って設定すべきである。Ｐチャネルトランジスタ
５０はローからハイに遷移する間常に一定の飽和電流を
供給し、１個のＦＡＭＯ３）ランジスタは積項線電圧が
下がるにつれて線型領域に入る。したがって、Ｐチャネ
ルトランジスタを流れる一定の飽和電流に対して１個の
ＦＡＭＯ３）ランジスタを流れる電流の変化を、積項線
の立上り時と立下り時ともに試、験しなければならない
。積項線の立下り時間が立上り時間よりも短いようにＰ
チャネルトランジスタ５０とＦＡＭＯ５）ランジスタ１
２の大きさが設定されていれば、インバータ２０のスレ
ッショルドは遷移時間の変動を補償するために、もっと
低く認定すべきである。しかしながら、ＦＡＭＯ３）ラ
ンジスタ１２がインバータ２０のスレッショルドより積
項線電圧を低くすることができる前にＰチャネルトラン
ジスタ５０がオンになるほど、スレッショルドを低く設
定してはならない。 ［００２６］ 本発明のセンス増幅器の場合、プロセスの変動の影響が
極めて少ない。バルクはすべてそれぞれのレールに短絡
されているので、ボディ効果が回路に影響するはずがな
い。
【○０２７】
もしプロセス変動のなめに弱いＰチャネルができななら
ば、電流源４０はＰチャネルプルアップ電流にほとんど
影響を与えない。なぜならば、ＶｇｓがＶｔよりもはる
かに大きいので、ＶｇｓとＶｔとの差はあまり変わらな
いがらである。 更に、Ｐチャネルトランジスタが弱ければ、それだけイ
ンバータ２０のスレッショルドも低くなって、立上り時
間のわずがな変動を補償するからである。一方のインバ
ータのスレッショルドが他方を相殺するので、両方のイ
ンバータのスレッショルドが低くなるであろう。ハイか
らローへの遷移中はＰチャネルドライバがオフになって
いるから、その遷移中弱いＰチャネルトランジスタの影
響はわずかであろう。 ［００２８］ プロセスの変動のためにＰチャネルが強くなっても、Ｖ
ｇｓとＶｔＯ差が太きいのでプルアップ電流にはほとん
ど影響がない。このときもまたインバータ４６と４８は
相互に補償するので、インバータ２０のスレッショルド
が高くなり、そのために積項線１４の立下り時間がわず
かに改善される。 ［００２９］ Ｎチャネルトランシタが弱ければ、飽和したＰチャネル
の電流源が積項線１４に影響するので、ローからハイに
遷移する間のインバータ２０の立上りスレッショルドの
速度がきわめてわずかだが変化する。インバータ２０の
スレッショルドがより高くなってかつ保持回路４２がよ
り弱くなるために、積項線がハイからローに遷移すると
きの速度がわずかに改善される。このときもまたインバ
ータ４６と４８は相互に補償する。 ［００３０］ プロセスの変動のために強いＮチャネルができたならば
、インバータ２０のスレッショルドが下がって、ローか
らハイへの遷移が少し改善される。インバータ２０のス
レッショルドが低くなってかつ保持回路４２がわずかに
強くなると、ハイからローへの遷移する間積項線の立下
り時間が長くなる。ハイからローへ遷移する間Ｐチャネ
ルトランジスタ５０はオフのままであるから、回路の立
下りは非常に急勾配になる。 ［００３１］ フロセスの変動のなめに線項線の静電容量が大きくなっ
たならば、積項線の立上りがもっと遅くなる。フィード
バックインバータ４６と４８もいくらか遅くなるが、積
項線が遅くなるのと同程度ではない。その結果、積項線
の最大電圧が下がるが、その差はあまり問題にならない
程度である。静電容量の変動のためにインバー２０のス
レッショルドをわずかに調整してもよい。 ［００３２］ 本発明のもうひとつの重要な点はゼロ電力の状態から抜
は出す速さに関することである。ゼロ電力回路では、入
力信号のうち１個が変化するとそれに呼応して制御信号
が発生する。遷移が全く起きてない間のセンス増幅器の
消費電力を減らすために、図ＩＣのセンス増幅器２８に
ゼロ電力回路を加えることもできよう。 しかし、ゼロ電力モードでは２個の基準信号（ＲＥＦｌ
とＲＥＦ２）の電力も落とさなげればならない。入力信
号の遷移に応じて電力増加パルスが発生すると、基準信
号の電力を増加してセンス増幅器が働けるようにしなけ
ればならない。基準信号の電力増加に伴う遅延は、電力
増加パルスを直接センス増幅器に加えたときに必要であ
ろうと思われる程度よりずっと長い。典型的に、図ＩＣ
に示した型のセンス増幅器のゼロ電力ＰＴＤはフル電力
ＴＰＤよりも少くとも３０％太きい［００３３］ 図１ｂのセンス増幅器２２は基準信号発生器を必要とし
ないので、電力増加パルスをセンス増幅器２２に直接加
えることができる。しかし、プロセス補償が欠けると深
刻な問題が生じる。例えば、ゼロ電力状態から抜は出る
ときに、センス増幅器２２の遷移（ローからハイ）が最
も遅くなるということになるだろ。 ［００３４］ 図２ｂはゼロ電力回路を用いた本発明の一実施例を示す
。ＴＮ信号はチップの電力が増加中のときはローになる
パルスを発生する。ＴＮ信号ばＰチャネルトランジスタ
５５ａとＮチャネルトランジスタ５５ｂのゲートに接続
されている。Ｐチャネルトランジスタ５５ａのソースは
Ｖｃｃに、Ｐチャネルトランジスタ５５ａのドレーンは
Ｐチャネルトランジスタ５５ｂのソースにそれぞれ接続
されている。Ｎチャネルトランジスタ５５ｂのソースは
アースに、ドレーンは積項線１４にそれぞれ接続されて
いる。 ［００３５］ チップの電力が増加するときＴＮパルスはローになる。 センス増幅器３８はプロセス変動に対して強くするため
の基準信号が不要であるから、急速に回復する。もしデ
ータが入力１２ａ−ｂに発生するのと同じ速さでＴＮ信
号を発生させることができれば、ゼロ電力モードのＴＰ
Ｄはフル電力モードのＴＰＤと同じになる。 ［００３６］ 図３は本発明によるセンス増幅器（実線）と図１ｂの従
来のセンス増幅器（点線）の立上り・立下り時間を比較
したものである。本発明のセンス増幅器は非常に鋭い立
上り立下りを示すが、図１ｂの従来のセンス増幅器の立
上りは非常に鈍［００３７］ 本発明は従来技術に比べて技術的にすぐれている点がい
くつかある。一定の電流を供給する電流源があるために
積項線の立上り時間が短くなり、電流源を負荷から切り
離すことにより積項線の立下り時間が短くなる。遷移が
速度的に最適化されるので、プロセスの変動があっても
回路の合計伝搬遅延時間はほとんど影響を受けない。 ［００３８］ 図４は本発明を用いたプログラム可能なアレイロジック
（ＰＡＬ）の略図を示す。ＰＡＬでは入力バッファ５６
に複数の入力が接続されている。入力バッファ５６は真
の出力５８と偽の出力６０（入力の反転したもの）とを
有する。大力バッファ５６の出力は入力線１６に接続さ
れている。積項線１４はＦＡＭＯＳトランジスタ１２を
経由して入力線１６に接続されている。センス回路３８
が各積項線１４に付いている。センス回路３８の出力は
オアゲート６２の入力であり、オアゲート６２が出力信
号（○ＵＴ）を生ずる。 ［００３９］ 以上本発明をＥＰＡＬに関して説明したが、節点をハイ
またはローの論理レベルに駆動するのにＦＡＭＯＳセル
またはその他の類似のトランジスタを使う場合にも任意
に使うことができる。またパワーＣＭＯＳゲートもこの
思想を用いてハイからローへの遷移を改善することがで
きよう。なぜならばＮチャネルのプルダウントランジス
タが実質的に無負荷で積項線をローにすることができる
からである。このことば静電容量の大きいパワーＣＭＯ
Ｓゲートに適用することができよつ０ ［００４０］ 以上本発明の詳細な説明したが、請求の範囲に記載した
本発明の思想から逸脱せずに、各種の変形、代替、修正
を行うことができる。 ［００４１］ 以上の説明に関して更に以下の項を開示する。 １、 制御信号に従ってセンス節点を電圧源に選択的に
接続する第１の電圧制復回路と、 前記センス節点があらかじめ定められた電圧に達すると
、前記第１の電圧制御回路はセンス節点を前記電圧源か
ら切り離すように前記制御電圧を発生するフィードバッ
ク回路と、 複数個のプログラム可能なスイッチのうちの１個が導通
するまで、前記センス節点を前記あらかじめ定められた
電圧に保持する第２の電圧制御回路とを含み、それぞれ
の入力信号により選択的に導通する複数個のプログラム
可能なスイッチに接続されたセンス節点の論理状態を検
出するように作動することを特徴とするセンス増幅器。 ［００４２］ ２、 第１項に記載のセンス増幅器であって、前記第１
の電圧制御回路は上記フィードバック回路に接続された
ゲートと、上記電圧源に接続された第１のソース／ドレ
ーンと、上記センス節点に接続された第２のソース／ド
レーンを有するＰチャネル・トランジスタとを有するセ
ンス増幅器。 ［００４３］ ３、 第１項に記載のセンス増幅器であって、上記フィ
ードバック回路は２つのインバータから構成されるセン
ス増幅器。 ［００４４］ ４、 第２項に記載のセンス増幅器であって、上記フィ
ードバック回路は上記センス節点に接続された入力を有
する第１のインバータと、上記第２のインバータは当該
第１のインバータの出力に接続された入力を有するセン
ス増幅器。 ［００４５］ ５、 第４項に記載のセンス増幅器であって、上記第１
および第２のインバータはＰチャネルトランジスタが上
記あらかじめ定められた電圧に応答して非導通状態とな
る様なトリップ点を有するセンス増幅器。 ［００４６］ ６、 第１項に記載のセンス増幅器であって、上記第２
の電圧制御回路は第１および第２のＮチャネルトランジ
スタから構成されるセンス増幅器。 ［００４７］ ７、 第６項に記載のセンス増幅器であって、上記第１
のＮチャネルトランジスタの上記ゲートと、第１のソー
ス／ドレーン領域は所定の電圧源に接続され、当該第１
のＮチャネルトランジスタの第２のソース／ドレーンは
第２のＮチャネルトランジスタの第１ソース／ドレーン
に接続され、上記第２ＯＮチヤネルトランジスタの上記
第２のソース／ドレーンは上記センス節点に接続された
センス増幅器。 ［００４８］ ８、 第１項に記載のセンス増幅器であって、さらに上
記センス節点に接続されたインバータを有するセンス増
幅器。 ［００４９］ ９、 第１項に記載されたセンス増幅器であって、上記
プログラム可能なスイッチは不揮発性メモリセルで構成
されることを特徴とするセンス増幅器。 ［００５０］ １０、 第１項に記載のセンス増幅器であって、上記
不揮発性メモリセルばＦＡＭＯ５）ランジスタで構成さ
れるセンス増幅器。 ［００５１］ １１、 センス節点と、 センス節点に接続されていて、第１の状態のときには前
記センス節点を電圧源に選択的に接続し、第２状態のと
きには前記センス節点を前記電圧源から切り離すように
作動する浮遊ゲートＭＯＳメモリセルと、前記センス節
点に接続されていて、前記センス節点がロー論理状態か
らハイ論理状態に遷移する速度を高めるように作動する
電流発生回路と、前記センス節点と前記電流発生回路間
に接続されていて、前記メモリセルの状態に応じて前記
電流発生回路の導通と非導通を制御するスイッチイング
回路と、を含み、入力の遷移に応じて高速の出力遷移を
行うことを特徴とする回路。 ［００５２］ １２、 第１１項に記載の回路であって、さらに上記
センス節点に入力が接続されて、当該センス節点の論理
状態を反転させるインバ〜り回路を有する回路。 ［００５３］ １３、 ＭＩＬ項に記載の回路であって、上記スイッ
チイング装置は入力と土ブを有する第１のインバータ回
路と、及び入力と出力を有する第２のインバータ匡路か
ら構成される回路。 ［００５４］ １４、 第１３項に記載の回路であって、上記第１の
インバータ回路の上記入プは上記センス節点に接続され
、上記第１のインバータ回路の上記出力は上記第２のイ
ンバータ回路の入力に接続され、さらに上記第２のイン
バータ回路の出力（５；ＰチャネルＦＥＴのゲートに接
続されている回路。 ［００５５］ １５、 複数個の入力と、 複数個の積項線と、 それぞれの入力に応じて各積項線を第１の電圧源に選択
的に接続する複数［のプログラム可能なスイッチイング
装置と、各積項線毎に設けられたセンス増幅器とから成
るフログラム可能なアレイロジックにおいて、センス増
幅器は、 制御信号に応じて積項線を第２の電圧源に選択的に接続
する第１の電圧制御回路と、 それぞれの積項線の電圧に応じて前記制御信号を発生す
るフィードバック凹所と、 前記積項線が前記第１の電圧源に接続されていないとき
、前記積項線をあら力じめ定められた電圧に保持する第
２の電圧制御回路とから成ることを特徴とする、プログ
ラム可能なアレイロジック。 ［００５６］ １６、 第１５項に記載のプログラム可能なアレイロ
ジックであって、上記第１の電圧源は接地電位であるプ
ログラム可能なアレイロジック。 ［００５７］ １７、 第１６項に記載のプログラム可能なアレイロ
ジックであって、上記第２の電圧源はＶｃｃであるプロ
グラム可能なアレイロジック。 ［００５８］ １８、 第１５項に記載のプログラム可能なアレイロ
ジ・ツクであって、上記第１の電圧制御回路は上記フィ
ードバック回路に接続されたゲートと、上記電圧源に接
続された第１のソース／ドレーンおよび上記積項線に接
続された第２のソース／ドレーンを有するＰチャネルト
ランジスタからなるプログラム可能なアレイロジック。 ［００５９］ １９、 第１８項に記載のプログラム可能なアレイロ
ジックであって、上記フィードバック回路は各々が入力
と出力を有する第１および第２のインバータを備え当該
第１のインバータの入力は上記積項線に接続され、当該
第１のインバータの出力は上記第２のインバータの入力
に接続され、当該第２のインバータの出力ばＰチャネル
トランジスタのゲートに接続されたプログラム可能なア
レイロジック。 ［００６０１ ２０、第１５項に記載のプログラム可能なアレイロジッ
クであって、上記第２の電圧制御回路は、所定の第３の
電圧源と上記積項線との間に接続された第１および第２
のＮチャネルトランジスタから構成されるプログラム可
能なアレイロジック。 ［００６１］ ２１、 第１５項に記載のプログラム可能なアレイロ
ジックであって、上記プログラム可能なスイッチイング
装置はＦＡＭＯ３）ランジスタで構成されるプログラム
可能なアレイロジック。 ［００６２］ ２２、 ローからハイに出力が遷移する間積項線に電
流を供給して、積項線の電圧を速く高くするステップと
、 前記積項線がハイ論理レベルにあるときに前記電流源を
非導通状態にして、前記積項線の電圧が余分に上昇しな
いようにするステップと、電圧発生器を用いて前記積項
線電圧を保持するステップと、前記積項線がロー論理レ
ベルにあるときに再び前記電流源を導通させるステップ
と、 を含むことを特徴とする、入力の遷移に応じた出力の遷
移を速くする方法。 ［００６３］ ２３、 第２２項に記載の方法であって、上記積項線
に電圧を供給するステップは上記積項線に接続された所
定のＰチャネル）ＦＥＴ電流源を導通させるステップか
らなる方法。 ［００６４］ ２４、 第２３項に記載の方法であって、上記電流源
を非導通状態とするステ・ノブは上記ＰチャネルＦＥＴ
電流源を遮断するステップからなる方法。 ［００６５］ ２５、 第２４項に記載の方法であって、上記積項線
上に電圧を保持するステップは上記積項線と所定の電圧
との間に接続された２つのＮチャネルＦＥＴに所定の電
圧を発生させるステップからなる方法。
ば、電流源４０はＰチャネルプルアップ電流にほとんど
影響を与えない。なぜならば、ＶｇｓがＶｔよりもはる
かに大きいので、ＶｇｓとＶｔとの差はあまり変わらな
いがらである。 更に、Ｐチャネルトランジスタが弱ければ、それだけイ
ンバータ２０のスレッショルドも低くなって、立上り時
間のわずがな変動を補償するからである。一方のインバ
ータのスレッショルドが他方を相殺するので、両方のイ
ンバータのスレッショルドが低くなるであろう。ハイか
らローへの遷移中はＰチャネルドライバがオフになって
いるから、その遷移中弱いＰチャネルトランジスタの影
響はわずかであろう。 ［００２８］ プロセスの変動のためにＰチャネルが強くなっても、Ｖ
ｇｓとＶｔＯ差が太きいのでプルアップ電流にはほとん
ど影響がない。このときもまたインバータ４６と４８は
相互に補償するので、インバータ２０のスレッショルド
が高くなり、そのために積項線１４の立下り時間がわず
かに改善される。 ［００２９］ Ｎチャネルトランシタが弱ければ、飽和したＰチャネル
の電流源が積項線１４に影響するので、ローからハイに
遷移する間のインバータ２０の立上りスレッショルドの
速度がきわめてわずかだが変化する。インバータ２０の
スレッショルドがより高くなってかつ保持回路４２がよ
り弱くなるために、積項線がハイからローに遷移すると
きの速度がわずかに改善される。このときもまたインバ
ータ４６と４８は相互に補償する。 ［００３０］ プロセスの変動のために強いＮチャネルができたならば
、インバータ２０のスレッショルドが下がって、ローか
らハイへの遷移が少し改善される。インバータ２０のス
レッショルドが低くなってかつ保持回路４２がわずかに
強くなると、ハイからローへの遷移する間積項線の立下
り時間が長くなる。ハイからローへ遷移する間Ｐチャネ
ルトランジスタ５０はオフのままであるから、回路の立
下りは非常に急勾配になる。 ［００３１］ フロセスの変動のなめに線項線の静電容量が大きくなっ
たならば、積項線の立上りがもっと遅くなる。フィード
バックインバータ４６と４８もいくらか遅くなるが、積
項線が遅くなるのと同程度ではない。その結果、積項線
の最大電圧が下がるが、その差はあまり問題にならない
程度である。静電容量の変動のためにインバー２０のス
レッショルドをわずかに調整してもよい。 ［００３２］ 本発明のもうひとつの重要な点はゼロ電力の状態から抜
は出す速さに関することである。ゼロ電力回路では、入
力信号のうち１個が変化するとそれに呼応して制御信号
が発生する。遷移が全く起きてない間のセンス増幅器の
消費電力を減らすために、図ＩＣのセンス増幅器２８に
ゼロ電力回路を加えることもできよう。 しかし、ゼロ電力モードでは２個の基準信号（ＲＥＦｌ
とＲＥＦ２）の電力も落とさなげればならない。入力信
号の遷移に応じて電力増加パルスが発生すると、基準信
号の電力を増加してセンス増幅器が働けるようにしなけ
ればならない。基準信号の電力増加に伴う遅延は、電力
増加パルスを直接センス増幅器に加えたときに必要であ
ろうと思われる程度よりずっと長い。典型的に、図ＩＣ
に示した型のセンス増幅器のゼロ電力ＰＴＤはフル電力
ＴＰＤよりも少くとも３０％太きい［００３３］ 図１ｂのセンス増幅器２２は基準信号発生器を必要とし
ないので、電力増加パルスをセンス増幅器２２に直接加
えることができる。しかし、プロセス補償が欠けると深
刻な問題が生じる。例えば、ゼロ電力状態から抜は出る
ときに、センス増幅器２２の遷移（ローからハイ）が最
も遅くなるということになるだろ。 ［００３４］ 図２ｂはゼロ電力回路を用いた本発明の一実施例を示す
。ＴＮ信号はチップの電力が増加中のときはローになる
パルスを発生する。ＴＮ信号ばＰチャネルトランジスタ
５５ａとＮチャネルトランジスタ５５ｂのゲートに接続
されている。Ｐチャネルトランジスタ５５ａのソースは
Ｖｃｃに、Ｐチャネルトランジスタ５５ａのドレーンは
Ｐチャネルトランジスタ５５ｂのソースにそれぞれ接続
されている。Ｎチャネルトランジスタ５５ｂのソースは
アースに、ドレーンは積項線１４にそれぞれ接続されて
いる。 ［００３５］ チップの電力が増加するときＴＮパルスはローになる。 センス増幅器３８はプロセス変動に対して強くするため
の基準信号が不要であるから、急速に回復する。もしデ
ータが入力１２ａ−ｂに発生するのと同じ速さでＴＮ信
号を発生させることができれば、ゼロ電力モードのＴＰ
Ｄはフル電力モードのＴＰＤと同じになる。 ［００３６］ 図３は本発明によるセンス増幅器（実線）と図１ｂの従
来のセンス増幅器（点線）の立上り・立下り時間を比較
したものである。本発明のセンス増幅器は非常に鋭い立
上り立下りを示すが、図１ｂの従来のセンス増幅器の立
上りは非常に鈍［００３７］ 本発明は従来技術に比べて技術的にすぐれている点がい
くつかある。一定の電流を供給する電流源があるために
積項線の立上り時間が短くなり、電流源を負荷から切り
離すことにより積項線の立下り時間が短くなる。遷移が
速度的に最適化されるので、プロセスの変動があっても
回路の合計伝搬遅延時間はほとんど影響を受けない。 ［００３８］ 図４は本発明を用いたプログラム可能なアレイロジック
（ＰＡＬ）の略図を示す。ＰＡＬでは入力バッファ５６
に複数の入力が接続されている。入力バッファ５６は真
の出力５８と偽の出力６０（入力の反転したもの）とを
有する。大力バッファ５６の出力は入力線１６に接続さ
れている。積項線１４はＦＡＭＯＳトランジスタ１２を
経由して入力線１６に接続されている。センス回路３８
が各積項線１４に付いている。センス回路３８の出力は
オアゲート６２の入力であり、オアゲート６２が出力信
号（○ＵＴ）を生ずる。 ［００３９］ 以上本発明をＥＰＡＬに関して説明したが、節点をハイ
またはローの論理レベルに駆動するのにＦＡＭＯＳセル
またはその他の類似のトランジスタを使う場合にも任意
に使うことができる。またパワーＣＭＯＳゲートもこの
思想を用いてハイからローへの遷移を改善することがで
きよう。なぜならばＮチャネルのプルダウントランジス
タが実質的に無負荷で積項線をローにすることができる
からである。このことば静電容量の大きいパワーＣＭＯ
Ｓゲートに適用することができよつ０ ［００４０］ 以上本発明の詳細な説明したが、請求の範囲に記載した
本発明の思想から逸脱せずに、各種の変形、代替、修正
を行うことができる。 ［００４１］ 以上の説明に関して更に以下の項を開示する。 １、 制御信号に従ってセンス節点を電圧源に選択的に
接続する第１の電圧制復回路と、 前記センス節点があらかじめ定められた電圧に達すると
、前記第１の電圧制御回路はセンス節点を前記電圧源か
ら切り離すように前記制御電圧を発生するフィードバッ
ク回路と、 複数個のプログラム可能なスイッチのうちの１個が導通
するまで、前記センス節点を前記あらかじめ定められた
電圧に保持する第２の電圧制御回路とを含み、それぞれ
の入力信号により選択的に導通する複数個のプログラム
可能なスイッチに接続されたセンス節点の論理状態を検
出するように作動することを特徴とするセンス増幅器。 ［００４２］ ２、 第１項に記載のセンス増幅器であって、前記第１
の電圧制御回路は上記フィードバック回路に接続された
ゲートと、上記電圧源に接続された第１のソース／ドレ
ーンと、上記センス節点に接続された第２のソース／ド
レーンを有するＰチャネル・トランジスタとを有するセ
ンス増幅器。 ［００４３］ ３、 第１項に記載のセンス増幅器であって、上記フィ
ードバック回路は２つのインバータから構成されるセン
ス増幅器。 ［００４４］ ４、 第２項に記載のセンス増幅器であって、上記フィ
ードバック回路は上記センス節点に接続された入力を有
する第１のインバータと、上記第２のインバータは当該
第１のインバータの出力に接続された入力を有するセン
ス増幅器。 ［００４５］ ５、 第４項に記載のセンス増幅器であって、上記第１
および第２のインバータはＰチャネルトランジスタが上
記あらかじめ定められた電圧に応答して非導通状態とな
る様なトリップ点を有するセンス増幅器。 ［００４６］ ６、 第１項に記載のセンス増幅器であって、上記第２
の電圧制御回路は第１および第２のＮチャネルトランジ
スタから構成されるセンス増幅器。 ［００４７］ ７、 第６項に記載のセンス増幅器であって、上記第１
のＮチャネルトランジスタの上記ゲートと、第１のソー
ス／ドレーン領域は所定の電圧源に接続され、当該第１
のＮチャネルトランジスタの第２のソース／ドレーンは
第２のＮチャネルトランジスタの第１ソース／ドレーン
に接続され、上記第２ＯＮチヤネルトランジスタの上記
第２のソース／ドレーンは上記センス節点に接続された
センス増幅器。 ［００４８］ ８、 第１項に記載のセンス増幅器であって、さらに上
記センス節点に接続されたインバータを有するセンス増
幅器。 ［００４９］ ９、 第１項に記載されたセンス増幅器であって、上記
プログラム可能なスイッチは不揮発性メモリセルで構成
されることを特徴とするセンス増幅器。 ［００５０］ １０、 第１項に記載のセンス増幅器であって、上記
不揮発性メモリセルばＦＡＭＯ５）ランジスタで構成さ
れるセンス増幅器。 ［００５１］ １１、 センス節点と、 センス節点に接続されていて、第１の状態のときには前
記センス節点を電圧源に選択的に接続し、第２状態のと
きには前記センス節点を前記電圧源から切り離すように
作動する浮遊ゲートＭＯＳメモリセルと、前記センス節
点に接続されていて、前記センス節点がロー論理状態か
らハイ論理状態に遷移する速度を高めるように作動する
電流発生回路と、前記センス節点と前記電流発生回路間
に接続されていて、前記メモリセルの状態に応じて前記
電流発生回路の導通と非導通を制御するスイッチイング
回路と、を含み、入力の遷移に応じて高速の出力遷移を
行うことを特徴とする回路。 ［００５２］ １２、 第１１項に記載の回路であって、さらに上記
センス節点に入力が接続されて、当該センス節点の論理
状態を反転させるインバ〜り回路を有する回路。 ［００５３］ １３、 ＭＩＬ項に記載の回路であって、上記スイッ
チイング装置は入力と土ブを有する第１のインバータ回
路と、及び入力と出力を有する第２のインバータ匡路か
ら構成される回路。 ［００５４］ １４、 第１３項に記載の回路であって、上記第１の
インバータ回路の上記入プは上記センス節点に接続され
、上記第１のインバータ回路の上記出力は上記第２のイ
ンバータ回路の入力に接続され、さらに上記第２のイン
バータ回路の出力（５；ＰチャネルＦＥＴのゲートに接
続されている回路。 ［００５５］ １５、 複数個の入力と、 複数個の積項線と、 それぞれの入力に応じて各積項線を第１の電圧源に選択
的に接続する複数［のプログラム可能なスイッチイング
装置と、各積項線毎に設けられたセンス増幅器とから成
るフログラム可能なアレイロジックにおいて、センス増
幅器は、 制御信号に応じて積項線を第２の電圧源に選択的に接続
する第１の電圧制御回路と、 それぞれの積項線の電圧に応じて前記制御信号を発生す
るフィードバック凹所と、 前記積項線が前記第１の電圧源に接続されていないとき
、前記積項線をあら力じめ定められた電圧に保持する第
２の電圧制御回路とから成ることを特徴とする、プログ
ラム可能なアレイロジック。 ［００５６］ １６、 第１５項に記載のプログラム可能なアレイロ
ジックであって、上記第１の電圧源は接地電位であるプ
ログラム可能なアレイロジック。 ［００５７］ １７、 第１６項に記載のプログラム可能なアレイロ
ジックであって、上記第２の電圧源はＶｃｃであるプロ
グラム可能なアレイロジック。 ［００５８］ １８、 第１５項に記載のプログラム可能なアレイロ
ジ・ツクであって、上記第１の電圧制御回路は上記フィ
ードバック回路に接続されたゲートと、上記電圧源に接
続された第１のソース／ドレーンおよび上記積項線に接
続された第２のソース／ドレーンを有するＰチャネルト
ランジスタからなるプログラム可能なアレイロジック。 ［００５９］ １９、 第１８項に記載のプログラム可能なアレイロ
ジックであって、上記フィードバック回路は各々が入力
と出力を有する第１および第２のインバータを備え当該
第１のインバータの入力は上記積項線に接続され、当該
第１のインバータの出力は上記第２のインバータの入力
に接続され、当該第２のインバータの出力ばＰチャネル
トランジスタのゲートに接続されたプログラム可能なア
レイロジック。 ［００６０１ ２０、第１５項に記載のプログラム可能なアレイロジッ
クであって、上記第２の電圧制御回路は、所定の第３の
電圧源と上記積項線との間に接続された第１および第２
のＮチャネルトランジスタから構成されるプログラム可
能なアレイロジック。 ［００６１］ ２１、 第１５項に記載のプログラム可能なアレイロ
ジックであって、上記プログラム可能なスイッチイング
装置はＦＡＭＯ３）ランジスタで構成されるプログラム
可能なアレイロジック。 ［００６２］ ２２、 ローからハイに出力が遷移する間積項線に電
流を供給して、積項線の電圧を速く高くするステップと
、 前記積項線がハイ論理レベルにあるときに前記電流源を
非導通状態にして、前記積項線の電圧が余分に上昇しな
いようにするステップと、電圧発生器を用いて前記積項
線電圧を保持するステップと、前記積項線がロー論理レ
ベルにあるときに再び前記電流源を導通させるステップ
と、 を含むことを特徴とする、入力の遷移に応じた出力の遷
移を速くする方法。 ［００６３］ ２３、 第２２項に記載の方法であって、上記積項線
に電圧を供給するステップは上記積項線に接続された所
定のＰチャネル）ＦＥＴ電流源を導通させるステップか
らなる方法。 ［００６４］ ２４、 第２３項に記載の方法であって、上記電流源
を非導通状態とするステ・ノブは上記ＰチャネルＦＥＴ
電流源を遮断するステップからなる方法。 ［００６５］ ２５、 第２４項に記載の方法であって、上記積項線
上に電圧を保持するステップは上記積項線と所定の電圧
との間に接続された２つのＮチャネルＦＥＴに所定の電
圧を発生させるステップからなる方法。
【図１】
従来のセンス増幅器の回路図。
【図２】
本発明のセンス増幅器の回路図。
【図３】
本発明のセンス増幅器と従来のセンス増幅器を比較した
グラフを示す図。
グラフを示す図。
【図４】
ＥＰＡＬ回路に本発明を用いたときのブロック図。
１２ａ、１２ｂ ＦＡＭＯＳセル
１４ 積項線
３８ センス増幅器
４０ 電流源
４２ 保持回路
４４ フィードバック回路
【書類芯１
図面
【図１】
図面の浄書
【図２】
【図３】
【図４】
【識別番号】
【手続補正 １】
手続補正書
平成３年９月２５日
Claims (4)
- 【請求項１】制御信号に従ってセンス節点を電圧源に選
択的に接続する第１の電圧制御回路と、 前記センス節点があらかじめ定められた電圧に達すると
、前記第１の電圧制御回路はセンス節点を前記電圧源か
ら切り離すように前記制御電圧を発生するフィードバッ
ク回路と、複数個のプログラム可能なスイッチのうちの
１個が導通するまで、前記センス節点を前記あらかじめ
定められた電圧に保持する第２の電圧制御回路とを含み
、それぞれの入力信号により選択的に導通する複数個の
プログラム可能なスイッチに接続されたセンス節点の論
理状態を検出するように作動することを特徴とするセン
ス増幅器。 - 【請求項２】センス節点と、 センス節点に接続されていて、第１の状態のときには前
記センス節点を電圧源に選択的に接続し、第２状態のと
きには前記センス節点を前記電圧源から切り離すように
作動する浮遊ゲートＭＯＳメモリセルと、前記センス節
点に接続されていて、前記センス節点がロー論理状態か
らハイ論理状態に遷移する速度を高めるように作動する
電流発生回路と、前記センス節点と前記電流発生回路間
に接続されていて、前記メモリセルの状態に応じて前記
電流発生回路の導通と非導通を制御するスイッチイング
回路と、を含み、入力の遷移に応じて高速の出力遷移を
行うことを特徴とする回路。 - 【請求項３】複数個の入力と、 複数個の積項線と、 それぞれの入力に応じて各積項線を第１の電圧源に選択
的に接続する複数個のプログラム可能なスイッチイング
装置と、各積項線毎に設けられたセンス増幅器とから成
るプログラム可能なアレイロジックにおいて、センス増
幅器は、 制御信号に応じて積項線を第２の電圧源に選択的に接続
する第１の電圧制御回路と、 それぞれの積項線の電圧に応じて前記制御信号を発生す
るフィードバック回路と、 前記積項線が前記第１の電圧源に接続されていないとき
、前記積項線をあらかじめ定められた電圧に保持する第
２の電圧制御回路とから成ることを特徴とする、プログ
ラム可能なアレイロジック。 - 【請求項４】ローからハイに出力が遷移する間積項線に
電流を供給して、積項線の電圧を速く高くするステップ
と、 前記積項線がハイ論理レベルにあるときに前記電流源を
非導通状態にして、前記積項線の電圧が余分に上昇しな
いようにするステップと、電圧発生器を用いて前記積項
線電圧を保持するステップと、前記積項線がロー論理レ
ベルにあるときに再び前記電流源を導通させるステップ
と、 を含むことを特徴とする、入力の遷移に応じた出力の遷
移を速くする方法。
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| Application Number | Priority Date | Filing Date | Title |
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| US07/453,635 US5041746A (en) | 1989-12-20 | 1989-12-20 | Sense amplifier providing a rapid output transition |
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1990
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