JPH10229332A - トランジスタのスレッシュホールド電圧を積極的にバイアスする集積回路及び関連方法 - Google Patents
トランジスタのスレッシュホールド電圧を積極的にバイアスする集積回路及び関連方法Info
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- JPH10229332A JPH10229332A JP9332550A JP33255097A JPH10229332A JP H10229332 A JPH10229332 A JP H10229332A JP 9332550 A JP9332550 A JP 9332550A JP 33255097 A JP33255097 A JP 33255097A JP H10229332 A JPH10229332 A JP H10229332A
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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Abstract
(57)【要約】
【課題】 比較的低い電源電圧での動作を容易とさせる
ために正確に補償した実効的スレッシュホールド電圧を
具備するＭＯＳＦＥＴを有する集積回路を提供する。 【解決手段】 集積回路が、第一導電型のチャンネルを
具備する複数個のＭＯＳＦＥＴを有すると共に、該ＭＯ
ＳＦＥＴの実効的スレッシュホールド電圧を初期的スレ
ッシュホールド電圧の絶対値より低いものであるように
積極的制御を有している。
ために正確に補償した実効的スレッシュホールド電圧を
具備するＭＯＳＦＥＴを有する集積回路を提供する。 【解決手段】 集積回路が、第一導電型のチャンネルを
具備する複数個のＭＯＳＦＥＴを有すると共に、該ＭＯ
ＳＦＥＴの実効的スレッシュホールド電圧を初期的スレ
ッシュホールド電圧の絶対値より低いものであるように
積極的制御を有している。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体技術分野に
関するものであって、更に詳細には、複数個の金属・酸
化物・半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を
有する集積回路及びそれの関連する方法に関するもので
ある。
関するものであって、更に詳細には、複数個の金属・酸
化物・半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を
有する集積回路及びそれの関連する方法に関するもので
ある。
【０００２】
【従来の技術】集積回路は多くの電子装置において広く
使用されている。典型的な比較的複雑な集積回路は、基
板上に数十万個又は数億個のトランジスタを有する場合
がある。集積回路において一般的に使用される１つのタ
イプのトランジスタは金属・酸化物・半導体電界効果ト
ランジスタ（ＭＯＳＦＥＴ）がある。ＭＯＳＦＥＴはチ
ャンネルによって接続されているソース領域とドレイン
領域とを有している。ゲートがチャンネルの上側に存在
しており且つ、例えば典型的には二酸化シリコン（Ｓｉ
Ｏ2 ）等の絶縁層によってそれから分離されている。ゲ
ートへ印加される制御電圧が、ソースとドレインとの間
のチャンネルを介しての電荷キャリアの流れを制御す
る。
使用されている。典型的な比較的複雑な集積回路は、基
板上に数十万個又は数億個のトランジスタを有する場合
がある。集積回路において一般的に使用される１つのタ
イプのトランジスタは金属・酸化物・半導体電界効果ト
ランジスタ（ＭＯＳＦＥＴ）がある。ＭＯＳＦＥＴはチ
ャンネルによって接続されているソース領域とドレイン
領域とを有している。ゲートがチャンネルの上側に存在
しており且つ、例えば典型的には二酸化シリコン（Ｓｉ
Ｏ2 ）等の絶縁層によってそれから分離されている。ゲ
ートへ印加される制御電圧が、ソースとドレインとの間
のチャンネルを介しての電荷キャリアの流れを制御す
る。
【０００３】デプリションモードＭＯＳＦＥＴは、ゲー
トの下側がドープされており即ち導通状態のチャンネル
を有しており、ゲートには電圧は印加されていない。そ
れと対照的に、エンハンスメントモードＭＯＳＦＥＴ
は、導通用チャンネルとして作用するために反転層を形
成させるためにゲート対ソースバイアス電圧を印加する
ことを必要とする。この電圧はスレッシュホールド電圧
Ｖｔである。ＮチャンネルエンハンスメントモードＭＯ
ＳＦＥＴの場合には、ゲートとソースとの間の正の電圧
がチャンネルを誘起させる。従って、電流は、ゲート対
ソース電圧がスレッシュホールド電圧Ｖｔを超える場合
にのみ流れる。同様に、Ｐチャンネルエンハンスメント
モードＭＯＳＦＥＴの場合には、ゲート対ソース電圧が
負のスレッシュホールド電圧よりも負である場合に電流
が流れる。
トの下側がドープされており即ち導通状態のチャンネル
を有しており、ゲートには電圧は印加されていない。そ
れと対照的に、エンハンスメントモードＭＯＳＦＥＴ
は、導通用チャンネルとして作用するために反転層を形
成させるためにゲート対ソースバイアス電圧を印加する
ことを必要とする。この電圧はスレッシュホールド電圧
Ｖｔである。ＮチャンネルエンハンスメントモードＭＯ
ＳＦＥＴの場合には、ゲートとソースとの間の正の電圧
がチャンネルを誘起させる。従って、電流は、ゲート対
ソース電圧がスレッシュホールド電圧Ｖｔを超える場合
にのみ流れる。同様に、Ｐチャンネルエンハンスメント
モードＭＯＳＦＥＴの場合には、ゲート対ソース電圧が
負のスレッシュホールド電圧よりも負である場合に電流
が流れる。
【０００４】エンハンスメントモードＭＯＳＦＥＴのス
レッシュホールド電圧は、多数の要因、例えばチャンネ
ル長、チャンネル幅、ドーピング、ゲート酸化膜厚さ等
によって決定される。外因的要因、例えば環境温度等も
スレッシュホールド電圧に影響を与える。Ｖｔ値が所望
の供給電圧に対して低すぎる場合には、トランジスタ
は、該供給電圧が所望の供給電圧よりも大きい場合に
は、許容不可能なリーク電流を有する場合がある。逆
に、Ｖｔが比較的高く選択されている場合には、トラン
ジスタが完全にスイッチオンする可能性が減少される。
最近の半導体製造技術は制御可能なものであるが、生産
運転において集積回路ダイ毎にＶｔ値のバラツキがいま
だに存在している。
レッシュホールド電圧は、多数の要因、例えばチャンネ
ル長、チャンネル幅、ドーピング、ゲート酸化膜厚さ等
によって決定される。外因的要因、例えば環境温度等も
スレッシュホールド電圧に影響を与える。Ｖｔ値が所望
の供給電圧に対して低すぎる場合には、トランジスタ
は、該供給電圧が所望の供給電圧よりも大きい場合に
は、許容不可能なリーク電流を有する場合がある。逆
に、Ｖｔが比較的高く選択されている場合には、トラン
ジスタが完全にスイッチオンする可能性が減少される。
最近の半導体製造技術は制御可能なものであるが、生産
運転において集積回路ダイ毎にＶｔ値のバラツキがいま
だに存在している。
【０００５】例えば再充電可能なバッテリによって駆動
されるセリュラーホーン即ち移動電話のような場合に
は、電力消費を減少させるためにＭＯＳＦＥＴ集積回路
に対してより低い供給電圧を使用することが望ましい場
合もある。処理変動に基づくスレッシュホールド電圧の
バラツキは供給電圧とは無関係にほぼ同一のものである
から、供給電圧が減少されるとＶｔはより大きなパーセ
ントを占めることとなる。供給電圧が減少されると、Ｖ
ｔに関しての制御及びトランジスタに対するそのバラツ
キはより臨界的なものとなる。供給電圧が約１Ｖ又はそ
れ以下へ減少されると、Ｖｔの正確な制御なしでは、許
容可能な集積回路は段々と少なくなり、歩留まりが低下
する。アナログ回路は特にＶｔにおける変動に影響を受
け易い場合がある。
されるセリュラーホーン即ち移動電話のような場合に
は、電力消費を減少させるためにＭＯＳＦＥＴ集積回路
に対してより低い供給電圧を使用することが望ましい場
合もある。処理変動に基づくスレッシュホールド電圧の
バラツキは供給電圧とは無関係にほぼ同一のものである
から、供給電圧が減少されるとＶｔはより大きなパーセ
ントを占めることとなる。供給電圧が減少されると、Ｖ
ｔに関しての制御及びトランジスタに対するそのバラツ
キはより臨界的なものとなる。供給電圧が約１Ｖ又はそ
れ以下へ減少されると、Ｖｔの正確な制御なしでは、許
容可能な集積回路は段々と少なくなり、歩留まりが低下
する。アナログ回路は特にＶｔにおける変動に影響を受
け易い場合がある。
【０００６】米国特許第４，１４２，１１４号（Ｇｒｅ
ｅｎ）は、例えば、指定したエンハンスメントモードＦ
ＥＴのＶｔが基準電圧以下に降下する場合に選択的に動
作されるチャージポンプを使用して基板上におけるバッ
クバイアスを調節することによって共通の基板上の複数
個のＭＯＳＦＥＴに対するＶｔを調整することを開示し
ている。分圧器は指定したエンハンスメントモードＭＯ
ＳＦＥＴのゲートへ印加される基準電圧を与え、それが
ターンオンされるとチャージポンプをイネーブル即ち動
作可能状態とさせる。指定したエンハンスメントモード
ＭＯＳＦＥＴのＶｔは基準電圧をそのゲートへ印加する
ことによって検知される。チャージポンプは該基板上の
ＭＯＳＦＥＴのＶｔを基準電圧の所定の範囲内に上昇さ
せる。換言すると、上記特許は、所謂負のバックゲート
バイアスの一例を開示しており、その場合に、トランジ
スタのＶｔを上昇させる。然しながら、Ｖｔを上昇させ
ることは使用可能な電圧余裕を減少させ且つより低い供
給電圧で動作させることを阻止する。更に、検知及びチ
ャージポンプ回路部品は、Ｖｔ、即ち制御すべき変数を
有するＭＯＳＦＥＴを包含している。更に、高い実効的
スレッシュホールド電圧は、ＭＯＳＦＥＴの比較的薄い
ゲート酸化物層に対して損傷を発生させる場合がある。
ｅｎ）は、例えば、指定したエンハンスメントモードＦ
ＥＴのＶｔが基準電圧以下に降下する場合に選択的に動
作されるチャージポンプを使用して基板上におけるバッ
クバイアスを調節することによって共通の基板上の複数
個のＭＯＳＦＥＴに対するＶｔを調整することを開示し
ている。分圧器は指定したエンハンスメントモードＭＯ
ＳＦＥＴのゲートへ印加される基準電圧を与え、それが
ターンオンされるとチャージポンプをイネーブル即ち動
作可能状態とさせる。指定したエンハンスメントモード
ＭＯＳＦＥＴのＶｔは基準電圧をそのゲートへ印加する
ことによって検知される。チャージポンプは該基板上の
ＭＯＳＦＥＴのＶｔを基準電圧の所定の範囲内に上昇さ
せる。換言すると、上記特許は、所謂負のバックゲート
バイアスの一例を開示しており、その場合に、トランジ
スタのＶｔを上昇させる。然しながら、Ｖｔを上昇させ
ることは使用可能な電圧余裕を減少させ且つより低い供
給電圧で動作させることを阻止する。更に、検知及びチ
ャージポンプ回路部品は、Ｖｔ、即ち制御すべき変数を
有するＭＯＳＦＥＴを包含している。更に、高い実効的
スレッシュホールド電圧は、ＭＯＳＦＥＴの比較的薄い
ゲート酸化物層に対して損傷を発生させる場合がある。
【０００７】米国特許第５，３９７，９３４号（Ｍｅｒ
ｒｉｌｌ ｅｔ ａｌ．）は、集積回路ダイ上の複数個
のＭＯＳＦＥＴのスレッシュホールド電圧に対する補償
回路を開示している。特に、該回路の一部は基準電圧を
発生する。スレッシュホールド電圧モニタ回路は、第二
電圧信号を発生するためにＭＯＳＦＥＴトランジスタと
それに直列接続されている抵抗とを有している。フィー
ドバック回路は、基準電圧を第二電圧信号と比較し且つ
該基準電圧が実質的に第二電圧信号と等しいように該Ｍ
ＯＳトランジスタの実効的スレッシュホールド電圧を調
節する。上述したように、該補償回路は、それ自身がス
レッシュホールド電圧における変動に影響を受ける装置
を包含している。
ｒｉｌｌ ｅｔ ａｌ．）は、集積回路ダイ上の複数個
のＭＯＳＦＥＴのスレッシュホールド電圧に対する補償
回路を開示している。特に、該回路の一部は基準電圧を
発生する。スレッシュホールド電圧モニタ回路は、第二
電圧信号を発生するためにＭＯＳＦＥＴトランジスタと
それに直列接続されている抵抗とを有している。フィー
ドバック回路は、基準電圧を第二電圧信号と比較し且つ
該基準電圧が実質的に第二電圧信号と等しいように該Ｍ
ＯＳトランジスタの実効的スレッシュホールド電圧を調
節する。上述したように、該補償回路は、それ自身がス
レッシュホールド電圧における変動に影響を受ける装置
を包含している。
【０００８】
【発明が解決しようとする課題】本発明は、以上の点に
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、比較的低い電源電圧においての動作を簡単
化させるために正確に補償した実効的スレッシュホール
ド電圧を具備するＭＯＳＦＥＴを有する集積回路を提供
することを目的とする。
鑑みなされたものであって、上述した如き従来技術の欠
点を解消し、比較的低い電源電圧においての動作を簡単
化させるために正確に補償した実効的スレッシュホール
ド電圧を具備するＭＯＳＦＥＴを有する集積回路を提供
することを目的とする。
【０００９】
【課題を解決するための手段】本発明の上述した目的及
びその他の目的、特徴及び利点は、第一導電型のチャン
ネルを具備する複数個のＭＯＳＦＥＴを有する集積回
路、及び該ＭＯＳＦＥＴの実効的スレッシュホールド電
圧を初期的スレッシュホールド電圧の絶対値よりも低い
ものであるように積極的な制御を与える回路によって与
えられる。１実施例においては、第一ＭＯＳＦＥＴが第
一導電型のチャンネルを具備しており、且つ第一ＭＯＳ
ＦＥＴへ接続されている第二ＭＯＳＦＥＴが第二導電型
のチャンネルを具備している。第二ＭＯＳＦＥＴは、好
適には、ピンチオフ領域へバイアスされており、且つ、
第一ＭＯＳＦＥＴの実効的スレッシュホールド電圧に関
連した制御信号を発生するために第一ＭＯＳＦＥＴと共
働する。更に、該回路は、好適には、該複数個のＭＯＳ
ＦＥＴの実効的スレッシュホールド電圧が初期的スレッ
シュホールド電圧の絶対値よりも低い絶対値を有するよ
うに設定するために制御信号に基づいて該複数個のＭＯ
ＳＦＥＴ及び該第一ＭＯＳＦＥＴへのバイアス電圧を発
生する実効的スレッシュホールドバイアス手段を有して
いる。従って、より低い供給電圧を容易に受付けること
を可能としている。
びその他の目的、特徴及び利点は、第一導電型のチャン
ネルを具備する複数個のＭＯＳＦＥＴを有する集積回
路、及び該ＭＯＳＦＥＴの実効的スレッシュホールド電
圧を初期的スレッシュホールド電圧の絶対値よりも低い
ものであるように積極的な制御を与える回路によって与
えられる。１実施例においては、第一ＭＯＳＦＥＴが第
一導電型のチャンネルを具備しており、且つ第一ＭＯＳ
ＦＥＴへ接続されている第二ＭＯＳＦＥＴが第二導電型
のチャンネルを具備している。第二ＭＯＳＦＥＴは、好
適には、ピンチオフ領域へバイアスされており、且つ、
第一ＭＯＳＦＥＴの実効的スレッシュホールド電圧に関
連した制御信号を発生するために第一ＭＯＳＦＥＴと共
働する。更に、該回路は、好適には、該複数個のＭＯＳ
ＦＥＴの実効的スレッシュホールド電圧が初期的スレッ
シュホールド電圧の絶対値よりも低い絶対値を有するよ
うに設定するために制御信号に基づいて該複数個のＭＯ
ＳＦＥＴ及び該第一ＭＯＳＦＥＴへのバイアス電圧を発
生する実効的スレッシュホールドバイアス手段を有して
いる。従って、より低い供給電圧を容易に受付けること
を可能としている。
【００１０】第二ＭＯＳＦＥＴは、好適には、ピンチオ
フ領域にある場合に、約１μＡより小さな電流を供給す
るために所定の比較的長く且つ幅狭のチャンネルを有し
ている。より好適には、第二ＭＯＳＦＥＴは、その電流
が数十ｎＡの程度であり、その際に精度を増加させ且つ
電力消費を低下させることを可能とする程度のものであ
るように構成することが可能である。
フ領域にある場合に、約１μＡより小さな電流を供給す
るために所定の比較的長く且つ幅狭のチャンネルを有し
ている。より好適には、第二ＭＯＳＦＥＴは、その電流
が数十ｎＡの程度であり、その際に精度を増加させ且つ
電力消費を低下させることを可能とする程度のものであ
るように構成することが可能である。
【００１１】実効的スレッシュホールドバイアス手段
は、制御信号と基準電圧との間の差を決定する差手段、
及び前記差に応答して、基準電圧に実質的に等しい実効
スレッシュホールド電圧へ集束するように第一ＭＯＳＦ
ＥＴ及び該複数個のＭＯＳＦＥＴをバイアスさせるため
のバイアス電圧を発生する集束バイアス手段によって構
成することが可能である。該集束バイアス手段は、好適
には、第三ＭＯＳＦＥＴ及びそれに接続されているコン
デンサを有しており、その場合に、第三ＭＯＳＦＥＴは
バイアス電圧を制御するために該コンデンサを充電する
ために制御される。
は、制御信号と基準電圧との間の差を決定する差手段、
及び前記差に応答して、基準電圧に実質的に等しい実効
スレッシュホールド電圧へ集束するように第一ＭＯＳＦ
ＥＴ及び該複数個のＭＯＳＦＥＴをバイアスさせるため
のバイアス電圧を発生する集束バイアス手段によって構
成することが可能である。該集束バイアス手段は、好適
には、第三ＭＯＳＦＥＴ及びそれに接続されているコン
デンサを有しており、その場合に、第三ＭＯＳＦＥＴは
バイアス電圧を制御するために該コンデンサを充電する
ために制御される。
【００１２】実効的スレッシュホールドバイアス手段
は、更に、基準電圧を発生するための該基板上の基準電
圧発生手段を有することが可能である。例えば、抵抗分
割器が該基準電圧を設計することが可能である。一方、
該基準電圧は、外部信号によって制御することも可能で
ある。
は、更に、基準電圧を発生するための該基板上の基準電
圧発生手段を有することが可能である。例えば、抵抗分
割器が該基準電圧を設計することが可能である。一方、
該基準電圧は、外部信号によって制御することも可能で
ある。
【００１３】本発明のその他の実施例においては、両方
の導電型のＭＯＳＦＥＴを設けることが可能である。こ
の場合には、検知及びバイアス回路部分は、第一複数個
のＭＯＳＦＥＴのものとは反対の導電型のチャンネルを
具備する第二複数個のＭＯＳＦＥＴに対して複製させる
ことが可能である。
の導電型のＭＯＳＦＥＴを設けることが可能である。こ
の場合には、検知及びバイアス回路部分は、第一複数個
のＭＯＳＦＥＴのものとは反対の導電型のチャンネルを
具備する第二複数個のＭＯＳＦＥＴに対して複製させる
ことが可能である。
【００１４】本発明の別の側面は、検知及び実効的スレ
ッシュホールドバイアス構成の電力消費に対処するもの
である。この実施例においては、本回路は、各々が夫々
複数個のＭＯＳＦＥＴを有しており且つ各ＭＯＳＦＥＴ
が初期的スレッシュホールド電圧を有している複数個の
回路部分、前記複数個の回路部分の夫々を選択的に活性
化させ且つ脱活性化させるプロセサ手段、且つ実効的ス
レッシュホールド電圧を初期的スレッシュホールド電圧
とは別異に設定するために活性化された回路部分の夫々
のＭＯＳＦＥＴのみをバイアスさせるための活性化済回
路実効的スレッシュホールドバイアス手段、を有してい
る。換言すると、このバイアス動作は、１つ又はそれ以
上の回路部分が活性化された場合にのみ使用され、且つ
脱活性化された回路部分の夫々のＭＯＳＦＥＴをバイア
スさせないで、その際に電力を節約している。例えば上
述したようなスレッシュホールド検知及びバイアス動作
は、活性化された回路部分をバイアスさせるために使用
することが可能である。
ッシュホールドバイアス構成の電力消費に対処するもの
である。この実施例においては、本回路は、各々が夫々
複数個のＭＯＳＦＥＴを有しており且つ各ＭＯＳＦＥＴ
が初期的スレッシュホールド電圧を有している複数個の
回路部分、前記複数個の回路部分の夫々を選択的に活性
化させ且つ脱活性化させるプロセサ手段、且つ実効的ス
レッシュホールド電圧を初期的スレッシュホールド電圧
とは別異に設定するために活性化された回路部分の夫々
のＭＯＳＦＥＴのみをバイアスさせるための活性化済回
路実効的スレッシュホールドバイアス手段、を有してい
る。換言すると、このバイアス動作は、１つ又はそれ以
上の回路部分が活性化された場合にのみ使用され、且つ
脱活性化された回路部分の夫々のＭＯＳＦＥＴをバイア
スさせないで、その際に電力を節約している。例えば上
述したようなスレッシュホールド検知及びバイアス動作
は、活性化された回路部分をバイアスさせるために使用
することが可能である。
【００１５】本発明の方法の側面は集積回路を製造し且
つ動作させるためのものである。本方法は、好適には、
各々が初期的スレッシュホールド電圧を具備すると共に
第一導電型のチャンネルを具備する複数個のＭＯＳＦＥ
Ｔを基板上に形成し、前記初期的スレッシュホールド電
圧を具備すると共に第一導電型のチャンネルを具備する
第一ＭＯＳＦＥＴを前記基板上に形成し、前記第一ＭＯ
ＳＦＥＴの実効的スレッシュホールド電圧に関連する制
御信号を発生し、且つ前記初期的スレッシュホールド電
圧の絶対値よりも低い絶対値を有するように該第一複数
個のＭＯＳＦＥＴの実効的スレッシュホールド電圧を設
定するために、制御信号に基づいて、該複数個のＭＯＳ
ＦＥＴ及び第一ＭＯＳＦＥＴへバイアス電圧を印加させ
る、上記各ステップを有している。
つ動作させるためのものである。本方法は、好適には、
各々が初期的スレッシュホールド電圧を具備すると共に
第一導電型のチャンネルを具備する複数個のＭＯＳＦＥ
Ｔを基板上に形成し、前記初期的スレッシュホールド電
圧を具備すると共に第一導電型のチャンネルを具備する
第一ＭＯＳＦＥＴを前記基板上に形成し、前記第一ＭＯ
ＳＦＥＴの実効的スレッシュホールド電圧に関連する制
御信号を発生し、且つ前記初期的スレッシュホールド電
圧の絶対値よりも低い絶対値を有するように該第一複数
個のＭＯＳＦＥＴの実効的スレッシュホールド電圧を設
定するために、制御信号に基づいて、該複数個のＭＯＳ
ＦＥＴ及び第一ＭＯＳＦＥＴへバイアス電圧を印加させ
る、上記各ステップを有している。
【００１６】本発明に基づく別の方法は、電力消費を更
に減少させるために回路を製造し且つ動作させるための
ものである。本方法は、好適には、各々が夫々複数個の
ＭＯＳＦＥＴを有しており、且つ各ＭＯＳＦＥＴが初期
的スレッシュホールド電圧を具備している複数個の回路
部分を形成し、前記複数個の回路部分の夫々を選択的に
活性化させ且つ脱活性化させ、且つ初期的なスレッシュ
ホールド電圧とは異なる実効的スレッシュホールド電圧
を設定するために活性化された回路部分の夫々のＭＯＳ
ＦＥＴのみをバイアスさせる、上記各ステップを有して
いる。脱活性化された回路部分はバイアスされず、その
際に電力を節約している。
に減少させるために回路を製造し且つ動作させるための
ものである。本方法は、好適には、各々が夫々複数個の
ＭＯＳＦＥＴを有しており、且つ各ＭＯＳＦＥＴが初期
的スレッシュホールド電圧を具備している複数個の回路
部分を形成し、前記複数個の回路部分の夫々を選択的に
活性化させ且つ脱活性化させ、且つ初期的なスレッシュ
ホールド電圧とは異なる実効的スレッシュホールド電圧
を設定するために活性化された回路部分の夫々のＭＯＳ
ＦＥＴのみをバイアスさせる、上記各ステップを有して
いる。脱活性化された回路部分はバイアスされず、その
際に電力を節約している。
【００１７】
【発明の実施の形態】以下、本発明の好適実施例が示さ
れている添付の図面を参照して、本発明をより詳細に説
明する。然しながら、本発明は、多数の異なる形態で具
体化することが可能であって、且つ以下に説明する実施
例に限定されるべきものでないことを理解すべきであ
る。むしろ、これらの実施例は、本明細書の開示が完全
なものであって、当業者が本発明を容易に実施すること
が可能なものとするために提供されるものである。尚、
ダッシュの付けられた同様の数字は同様の要素を参照す
るものである。
れている添付の図面を参照して、本発明をより詳細に説
明する。然しながら、本発明は、多数の異なる形態で具
体化することが可能であって、且つ以下に説明する実施
例に限定されるべきものでないことを理解すべきであ
る。むしろ、これらの実施例は、本明細書の開示が完全
なものであって、当業者が本発明を容易に実施すること
が可能なものとするために提供されるものである。尚、
ダッシュの付けられた同様の数字は同様の要素を参照す
るものである。
【００１８】最初に、図１を参照すると、本発明に基づ
く集積回路１０が示されている。この集積回路は、基板
１１を有しており、その上に、複数個のエンハンスメン
ト型ＭＯＳＦＥＴが形成されている。図示した集積回路
１０は、ＣＭＯＳ回路においてＰチャンネルＭＯＳＦＥ
Ｔ１３とＮチャンネルＭＯＳＦＥＴ１２の両方を包含し
ている。
く集積回路１０が示されている。この集積回路は、基板
１１を有しており、その上に、複数個のエンハンスメン
ト型ＭＯＳＦＥＴが形成されている。図示した集積回路
１０は、ＣＭＯＳ回路においてＰチャンネルＭＯＳＦＥ
Ｔ１３とＮチャンネルＭＯＳＦＥＴ１２の両方を包含し
ている。
【００１９】各Ｎチャンネル及びＰチャンネルＭＯＳＦ
ＥＴ１２，１３は少なくとも部分的には設計パラメータ
及び処理変動に依存する初期的スレッシュホールド電圧
ＶｔINI を有している。該初期的スレッシュホールド電
圧よりも低い各ＭＯＳＦＥＴの実効的スレッシュホール
ド電圧ＶｔEFF を発生させるためにＮチャンネルＭＯＳ
ＦＥＴ１２のＰタブ即ちウエルを電圧ＶBIASで積極的に
検知し且つバイアスするアクティブ（活性）回路が設け
られている。
ＥＴ１２，１３は少なくとも部分的には設計パラメータ
及び処理変動に依存する初期的スレッシュホールド電圧
ＶｔINI を有している。該初期的スレッシュホールド電
圧よりも低い各ＭＯＳＦＥＴの実効的スレッシュホール
ド電圧ＶｔEFF を発生させるためにＮチャンネルＭＯＳ
ＦＥＴ１２のＰタブ即ちウエルを電圧ＶBIASで積極的に
検知し且つバイアスするアクティブ（活性）回路が設け
られている。
【００２０】図１の下側部分は、ＰチャンネルＭＯＳＦ
ＥＴ１３に対してのアクティブな即ち積極的な検知及び
バイアス動作を与える回路１０ｂを示している。特に、
この第二検知及びバイアス回路は、負の初期的スレッシ
ュホールド電圧ＶｔINI の絶対値よりも低い絶対値を有
する実効的スレッシュホールド電圧ＶｔEFF を発生させ
るためにＰチャンネルＭＯＳＦＥＴ１３のＮタブをバイ
アスさせるためにＶBIAS′を供給する。
ＥＴ１３に対してのアクティブな即ち積極的な検知及び
バイアス動作を与える回路１０ｂを示している。特に、
この第二検知及びバイアス回路は、負の初期的スレッシ
ュホールド電圧ＶｔINI の絶対値よりも低い絶対値を有
する実効的スレッシュホールド電圧ＶｔEFF を発生させ
るためにＰチャンネルＭＯＳＦＥＴ１３のＮタブをバイ
アスさせるためにＶBIAS′を供給する。
【００２１】従って、実効的スレッシュホールド電圧は
所定値の下側に設定することが可能であり、且つより低
い供給電圧（ＶDD）を容易に受入れることが可能であ
る。更に、より低い実効的スレッシュホールド電圧Ｖｔ
EFF は、ゲート酸化膜を損傷する可能性を減少すると共
に、より薄いゲート酸化物層とすることを可能としてい
る。
所定値の下側に設定することが可能であり、且つより低
い供給電圧（ＶDD）を容易に受入れることが可能であ
る。更に、より低い実効的スレッシュホールド電圧Ｖｔ
EFF は、ゲート酸化膜を損傷する可能性を減少すると共
に、より薄いゲート酸化物層とすることを可能としてい
る。
【００２２】当業者によって容易に理解されるように、
本発明のアクティブな即ち積極的な検知及びバイアス構
成は、Ｎチャンネルのみ又はＰチャンネルのみのＭＯＳ
ＦＥＴを有する集積回路に対して設けることが可能であ
る。更に、このアクティブな検知及びバイアス構成は、
両方のタイプのトランジスタが集積回路に設けられてい
る場合に、Ｎチャンネル又はＰチャンネルのＭＯＳＦＥ
Ｔの一方又は他方にのみ必要とされる場合がある。例え
ば、このアクティブな検知及びバイアス動作は、Ｐチャ
ンネル装置も設けられている場合であっても、Ｎチャン
ネルトランジスタについてのみ低下させたＶｔEFF を発
生させるために使用することが可能である。
本発明のアクティブな即ち積極的な検知及びバイアス構
成は、Ｎチャンネルのみ又はＰチャンネルのみのＭＯＳ
ＦＥＴを有する集積回路に対して設けることが可能であ
る。更に、このアクティブな検知及びバイアス構成は、
両方のタイプのトランジスタが集積回路に設けられてい
る場合に、Ｎチャンネル又はＰチャンネルのＭＯＳＦＥ
Ｔの一方又は他方にのみ必要とされる場合がある。例え
ば、このアクティブな検知及びバイアス動作は、Ｐチャ
ンネル装置も設けられている場合であっても、Ｎチャン
ネルトランジスタについてのみ低下させたＶｔEFF を発
生させるために使用することが可能である。
【００２３】図１の上側の回路部分１０ａについてより
詳細に説明する。ＰチャンネルＭＯＳＦＥＴ ＰＣＨ１
は、そのソースをＶDDへ接続させ且つそのゲートをＶSS
へ接続させることによって、常にオン又はピンチオフ領
域にあるようにバイアスされる。ＰＣＨ１の寸法の選択
は、検知用ＭＯＳＦＥＴ ＮＣＨ１に対して比較的低い
電流Ｉdsを供給するためにゲートに対し長く且つ幅狭の
チャンネルを与えるようなものとすべきである。好適に
は、供給される電流Ｉdsは約１μＡ未満であり、且つ、
より好適には、１０ｎＡ以下の範囲内である。図示した
如く、トランジスタＮＣＨ１のゲート及びドレインは共
通接続されており且つトランジスタＰＣＨ１のドレイン
へ接続されている。従って、トランジスタＮＣＨ１及び
ＰＣＨ１はスレッシュホールド電圧検知機能を与え且つ
トランジスタＮＣＨ１の検知されたスレッシュホールド
電圧に応答して制御信号ＶD を発生させるものとして考
えることが可能である。
詳細に説明する。ＰチャンネルＭＯＳＦＥＴ ＰＣＨ１
は、そのソースをＶDDへ接続させ且つそのゲートをＶSS
へ接続させることによって、常にオン又はピンチオフ領
域にあるようにバイアスされる。ＰＣＨ１の寸法の選択
は、検知用ＭＯＳＦＥＴ ＮＣＨ１に対して比較的低い
電流Ｉdsを供給するためにゲートに対し長く且つ幅狭の
チャンネルを与えるようなものとすべきである。好適に
は、供給される電流Ｉdsは約１μＡ未満であり、且つ、
より好適には、１０ｎＡ以下の範囲内である。図示した
如く、トランジスタＮＣＨ１のゲート及びドレインは共
通接続されており且つトランジスタＰＣＨ１のドレイン
へ接続されている。従って、トランジスタＮＣＨ１及び
ＰＣＨ１はスレッシュホールド電圧検知機能を与え且つ
トランジスタＮＣＨ１の検知されたスレッシュホールド
電圧に応答して制御信号ＶD を発生させるものとして考
えることが可能である。
【００２４】初期的に電力が供給されると、制御信号Ｖ
D は基準電圧ＶR よりも低い。トランジスタＮＣＨ２は
オフにバイアスされており且つ電圧ＶO はＶDDに等し
く、ＶDDは図示した如くＭＯＳＦＥＴ ＰＣＨ２のゲー
トへ結合される。ＰＣＨ２はオフ状態にバイアスされる
ので、コンデンサＣを充電する電流は存在せず、且つＶ
BIASは０Ｖである。時間が経過するに従い、電流Ｉdsは
トランジスタＮＣＨ１のゲート及びドレインを充電す
る。トランジスタＮＣＨ２は、制御電圧ＶD が基準電圧
ＶR よりも小さい限り、オフ状態を維持する。トランジ
スタＮＣＨ２は、そのドレインを抵抗Ｒ１を介してＶDD
へ接続している。
D は基準電圧ＶR よりも低い。トランジスタＮＣＨ２は
オフにバイアスされており且つ電圧ＶO はＶDDに等し
く、ＶDDは図示した如くＭＯＳＦＥＴ ＰＣＨ２のゲー
トへ結合される。ＰＣＨ２はオフ状態にバイアスされる
ので、コンデンサＣを充電する電流は存在せず、且つＶ
BIASは０Ｖである。時間が経過するに従い、電流Ｉdsは
トランジスタＮＣＨ１のゲート及びドレインを充電す
る。トランジスタＮＣＨ２は、制御電圧ＶD が基準電圧
ＶR よりも小さい限り、オフ状態を維持する。トランジ
スタＮＣＨ２は、そのドレインを抵抗Ｒ１を介してＶDD
へ接続している。
【００２５】ＶD がＶR 及びそれを多少超えた点に到達
すると、トランジスタＮＣＨ２はターンオンを開始し、
従ってトランジスタＰＣＨ２はターンオンされ、コンデ
ンサＣを充電する。従って、ＶBIASは上昇を開始する。
その結果、トランジスタＮＣＨ１のウエルバイアスは上
昇を開始し且つ制御電圧ＶD は下降する。換言すると、
該ループは、基準電圧ＶR へ集束し且つＶR において安
定化するようにＶD を調節する。集束の後、制御電圧Ｖ
D は基準電圧ＶR と等しくなり、且つこれは検知用トラ
ンジスタＮＣＨ１の実効的スレッシュホールド電圧とな
る。ＮチャンネルＭＯＳＦＥＴ１２の全てのウエルは、
当業者によって容易に理解されるように、基準電圧ＶR
に等しい同一の実効的スレッシュホールド電圧ＶｔEFF
を有する。
すると、トランジスタＮＣＨ２はターンオンを開始し、
従ってトランジスタＰＣＨ２はターンオンされ、コンデ
ンサＣを充電する。従って、ＶBIASは上昇を開始する。
その結果、トランジスタＮＣＨ１のウエルバイアスは上
昇を開始し且つ制御電圧ＶD は下降する。換言すると、
該ループは、基準電圧ＶR へ集束し且つＶR において安
定化するようにＶD を調節する。集束の後、制御電圧Ｖ
D は基準電圧ＶR と等しくなり、且つこれは検知用トラ
ンジスタＮＣＨ１の実効的スレッシュホールド電圧とな
る。ＮチャンネルＭＯＳＦＥＴ１２の全てのウエルは、
当業者によって容易に理解されるように、基準電圧ＶR
に等しい同一の実効的スレッシュホールド電圧ＶｔEFF
を有する。
【００２６】該実効的スレッシュホールド電圧は、製造
プロセスから発生する実際的な即ち初期的スレッシュホ
ールド電圧とは独立的に、基準電圧と等しいものであ
る。温度変化があった場合であっても、且つトランジス
タのスレッシュホールド電圧が変化する場合であって
も、本発明に基づく回路は実効的スレッシュホールド電
圧を基準電圧に維持する。
プロセスから発生する実際的な即ち初期的スレッシュホ
ールド電圧とは独立的に、基準電圧と等しいものであ
る。温度変化があった場合であっても、且つトランジス
タのスレッシュホールド電圧が変化する場合であって
も、本発明に基づく回路は実効的スレッシュホールド電
圧を基準電圧に維持する。
【００２７】本発明の別の側面は、初期的スレッシュホ
ールド電圧は、所望により、製造プロセスにおいて高く
設定することが可能である。アクティブな検知及びバイ
アス回路１０ａがスレッシュホールド電圧を所望のレベ
ルへ低下させる。更に、図示例に示されているように、
基準電圧ＶR は抵抗Ｒ２及びＲ３から構成されるオンチ
ップの抵抗分圧器によって供給することが可能である。
基準電圧ＶR はトランジスタＮＣＨ３のゲートへ印加さ
れ、該トランジスタのドレインはＶDDへ接続され且つそ
のソースはトランジスタＮＣＨ４のドレイン及びＮＣＨ
２のソースへ接続される。一方、基準電圧は、図示した
ピン１６を介してオフチップから供給することが可能で
ある。
ールド電圧は、所望により、製造プロセスにおいて高く
設定することが可能である。アクティブな検知及びバイ
アス回路１０ａがスレッシュホールド電圧を所望のレベ
ルへ低下させる。更に、図示例に示されているように、
基準電圧ＶR は抵抗Ｒ２及びＲ３から構成されるオンチ
ップの抵抗分圧器によって供給することが可能である。
基準電圧ＶR はトランジスタＮＣＨ３のゲートへ印加さ
れ、該トランジスタのドレインはＶDDへ接続され且つそ
のソースはトランジスタＮＣＨ４のドレイン及びＮＣＨ
２のソースへ接続される。一方、基準電圧は、図示した
ピン１６を介してオフチップから供給することが可能で
ある。
【００２８】図１の下側回路部分は、複数個のＰチャン
ネルＭＯＳＦＥＴ１３に対する検知及びバイアス回路１
０ｂを示している。トランジスタのチャンネルタイプ及
び種々の電圧は当業者にとって容易に理解されるように
上側の回路部分１０ａのものとは反転されている。ダッ
シュは下側の回路部分１０ｂにおける同様の部品及び量
を表わすために使用されており、従って、この回路は、
更なる説明なしに当業者によって容易に理解することが
可能なものである。
ネルＭＯＳＦＥＴ１３に対する検知及びバイアス回路１
０ｂを示している。トランジスタのチャンネルタイプ及
び種々の電圧は当業者にとって容易に理解されるように
上側の回路部分１０ａのものとは反転されている。ダッ
シュは下側の回路部分１０ｂにおける同様の部品及び量
を表わすために使用されており、従って、この回路は、
更なる説明なしに当業者によって容易に理解することが
可能なものである。
【００２９】次に、図２を参照して、本発明の別の側面
について説明する。図示した集積回路２０は、基板２１
を有しており、その上に種々の部品が形成されている。
より詳細に説明すると、該回路は例示したプロセサ２３
及びそれに接続されている複数個の回路部分２５ａ−２
５ｎを包含している。回路部分２５ａ−２５ｎは、図示
例におけるプロセサ２３の活性化／脱活性化回路部分２
４によって選択的にターンオンさせることが可能であ
る。これらの回路部分の各々は当業者によって容易に理
解されるようにその中に複数個のＭＯＳＦＥＴを包含し
ている。図示した回路２０は、スレッシュホールド電圧
検知回路２５を有しており、それは、好適には、詳細に
上述したように第一及び第二ＭＯＳＦＥＴ ＮＣＨ１，
ＰＣＨ１（図１）を包含することが可能である。
について説明する。図示した集積回路２０は、基板２１
を有しており、その上に種々の部品が形成されている。
より詳細に説明すると、該回路は例示したプロセサ２３
及びそれに接続されている複数個の回路部分２５ａ−２
５ｎを包含している。回路部分２５ａ−２５ｎは、図示
例におけるプロセサ２３の活性化／脱活性化回路部分２
４によって選択的にターンオンさせることが可能であ
る。これらの回路部分の各々は当業者によって容易に理
解されるようにその中に複数個のＭＯＳＦＥＴを包含し
ている。図示した回路２０は、スレッシュホールド電圧
検知回路２５を有しており、それは、好適には、詳細に
上述したように第一及び第二ＭＯＳＦＥＴ ＮＣＨ１，
ＰＣＨ１（図１）を包含することが可能である。
【００３０】図示した回路２０は、更に、活性回路実効
的スレッシュホールドバイアス手段２７を有しており、
それは、オン状態であり即ち活性化されている回路部分
のみをバイアスし、その際に電力を節約している。この
ような電力節約は、例えばセリュラーホーン即ち移動電
話等のバッテリ駆動型の可搬性装置にとっては特に重要
な場合がある。このような装置においては、回路部分の
全てが同時に動作状態にあることが必要とされるもので
はない場合があり、且つバッテリ電力も制限されている
場合がある。
的スレッシュホールドバイアス手段２７を有しており、
それは、オン状態であり即ち活性化されている回路部分
のみをバイアスし、その際に電力を節約している。この
ような電力節約は、例えばセリュラーホーン即ち移動電
話等のバッテリ駆動型の可搬性装置にとっては特に重要
な場合がある。このような装置においては、回路部分の
全てが同時に動作状態にあることが必要とされるもので
はない場合があり、且つバッテリ電力も制限されている
場合がある。
【００３１】バイアス動作の制御は、活性化された回路
部分２５ａ−２５ｎへ印加されるパワー即ち電力を検知
することに基づくものとすることが可能である。一方、
このバイアス動作は、当業者にとって容易に理解される
ように、プロセサ２３から受取られる信号に応答して制
御することも可能である。
部分２５ａ−２５ｎへ印加されるパワー即ち電力を検知
することに基づくものとすることが可能である。一方、
このバイアス動作は、当業者にとって容易に理解される
ように、プロセサ２３から受取られる信号に応答して制
御することも可能である。
【００３２】図示した回路２０は集積回路であるが、本
発明は、一体的に接続された複数個の集積回路に関して
実現することも可能である。換言すると、プロセサ及び
／又は検知及びバイアス回路、及び回路部分は異なる集
積回路上に設けることが可能である。勿論、検知及びバ
イアス構成は、好適には、少なくとも集積回路に対して
個別的なものであって、その際に当業者にとって容易に
理解されるように、処理によって導入されるスレッシュ
ホールド電圧における変動を考慮することが可能とな
る。
発明は、一体的に接続された複数個の集積回路に関して
実現することも可能である。換言すると、プロセサ及び
／又は検知及びバイアス回路、及び回路部分は異なる集
積回路上に設けることが可能である。勿論、検知及びバ
イアス構成は、好適には、少なくとも集積回路に対して
個別的なものであって、その際に当業者にとって容易に
理解されるように、処理によって導入されるスレッシュ
ホールド電圧における変動を考慮することが可能とな
る。
【００３３】次に、図３を参照して、本発明に基づく電
力節約構成を有する回路３０について説明する。この実
施例においては、プロセサ３３及びそれと関連する活性
化／脱活性化回路３４が組み込まれている。然しなが
ら、この実施例において、検知及びバイアス回路は、例
示的に、各回路部分３５ａ−３５ｎと共に組み込まれて
いる。
力節約構成を有する回路３０について説明する。この実
施例においては、プロセサ３３及びそれと関連する活性
化／脱活性化回路３４が組み込まれている。然しなが
ら、この実施例において、検知及びバイアス回路は、例
示的に、各回路部分３５ａ−３５ｎと共に組み込まれて
いる。
【００３４】本発明の１つの方法の側面は、集積回路を
製造し且つ動作させるためのものであり且つ例えば図１
を参照して良好に理解することが可能である。本方法
は、好適には、各々が初期的スレッシュホールド電圧を
有しており且つ第一導電型のチャンネルを有している複
数個のＭＯＳＦＥＴ１２を基板１１上に形成し、初期的
スレッシュホールド電圧を有しており且つ第一導電型の
チャンネルを有している第一ＭＯＳＦＥＴ ＮＣＨ１を
該基板上に形成し、前記第一ＭＯＳＦＥＴの実効的スレ
ッシュホールド電圧に関連した制御信号ＶD を発生し、
且つ前記初期的スレッシュホールド電圧の絶対値よりも
低い絶対値を有するように前記第一複数個のＭＯＳＦＥ
Ｔの実効的スレッシュホールド電圧を設定するために前
記制御信号に基づいて前記複数個のＭＯＳＦＥＴ及び前
記第一ＭＯＳＦＥＴへバイアス電圧を印加させる、上記
各ステップを有している。
製造し且つ動作させるためのものであり且つ例えば図１
を参照して良好に理解することが可能である。本方法
は、好適には、各々が初期的スレッシュホールド電圧を
有しており且つ第一導電型のチャンネルを有している複
数個のＭＯＳＦＥＴ１２を基板１１上に形成し、初期的
スレッシュホールド電圧を有しており且つ第一導電型の
チャンネルを有している第一ＭＯＳＦＥＴ ＮＣＨ１を
該基板上に形成し、前記第一ＭＯＳＦＥＴの実効的スレ
ッシュホールド電圧に関連した制御信号ＶD を発生し、
且つ前記初期的スレッシュホールド電圧の絶対値よりも
低い絶対値を有するように前記第一複数個のＭＯＳＦＥ
Ｔの実効的スレッシュホールド電圧を設定するために前
記制御信号に基づいて前記複数個のＭＯＳＦＥＴ及び前
記第一ＭＯＳＦＥＴへバイアス電圧を印加させる、上記
各ステップを有している。
【００３５】本発明に基づく別の方法は、電力節約を向
上させるための回路を製造し且つ動作させるためのもの
であって、且つ例えば、図２を参照することによりより
良く理解することが可能である。本方法は、好適には、
各回路部分が夫々複数個のエンハンスメントモード金属
・酸化物・半導体電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）を有しており且つ各ＭＯＳＦＥＴが初期的スレッシ
ュホールド電圧を有している複数個の回路部分２５ａ−
２５ｎを基板２１上に形成し、前記複数個の回路部分の
夫々を選択的に活性化及び脱活性化させ、且つ夫々のＭ
ＯＳＦＥＴの実効的スレッシュホールド電圧を初期的ス
レッシュホールド電圧とは異なるように設定させるため
に活性化した回路部分の夫々のＭＯＳＦＥＴのみをバイ
アスさせ且つ脱活性化された回路部分の夫々のＭＯＳＦ
ＥＴをバイアスさせることなしにその際に電力を節約す
る、上記各ステップを有している。
上させるための回路を製造し且つ動作させるためのもの
であって、且つ例えば、図２を参照することによりより
良く理解することが可能である。本方法は、好適には、
各回路部分が夫々複数個のエンハンスメントモード金属
・酸化物・半導体電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）を有しており且つ各ＭＯＳＦＥＴが初期的スレッシ
ュホールド電圧を有している複数個の回路部分２５ａ−
２５ｎを基板２１上に形成し、前記複数個の回路部分の
夫々を選択的に活性化及び脱活性化させ、且つ夫々のＭ
ＯＳＦＥＴの実効的スレッシュホールド電圧を初期的ス
レッシュホールド電圧とは異なるように設定させるため
に活性化した回路部分の夫々のＭＯＳＦＥＴのみをバイ
アスさせ且つ脱活性化された回路部分の夫々のＭＯＳＦ
ＥＴをバイアスさせることなしにその際に電力を節約す
る、上記各ステップを有している。
【００３６】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１】 本発明に基づく集積回路の１実施例を示した
概略回路図。
概略回路図。
【図２】 本発明に基づく集積回路の別の実施例を示し
た概略ブロック図。
た概略ブロック図。
【図３】 本発明に基づく集積回路の更に別の実施例を
示した概略ブロック図。
示した概略ブロック図。
１０ 集積回路 １１ 基板 １２ ＮチャンネルＭＯＳＦＥＴ １３ ＰチャンネルＭＯＳＦＥＴ ２０ 集積回路 ２１ 基板 ２３ プロセサ ２４ 活性化／脱活性化回路部分 ２５ａ−２５ｎ 回路部分 ２７ 活性回路実効的スレッシュホールドバイアス手段 ３０ 回路 ３３ プロセサ ３４ 活性化／脱活性化回路 ３５ａ−３５ｎ 回路部分
フロントページの続き (72)発明者 ジェイソン シウチョン ソ アメリカ合衆国， テキサス 75007， カーロルトン， ケンブリッジショア 2900 (72)発明者 ツィウ チュウ チャン アメリカ合衆国， テキサス 75006， カーロルトン， カメロ ドライブ 1633
Claims (39)
- 【請求項１】 集積回路において、 基板、 各々が初期的スレッシュホールド電圧を具備すると共に
第一導電型のチャンネルを具備している前記基板上の複
数個のエンハンスメントモード金属・酸化物・半導体電
界効果トランジスタ（ＭＯＳＦＥＴ）、 前記初期的スレッシュホールド電圧を具備すると共に前
記第一導電型のチャンネルを具備する前記基板上の第一
ＭＯＳＦＥＴ、 第二導電型のチャンネルを具備している前記基板上の第
二ＭＯＳＦＥＴであって、ピンチオフ領域へバイアスさ
れており且つ前記第一ＭＯＳＦＥＴの実効スレッシュホ
ールド電圧に関係している制御信号を発生するために前
記第一ＭＯＳＦＥＴへ接続している第二ＭＯＳＦＥＴ、 前記第一複数個のＭＯＳＦＥＴの実効スレッシュホール
ド電圧が前記初期的スレッシュホールド電圧の絶対値よ
りも低い絶対値を有するように設定するために制御信号
に基づいて前記複数個のＭＯＳＦＥＴに対して及び前記
第一ＭＯＳＦＥＴに対してバイアス電圧を発生する実効
スレッシュホールドバイアス手段、を有することを特徴
とする集積回路。 - 【請求項２】 請求項１において、前記第一ＭＯＳＦＥ
Ｔが共通接続されているドレインとゲートとを有してお
り、且つ前記第二ＭＯＳＦＥＴが前記第一ＭＯＳＦＥＴ
のドレイン及びゲートへ接続しているドレインを有して
いることを特徴とする集積回路。 - 【請求項３】 請求項１において、前記第二ＭＯＳＦＥ
Ｔが約１μＡより小さな電流を供給するために前記第二
ＭＯＳＦＥＴが所定の比較的長く且つ幅狭のチャンネル
を有していることを特徴とする集積回路。 - 【請求項４】 請求項１において、前記実効スレッシュ
ホールドバイアス手段が、 前記制御信号と基準電圧との間の差を決定する差手段、 前記差手段に応答して前記基準電圧に実質的に等しい実
効スレッシュホールド電圧へ集束させるために前記第一
ＭＯＳＦＥＴ及び前記複数個のＭＯＳＦＥＴをバイアス
するために前記バイアス電圧を発生する集束バイアス手
段、を有することを特徴とする集積回路。 - 【請求項５】 請求項４において、前記集束バイアス手
段が、更に、第三ＭＯＳＦＥＴ及びそれに接続されてい
るコンデンサを有することを特徴とする集積回路。 - 【請求項６】 請求項４において、前記実効スレッシュ
ホールドバイアス手段が、更に、前記基準電圧を発生す
るための前記基板上の基準電圧発生手段を有することを
特徴とする集積回路。 - 【請求項７】 請求項６において、前記基準電圧発生手
段が、分圧器として構成されている複数個の抵抗を有し
ていることを特徴とする集積回路。 - 【請求項８】 請求項１において、更に、 各々が第二初期的スレッシュホールド電圧を具備すると
共に前記第二導電型のチャンネルを具備している前記基
板上の第二複数個のＭＯＳＦＥＴ、 前記第二初期的スレッシュホールド電圧を具備すると共
に前記第二導電型のチャンネルを具備している前記基板
上の第四ＭＯＳＦＥＴ、 前記第一導電型のチャンネルを具備している前記基板上
の第五ＭＯＳＦＥＴであって、ピンチオフ領域へバイア
スされており且つ前記第四ＭＯＳＦＥＴの実効スレッシ
ュホールド電圧に関連している第二制御信号を発生する
ために前記第四ＭＯＳＦＥＴへ接続されている第五ＭＯ
ＳＦＥＴ、 前記第二複数個のＭＯＳＦＥＴの実効スレッシュホール
ド電圧を前記第二初期的スレッシュホールド電圧の絶対
値より低い絶対値を有するように設定するために前記第
二制御信号に基づいて前記第二複数個のＭＯＳＦＥＴへ
及び前記第四ＭＯＳＦＥＴへの第二バイアス電圧を発生
する第二実効スレッシュホールドバイアス手段、を有す
ることを特徴とする集積回路。 - 【請求項９】 請求項８において、前記第四ＭＯＳＦＥ
Ｔが共通接続されているドレインとゲートとを有してお
り、且つ前記第五ＭＯＳＦＥＴが前記第四ＭＯＳＦＥＴ
のドレイン及びゲートへ接続しているドレインを有して
いることを特徴とする集積回路。 - 【請求項１０】 請求項８において、前記第五ＭＯＳＦ
ＥＴが約１μＡより小さな電流を供給するために所定の
比較的長く且つ幅狭のチャンネルを有していることを特
徴とする集積回路。 - 【請求項１１】 請求項８において、前記第二実効スレ
ッシュホールドバイアス手段が、 前記第二制御信号と第二基準電圧との間の差を決定する
第二差手段、 前記差手段に応答して、前記第二基準電圧に実質的に等
しい実効スレッシュホールド電圧へ集束させるために前
記第四ＭＯＳＦＥＴ及び前記第二複数個のＭＯＳＦＥＴ
をバイアスさせるための第二バイアス電圧を発生する第
二集束バイアス手段、を有することを特徴とする集積回
路。 - 【請求項１２】 請求項１１において、前記第二集束バ
イアス手段が、更に、第六ＭＯＳＦＥＴ及びそれに接続
されている第二コンデンサを有することを特徴とする集
積回路。 - 【請求項１３】 請求項１１において、前記第二実効ス
レッシュホールドバイアス手段が、更に、前記第二基準
電圧を発生するための前記基板上の第二基準電圧発生手
段を有することを特徴とする集積回路。 - 【請求項１４】 請求項１３において、前記第二基準電
圧発生手段が、分圧器として構成されている複数個の抵
抗を有することを特徴とする集積回路。 - 【請求項１５】 集積回路において、 基板、 各々が初期的スレッシュホールド電圧を具備すると共に
第一導電型のチャンネルを具備している前記基板上の複
数個のエンハンスメントモード金属・酸化物・半導体電
界効果トランジスタ（ＭＯＳＦＥＴ）、 前記初期的スレッシュホールド電圧を具備しており且つ
第一ＭＯＳＦＥＴの実効スレッシュホールド電圧に関連
した制御信号を発生するために第一導電型のチャンネル
を具備している前記基板上の第一ＭＯＳＦＥＴを有する
スレッシュホールド電圧検知手段、 前記複数個のＭＯＳＦＥＴの実効スレッシュホールド電
圧を前記初期的スレッシュホールド電圧の絶対値よりも
低い絶対値を有するように設定するために前記制御信号
に基づいて前記複数個のＭＯＳＦＥＴへ及び前記第一Ｍ
ＯＳＦＥＴへのバイアス電圧を発生する実効スレッシュ
ホールドバイアス手段、を有することを特徴とする集積
回路。 - 【請求項１６】 請求項１５において、前記スレッシュ
ホールド電圧検知手段が、更に、第二導電型のチャンネ
ルを具備している前記基板上の第二ＭＯＳＦＥＴを有し
ており、且つ前記第二ＭＯＳＦＥＴがピンチオフ領域へ
バイアスされており且つ前記第一ＭＯＳＦＥＴへ接続さ
れていることを特徴とする集積回路。 - 【請求項１７】 請求項１６において、前記第一ＭＯＳ
ＦＥＴが共通接続されているドレインとゲートとを有し
ており、且つ前記第二ＭＯＳＦＥＴが前記第一ＭＯＳＦ
ＥＴのドレイン及びゲートへ接続しているドレインを有
していることを特徴とする集積回路。 - 【請求項１８】 請求項１６において、前記第二ＭＯＳ
ＦＥＴが、約１μＡより低い電流を供給するために所定
の比較的長く幅狭のチャンネルを有していることを特徴
とする集積回路。 - 【請求項１９】 請求項１５において、前記実効スレッ
シュホールドバイアス手段が、 前記制御信号と基準電圧との間の差を決定する差手段、 前記差手段に応答して、前記基準電圧に実質的に等しい
実効スレッシュホールド電圧へ集束させるために前記第
一ＭＯＳＦＥＴ及び前記複数個のＭＯＳＦＥＴをバイア
スするためのバイアス電圧を発生する集束バイアス手
段、を有することを特徴とする集積回路。 - 【請求項２０】 請求項１９において、前記集束バイア
ス手段が、更に、第三ＭＯＳＦＥＴ及びそれに接続され
ているコンデンサを有していることを特徴とする集積回
路。 - 【請求項２１】 請求項１９において、前記実効スレッ
シュホールドバイアス手段が、更に、前記基準電圧を発
生するための前記基板上の基準電圧発生手段を有してい
ることを特徴とする集積回路。 - 【請求項２２】 請求項２１において、前記基準電圧発
生手段が分圧器として構成されている複数個の抵抗を有
していることを特徴とする集積回路。 - 【請求項２３】 回路において、 各回路部分が夫々複数個のエンハンスメントモード金属
・酸化物・半導体電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）を有しており、且つ各ＭＯＳＦＥＴが初期的スレッ
シュホールド電圧を有している複数個の回路部分、 前記複数個の回路部分の夫々を選択的に活性化させ且つ
脱活性化させるプロセサ手段、 活性化済回路部分の夫々のＭＯＳＦＥＴのみを初期的ス
レッシュホールド電圧とは異なる実効スレッシュホール
ド電圧へバイアスさせ且つ脱活性化済回路部分の夫々の
ＭＯＳＦＥＴはバイアスさせずにその際にパワーを節約
するための活性化済回路実効スレッシュホールドバイア
ス手段、を有することを特徴とする回路。 - 【請求項２４】 請求項２３において、更に、 共通接続されているドレインとゲートとを有する第一Ｍ
ＯＳＦＥＴ、 ピンチオフ領域へバイアスされており且つ前記第一ＭＯ
ＳＦＥＴの実効スレッシュホールド電圧に関連している
前記活性化済回路実効スレッシュホールドバイアス手段
へ制御信号を発生するために前記第一ＭＯＳＦＥＴのド
レイン及びゲートへ接続しているドレインを有している
第二ＭＯＳＦＥＴ、を有することを特徴とする回路。 - 【請求項２５】 請求項２４において、前記活性化済回
路実効スレッシュホールドバイアス手段が、更に、前記
初期的スレッシュホールド電圧の絶対値よりも低い絶対
値を有する実効スレッシュホールド電圧への制御信号に
基づいて前記複数個のＭＯＳＦＥＴへ及び前記第一ＭＯ
ＳＦＥＴへのバイアス電圧を発生する手段を有すること
を特徴とする回路。 - 【請求項２６】 請求項２４において、前記第二ＭＯＳ
ＦＥＴが、約１μＡより低い範囲内の電流を供給するた
めに所定の比較的長く且つ幅狭のチャンネルを有してい
ることを特徴としている回路。 - 【請求項２７】 請求項２６において、前記活性化済回
路実効スレッシュホールドバイアス手段が、 前記制御信号と基準電圧との間の差を決定する差手段、 前記基準電圧に実質的に等しい実効スレッシュホールド
電圧へ集束させるために前記第一ＭＯＳＦＥＴ及び前記
複数個のＭＯＳＦＥＴをバイアスさせるために前記差手
段に応答して前記バイアス電圧を発生する集束バイアス
手段、を有することを特徴とする回路。 - 【請求項２８】 請求項２７において、前記集束バイア
ス手段が、更に、第三ＭＯＳＦＥＴ及びそれに接続され
ているコンデンサを有していることを特徴とする回路。 - 【請求項２９】 請求項２７において、前記活性化済回
路実効スレッシュホールドバイアス手段が、更に、前記
基準電圧を発生するための基準電圧発生手段を有してい
ることを特徴とする回路。 - 【請求項３０】 請求項２７において、前記複数個のＭ
ＯＳＦＥＴが、第一導電型のチャンネルを具備するＭＯ
ＳＦＥＴを有しており、且つ第一ＭＯＳＦＥＴが第一導
電型のチャンネルを有していることを特徴とする回路。 - 【請求項３１】 請求項３０において、前記第二ＭＯＳ
ＦＥＴが第二導電型のチャンネルを有していることを特
徴とする回路。 - 【請求項３２】 集積回路を製造し且つ動作させる方法
において、 基板上に複数個のエンハンスメントモード金属・酸化物
・半導体電界効果トランジスタ（ＭＯＳＦＥＴ）を形成
し、且つ各ＭＯＳＦＥＴは初期的スレッシュホールド電
圧を具備すると共に第一導電型のチャンネルを具備して
おり、 前記初期的スレッシュホールド電圧を具備すると共に且
つ第一導電型のチャンネルを具備する第一ＭＯＳＦＥＴ
を前記基板上に形成し、 前記第一ＭＯＳＦＥＴの実効スレッシュホールド電圧に
関係する制御信号を発生し、 前記第一複数個のＭＯＳＦＥＴの実効スレッシュホール
ド電圧を前記初期的スレッシュホールド電圧の絶対値よ
り低い絶対値を有するように設定するために前記制御信
号に基づいて前記複数個のＭＯＳＦＥＴへ及び前記第一
ＭＯＳＦＥＴへバイアス電圧を印加する、上記各ステッ
プを有することを特徴とする方法。 - 【請求項３３】 請求項３２において、前記第一ＭＯＳ
ＦＥＴ及び前記複数個のＭＯＳＦＥＴを形成するステッ
プが、それらが所望の実効スレッシュホールド電圧より
高い初期的スレッシュホールド電圧を具備するように形
成することを特徴とする方法。 - 【請求項３４】 請求項３２において、前記制御信号を
発生するステップが、更に、 第二導電型のチャンネルを具備しており且つ第一ＭＯＳ
ＦＥＴへ接続している第二ＭＯＳＦＥＴを前記基板上に
形成し、 前記第二ＭＯＳＦＥＴをピンチオフ領域へバイアスさせ
る、上記各ステップを有することを特徴とする方法。 - 【請求項３５】 請求項３４において、前記第二ＭＯＳ
ＦＥＴを形成するステップが、それが約１μＡより低い
電流を供給するように所定の比較的長く且つ幅狭のチャ
ンネルを有するように形成することを特徴とする方法。 - 【請求項３６】 請求項３４において、前記バイアス電
圧を印加するステップが、 前記制御信号と基準電圧との間の差を決定し、 前記基準電圧に実質的に等しい実効スレッシュホールド
電圧へ集束させるために前記第一ＭＯＳＦＥＴ及び複数
個のＭＯＳＦＥＴをバイアスするために前記制御信号と
基準電圧との間の差に応答してバイアス電圧を発生す
る、上記各ステップを有することを特徴とする方法。 - 【請求項３７】 回路を製造し且つ動作させる方法にお
いて、 複数個の回路部分を形成し、前記回路部分の各々は、夫
々複数個のエンハンスメントモード金属・酸化物・半導
体電界効果トランジスタ（ＭＯＳＦＥＴ）を有してお
り、且つ各ＭＯＳＦＥＴは初期的スレッシュホールド電
圧を有しており、 前記複数個の回路部分の夫々を選択的に活性化させ且つ
脱活性化させ、 活性化済の回路部分の夫々のＭＯＳＦＥＴのみをバイア
スさせて前記初期的スレッシュホールド電圧と異なる夫
々のＭＯＳＦＥＴの実効スレッシュホールド電圧を設定
し、且つ脱活性化済の回路部分の夫々のＭＯＳＦＥＴを
バイアスさせることがなくその際にパワーを節約する、
上記各ステップを有することを特徴とする方法。 - 【請求項３８】 請求項３７において、更に、 共通接続されているドレインとゲートとを有する第一Ｍ
ＯＳＦＥＴを形成し、 前記第一ＭＯＳＦＥＴのドレイン及びゲートへ接続して
いるドレインを有する第二ＭＯＳＦＥＴを形成し、 前記第一及び第二ＭＯＳＦＥＴを動作させて前記第一Ｍ
ＯＳＦＥＴの実効スレッシュホールド電圧に関係してい
る制御信号を発生させる、上記各ステップを有すること
を特徴とする方法。 - 【請求項３９】 請求項３８において、前記夫々のＭＯ
ＳＦＥＴのステップが、前記制御信号に基づいて前記複
数個のＭＯＳＦＥＴ及び前記第一ＭＯＳＦＥＴをバイア
スさせて、前記複数個のＭＯＳＦＥＴの実効スレッシュ
ホールド電圧が前記初期的スレッシュホールド電圧の絶
対値より低い絶対値を有するように設定させることを特
徴とする方法。
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