CN114624485A - 应用于高压模拟集成电路的低压熔丝修调电路 - Google Patents

Abstract

本发明属于高压模拟集成电路领域，公开了一种应用于高压模拟集成电路的低压熔丝修调电路，包括P型DMOS管DP1、N型DMOS管DN1、电流镜、下拉单元、第一N型MOS管MN1、第一二极管D1、电阻R1、熔丝F1、反相器INV1、与门AND1、偏置电流输入端IBIAS、高压供电电压端VDDH、低压供电电压端VREG以及地端GND，反相器INV1的输出端上设置熔丝状态指示输出端DOUT；与门AND1的第一输入端上设置烧写控制输入端W_EN，与门AND1的第二输入端上设置熔丝状态指示输入端DIN。通过全新的电源切换电路，从而实现熔丝烧写时可以直接从外部电源获取足够的烧写电流，同时，在正常工作时可以切换至内部低压供电，避免外部高压对低压熔丝修调电路的损坏。

Description

应用于高压模拟集成电路的低压熔丝修调电路

技术领域

本发明属于高压模拟集成电路领域，涉及一种应用于高压模拟集成电路的低压熔丝修调电路。

背景技术

集成电路由于受到制造工艺波动和封装压力的影响，常常需要在封装之后进行校准。其中，熔丝烧写作为一种结构简单，易于实现，低功耗的修调技术，被广泛应用于模拟集成电路中。汽车、工业等领域应用的模拟集成电路，供电电压在几伏特至几十伏特之间波动，而受限于大部分半导体工艺的MOS管栅源电压无法承受如此高的电压，因此包含逻辑器件的熔丝烧写电路多工作在低压。

目前，在高压模拟集成电路中，芯片内的低压供电通常由内部稳压电路产生，其驱动能力有限，无法提供熔丝烧写需要的数十毫安培的大电流，因此熔丝烧写时需要将熔丝电路连接至外部电压获取电流，此时将外部供电电压调节至低压可确保熔丝电路不会被损坏。在芯片正常工作时，外部供电电压在几伏特至几十伏特之间波动，因此熔丝电路需要在芯片内部产生的低压下工作。然而，基于熔丝烧写和正常工作时的电源切换，现有的熔丝修调电路在熔丝正常烧写的同时，不能有效确保在芯片供电电压为高压时也不会发生损坏。

发明内容

本发明的目的在于克服上述现有技术的缺点，提供一种应用于高压模拟集成电路的低压熔丝修调电路。

为达到上述目的，本发明采用以下技术方案予以实现：

一种应用于高压模拟集成电路的低压熔丝修调电路，包括P型DMOS管DP1、N型DMOS管DN1、电流镜、下拉单元、第一N型MOS管MN1、第一二极管D1、电阻R1、熔丝F1、反相器INV1、与门AND1、偏置电流输入端IBIAS、高压供电电压端VDDH、低压供电电压端VREG以及地端GND；

电流镜的第一端连接偏置电流输入端IBIAS，电流镜的第二端连接N型DMOS管DN1的源极；下拉单元的第一端、第一N型MOS管MN1的源极、反相器INV1的地端以及与门AND1的地端均与地端GND连接；下拉单元的第二端、第一N型MOS管MN1的漏极以及反相器INV1的输入端均与熔丝F1的第一端连接；第一N型MOS管MN1的栅极以及与门AND1的输出端均与N型DMOS管DN1的栅极连接；P型DMOS管DP1的漏极、熔丝F1的第二端均与第一二极管D1的负端连接；P型DMOS管DP1的源极以及电阻R1的第二端均与高压供电电压端VDDH连接；第一二极管D1的正端、反相器INV1的电源端以及与门AND1的电源端均与低压供电电压端VREG连接；反相器INV1的输出端上设置熔丝状态指示输出端DOUT；与门AND1的第一输入端上设置烧写控制输入端W_EN，与门AND1的第二输入端上设置熔丝状态指示输入端DIN；

其中，下拉单元用于提供有源下拉，当熔丝F1烧断时，将反相器INV的输入端下拉至低；当熔丝F1未烧断时，将反相器INV的输入端拉高。

可选的，所述第一二极管D1为齐纳二极管。

可选的，还包括第二二极管D2；第二二极管D2的正端与P型DMOS管DP1的栅极、电阻R1的第一端以及N型DMOS管DN1的漏极均连接；第二二极管D2的负端与高压供电电压端VDDH连接。

可选的，所述第二二极管D2为齐纳二极管。

可选的，所述第一N型MOS管MN1的宽长比为：1000～3000；所述P型DMOS管DP1的宽长比为：1000～3000。

可选的，所述下拉单元包括第二N型MOS管MN2、第三N型MOS管MN3以及第四N型MOS管MN4；第二N型MOS管MN2的栅极、第三N型MOS管MN3的栅极、第四N型MOS管MN4的栅极以及第四N型MOS管MN4的漏极均与熔丝F1的第一端连接，第二N型MOS管MN2的漏极与第三N型MOS管MN3的源极连接，第三N型MOS管MN3的漏极与第四N型MOS管MN4的源极连接；第二N型MOS管MN2的源极与地端GND连接。

可选的，所述第二N型MOS管MN2、第三N型MOS管MN3以及第四N型MOS管MN4的宽长比为：0.001～0.002。

可选的，所述熔丝F1的阻值为：50～200Ω。

可选的，所述电流镜包括第五N型MOS管MN5和第六N型MOS管MN6；

第五N型MOS管MN5的漏极、第五N型MOS管MN5的栅极以及第六N型MOS管MN6的栅极均与偏置电流输入端IBIAS连接；第五N型MOS管MN5的源极以及第六N型MOS管MN6的源极均与地端GND连接，第六N型MOS管MN6的漏极与N型DMOS管DN1的源极连接。

可选的，进行熔丝烧写时，高压供电电压端VDDH与低压供电电压端VREG的输入电压值相差在0.3V内。

与现有技术相比，本发明具有以下有益效果：

本发明应用于高压模拟集成电路的低压熔丝修调电路，通过设计全新的电源切换电路，通过数字控制的N型DMOS管DN1和电流控制的P型DMOS晶体管DP1，根据熔丝F1的工作模式，将熔丝电路的供电电源在外部电源和内部电源之间进行切换，从而实现熔丝烧写时可以直接从外部电源获取足够的烧写电流，同时熔丝修调电路在正常工作时可以切换至内部低压供电，避免外部高压对熔丝修调电路的损坏。

进一步的，还包括第二二极管D2，并且第二二极管D2的正端与P型DMOS管DP1的栅极、电阻R1的第一端以及N型DMOS管DN1的漏极均连接；第二二极管D2的负端与高压供电电压端VDDH连接，通过第二二极管D2对P型DMOS管DP1的栅极进行保护，若P型DMOS管DP1的源-栅电压过高，第二二极管D2发生击穿，将P型DMOS管DP1的栅源电压稳定回低压，从而防止P型DMOS管DP1的栅极被高压击穿。

进一步的，进行熔丝烧写时，高压供电电压端VDDH与低压供电电压端VREG的输入电压值近似相同，保证在熔丝烧写提供大电流的同时，不会对熔丝电路修调产生高压击穿损伤。

附图说明

图1为本发明的应用于高压模拟集成电路的低压熔丝修调电路拓扑图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

下面结合附图对本发明做进一步详细描述：

参见图1，本发明一实施例中，提供一种应用于高压模拟集成电路的低压熔丝修调电路，包括P型DMOS管DP1、N型DMOS管DN1、电流镜、下拉单元、第一N型MOS管MN1、第一二极管D1、电阻R1、熔丝F1、反相器INV1、与门AND1、偏置电流输入端IBIAS、高压供电电压端VDDH、低压供电电压端VREG以及地端GND；电流镜的第一端连接偏置电流输入端IBIAS，电流镜的第二端连接N型DMOS管DN1的源极；下拉单元的第一端、第一N型MOS管MN1的源极、反相器INV1的地端以及与门AND1的地端均与地端GND连接；下拉单元的第二端、第一N型MOS管MN1的漏极以及反相器INV1的输入端均与熔丝F1的第一端连接；第一N型MOS管MN1的栅极以及与门AND1的输出端均与N型DMOS管DN1的栅极连接；P型DMOS管DP1的漏极、熔丝F1的第二端均与第一二极管D1的负端连接；P型DMOS管DP1的源极以及电阻R1的第二端均与高压供电电压端VDDH连接；第一二极管D1的正端、反相器INV1的电源端以及与门AND1的电源端均与低压供电电压端VREG连接；反相器INV1的输出端上设置熔丝状态指示输出端DOUT；与门AND1的第一输入端上设置烧写控制输入端W_EN，与门AND1的第二输入端上设置熔丝状态指示输入端DIN。

其中，下拉单元用于提供有源下拉，当熔丝F1烧断时，将反相器INV的输入端下拉至低；当熔丝F1未烧断时，将反相器INV的输入端拉高。具体的，下拉单元提供一个有源弱下拉作用，在读取熔丝F1的值时，若熔丝F1被烧断，则反相器INV的输入端被弱下拉至低；若熔丝F1未烧断，下拉单元作为一个阻值很大的电阻连接至电源，保持一个很小的工作电流，将反相器INV的输入端拉高，因此通过下拉单元实现熔丝电路的低功耗工作。

在一种可能的实施方式中，该应用于高压模拟集成电路的低压熔丝修调电路还包括第二二极管D2；第二二极管D2的正端与P型DMOS管DP1的栅极、电阻R1的第一端以及N型DMOS管DN1的漏极均连接；第二二极管D2的负端与高压供电电压端VDDH连接。通过第二二极管D2对P型DMOS管DP1的栅极进行保护，若P型DMOS管DP1的源-栅电压过高，第二二极管D2发生击穿，将P型DMOS管DP1的栅源电压稳定回低压，从而防止P型DMOS管DP1的的栅极被高压击穿。

可选的，第二二极管D2和第一二极管D1均为齐纳二极管。齐纳二极管的特点就是反向通电尚未击穿前，两端的电流基本保持不变，当把齐纳二极管接入电路后，若由于电源电压发生波动，或其它原因造成电路中各点电压变动时，负载两端的电压将基本保持不变。

在一种可能的实施方式中，所述第一N型MOS管MN1的宽长比为：1000～3000；所述P型DMOS管DP1的宽长比为：1000～3000。

在一种可能的实施方式中，所述下拉单元包括第二N型MOS管MN2、第三N型MOS管MN3以及第四N型MOS管MN4；第二N型MOS管MN2的栅极、第三N型MOS管MN3的栅极、第四N型MOS管MN4的栅极以及第四N型MOS管MN4的漏极均与熔丝F1的第一端连接，第二N型MOS管MN2的漏极与第三N型MOS管MN3的源极连接，第三N型MOS管MN3的漏极与第四N型MOS管MN4的源极连接；第二N型MOS管MN2的源极与地端GND连接。

在一种可能的实施方式中，所述第二N型MOS管MN2、第三N型MOS管MN3以及第四N型MOS管MN4的宽长比为：0.001～0.002，所述熔丝F1的阻值为：50～200Ω。第二N型MOS管MN2、第三N型MOS管MN3以及第四N型MOS管MN4形成一个大电阻，相较于此，熔丝F1阻值相对较小。

实际的电路中有许多电流源，通常应用器件的匹配的方法，仅用一个基准电流源作为输入，为多个电流源提供偏置电压，或者说直接提供多个恒定电流，这些匹配器件组成的结构，称为电流镜，它是恒流源电路的一种特殊情形。它的受控电流与输入参考电流相等，即输入输出电流传输比等于1，其特点是输出电流是对输入电流按一定比例的复制。在传统的电压模式运算放大器设计中，电流镜用来产生偏置电流和作为有源负载。

在一种可能的实施方式中，所述电流镜包括第五N型MOS管MN5和第六N型MOS管MN6；第五N型MOS管MN5的漏极、第五N型MOS管MN5的栅极以及第六N型MOS管MN6的栅极均与偏置电流输入端IBIAS连接；第五N型MOS管MN5的源极以及第六N型MOS管MN6的源极均与地端GND连接，第六N型MOS管MN6的漏极与N型DMOS管DN1的源极连接。

下面介绍本发明应用于高压模拟集成电路的低压熔丝修调电路的工作原理：

进行熔丝烧写时，将高压供电电压端VDDH的电压调节至和低压供电电压端VREG的电压近似相等的电压值，例如两者相差在0.3V内，以方便其为熔丝烧写提供大电流的同时不会对熔丝电路产生高压击穿损伤。然后，将烧写控制输入端W_EN设置为逻辑高，若熔丝状态指示输入端DIN的输入为逻辑高，则与门AND1的输出为逻辑高，N型DMOS管DN1的栅极被拉高至低压供电电压端VREG的电压，N型DMOS管DN1导通，第六N型MOS管MN6和第五N型MOS管MN5作为电流镜产生的电流因此流过电阻R1产生一个电压降，该电压降足够高导致P型DMOS管DP1的栅源电压远大于P型DMOS管DP1的阈值电压，P型DMOS管DP1因此导通。同时，第一N型MOS管MN1的栅极也被拉高至低压供电电压端VREG的电压，第一N型MOS管MN1导通。由于第一N型MOS管MN1和P型DMOS管DP1的宽长比设置得足够大，熔丝F1流过一个大电流，熔丝F1被大电流加热后熔断，熔丝烧写完成。若熔丝状态指示输入端DIN的输入为逻辑低，则上述过程不会发生，熔丝F1状态不会发生变化。

正常工作时，烧写控制输入端W_EN的输入为逻辑低，与门AND1的输出为逻辑低，N型DMOS管DN1和第一N型MOS管MN1处在关断状态，电阻R1上无电流流过，P型DMOS管DP1栅源电压为0，P型DMOS管DP1关断。第一二极管D1处于正偏导通对熔丝F1供电，第二N型MOS管MN2、第三N型MOS管MN3以及第四N型MOS管MN4均为宽长比很小的倒比管，因此三者形成一个大电阻。若熔丝F1未烧断，由于熔丝F1阻值很小，第二N型MOS管MN2、第三N型MOS管MN3以及第四N型MOS管MN4形成的电阻阻值很大，因此导致反相器INV1的输入端电平为高，熔丝状态指示输出端DOUT的输出为逻辑低。若熔丝F1烧断，反相器INV1的输入端没有到电源的通路，被第二N型MOS管MN2、第三N型MOS管MN3以及第四N型MOS管MN4形成的电阻下拉到地，反相器INV1的熔丝状态指示输出端DOUT的输出为逻辑高。

在熔丝烧写时，若熔丝状态指示输入端DIN的输入为逻辑高，熔丝F1被烧断，此后熔丝F1正常工作时熔丝状态指示输出端DOUT的输出为逻辑高；若熔丝状态指示输入端DIN的输入为逻辑低，熔丝F1不被烧断，此后熔丝F1正常工作时熔丝状态指示输出端DOUT的输出为逻辑低。因此，熔丝状态指示输出端DOUT在熔丝F1烧写后输出的值总为熔丝状态指示输入端DIN的输入。一般出厂时熔丝F1未被烧断，因此熔丝状态指示输出端DOUT的默认输出为逻辑低。

第二二极管D2负责对P型DMOS晶体管DP1的栅极进行保护，若P型DMOS晶体管DP1的源-栅电压过高，第二二极管D2发生击穿，将P型DMOS晶体管DP1栅源电压稳定回低压，从而防止P型DMOS晶体管DP1的栅极被高压击穿。第一二极管D1用来防止熔丝烧写时从高压供电电压端VDDH流出的大电流被灌入低压供电电压端VREG中。

在芯片不烧写时，由于P型DMOS晶体管DP1关断，高压供电电压端VDDH不会被接入熔丝电路中，可以保证熔丝电路不被高压损坏。

综上，本发明应用于高压模拟集成电路的低压熔丝修调电路，通过设计全新的电源切换电路，通过数字控制的第一N型MOS管MN1和电流控制的P型DMOS晶体管DP1，根据熔丝F1的工作模式，将熔丝电路的供电电源在外部电源和内部电源之间进行切换，从而实现熔丝烧写时可以直接从外部电源获取足够的烧写电流，同时熔丝修调电路在正常工作时可以切换至内部低压供电，避免外部高压对熔丝修调电路的损坏。

以上内容仅为说明本发明的技术思想，不能以此限定本发明的保护范围，凡是按照本发明提出的技术思想，在技术方案基础上所做的任何改动，均落入本发明权利要求书的保护范围之内。

Claims (10)

1.一种应用于高压模拟集成电路的低压熔丝修调电路，其特征在于，包括P型DMOS管DP1、N型DMOS管DN1、电流镜、下拉单元、第一N型MOS管MN1、第一二极管D1、电阻R1、熔丝F1、反相器INV1、与门AND1、偏置电流输入端IBIAS、高压供电电压端VDDH、低压供电电压端VREG以及地端GND；

电流镜的第一端连接偏置电流输入端IBIAS，电流镜的第二端连接N型DMOS管DN1的源极；下拉单元的第一端、第一N型MOS管MN1的源极、反相器INV1的地端以及与门AND1的地端均与地端GND连接；下拉单元的第二端、第一N型MOS管MN1的漏极以及反相器INV1的输入端均与熔丝F1的第一端连接；第一N型MOS管MN1的栅极以及与门AND1的输出端均与N型DMOS管DN1的栅极连接；P型DMOS管DP1的漏极、熔丝F1的第二端均与第一二极管D1的负端连接；P型DMOS管DP1的源极以及电阻R1的第二端均与高压供电电压端VDDH连接；第一二极管D1的正端、反相器INV1的电源端以及与门AND1的电源端均与低压供电电压端VREG连接；反相器INV1的输出端上设置熔丝状态指示输出端DOUT；与门AND1的第一输入端上设置烧写控制输入端W_EN，与门AND1的第二输入端上设置熔丝状态指示输入端DIN；

其中，下拉单元用于提供有源下拉，当熔丝F1烧断时，将反相器INV的输入端下拉至低；当熔丝F1未烧断时，将反相器INV的输入端拉高。

2.根据权利要求1所述的应用于高压模拟集成电路的低压熔丝修调电路，其特征在于，所述第一二极管D1为齐纳二极管。

3.根据权利要求1所述的应用于高压模拟集成电路的低压熔丝修调电路，其特征在于，还包括第二二极管D2；第二二极管D2的正端与P型DMOS管DP1的栅极、电阻R1的第一端以及N型DMOS管DN1的漏极均连接；第二二极管D2的负端与高压供电电压端VDDH连接。

4.根据权利要求1所述的应用于高压模拟集成电路的低压熔丝修调电路，其特征在于，所述第二二极管D2为齐纳二极管。

5.根据权利要求1所述的应用于高压模拟集成电路的低压熔丝修调电路，其特征在于，所述第一N型MOS管MN1的宽长比为：1000～3000；所述P型DMOS管DP1的宽长比为：1000～3000。

6.根据权利要求1所述的应用于高压模拟集成电路的低压熔丝修调电路，其特征在于，所述下拉单元包括第二N型MOS管MN2、第三N型MOS管MN3以及第四N型MOS管MN4；第二N型MOS管MN2的栅极、第三N型MOS管MN3的栅极、第四N型MOS管MN4的栅极以及第四N型MOS管MN4的漏极均与熔丝F1的第一端连接，第二N型MOS管MN2的漏极与第三N型MOS管MN3的源极连接，第三N型MOS管MN3的漏极与第四N型MOS管MN4的源极连接；第二N型MOS管MN2的源极与地端GND连接。

7.根据权利要求1所述的应用于高压模拟集成电路的低压熔丝修调电路，其特征在于，所述第二N型MOS管MN2、第三N型MOS管MN3以及第四N型MOS管MN4的宽长比为：0.001～0.002。

8.根据权利要求1所述的应用于高压模拟集成电路的低压熔丝修调电路，其特征在于，所述熔丝F1的阻值为：50～200Ω。

9.根据权利要求1所述的应用于高压模拟集成电路的低压熔丝修调电路，其特征在于，所述电流镜包括第五N型MOS管MN5和第六N型MOS管MN6；

第五N型MOS管MN5的漏极、第五N型MOS管MN5的栅极以及第六N型MOS管MN6的栅极均与偏置电流输入端IBIAS连接；第五N型MOS管MN5的源极以及第六N型MOS管MN6的源极均与地端GND连接，第六N型MOS管MN6的漏极与N型DMOS管DN1的源极连接。

10.根据权利要求1所述的应用于高压模拟集成电路的低压熔丝修调电路，其特征在于，进行熔丝烧写时，高压供电电压端VDDH与低压供电电压端VREG的输入电压值相差在0.3V内。

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