CN1637946B - 半导体存储装置内的内电压产生电路 - Google Patents

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Abstract

本发明提供了一种半导体存储装置中的内电压产生电路，包含：一比较单元，用于比较内电压的电压电平与参考电压的电压电平；一上拉式驱动单元，用于响应该比较单元的输出信号执行输出端子的上拉操作；以及一放电单元，用于在该内电压的电压电平高于预定目标电压电平期间使输出端子放电。

Description

半导体存储装置内的内电压产生电路
技术领域
本发明涉及一种半导体存储装置，且更具体地，涉及一种半导体存储装置中的内电压产生电路。
背景技术
一般而言，因为半导体芯片高度集成，使单元尺寸变得更小同时也降低了其操作电压。大多数半导体芯片都含有一内电压产生电路以产生操作半导体芯片的内部电路所需要的内电压。重要的因素是恒定地提供具有稳定电压电平的内电压。
图1为显示一种半导体存储装置的传统内电压产生电路的电路图。
如图所示，该内电压产生电路包含一比较器10，用于将内电压Vint的电压电平与参考电压VREF作比较；以及一上拉式PMOS晶体管MP1，连接在电源电压VDD与输出端子之间，且其栅极会接收该比较器10的输出信号drv_onb。优选该比较器10配备有一电流镜类型的标准差分放大器。
通过将参考电压VREF与内电压Vint作比较而在内电压Vint低于参考电压VREF时，该比较器10输出呈逻辑低电平的输出信号drv_onb，从而使该上拉式PMOS晶体管MP1导通。因此，增加了该内电压Vint的电压电平。
另一方面，假如使该内电压Vint的电压电平增加到高于参考电压VREF的电压电平，则该比较器10的输出信号drv_onb会变为逻辑高电平，以致关闭了该上拉式PMOS晶体管MP1。因此，停止了该内电压Vint的电压电平的上升。
使用由该内电压产生电路产生的内电压当作内部电路100的源跟随器。在通过操作该内部电路产生电力消耗之后，重复上述比较程序直到该内电压Vint的电压电平变成等于参考电压VREF的电压电平为止。
该内部电路的电力消耗会随着所制造半导体存储装置的操作速率的变高而增加。因此，应该增加该内电压产生电路内的驱动器亦即该上拉式PMOS晶体管MP1的尺寸以产生稳定的内电压Vint。同时，随着操作电压的减少，一MOS晶体管的阈值电压也逐渐地减低。
据此，存在的问题是由于该上拉式PMOS晶体管MP1内所产生的次阈值电流，该内电压Vint会随电源电压VDD的增加而与之成正比地增加。
一般而言，由下列等式1定义出MOS晶体管内流动的次阈值电流
(Isub)：
Isub＝I0·exp[q·Vgs/nkT](等式1)
I0＝Isub0(W/L)
其中q，Vgs，k和T分别代表电子电荷、栅源极电压、温度常数以及绝对温度。同时Isub0指的是程序中所得到的电流值，而W和L代表的分别是MOS晶体管的宽度和长度。
如等式1所示，该次阈值电流线性正比于MOS晶体管的宽度且指数正比于Vgs。
发明内容
因此，本发明的目的是提供一种半导体存储装置中的内电压产生电路，其可抑制由于在上拉式驱动器内流动的次阈值电流而引起的内电压的电位的增加。
根据本发明的一个方面，提供一种半导体存储装置中的内电压产生电路，其包含：一比较单元，用于将内电压的电压电平与参考电压的电压电平作比较；一上拉式驱动单元，用于执行输出端子的上拉操作以响应该比较单元的输出信号；以及一放电单元，在该内电压的电压电平高于预定目标电压电平期间用于使输出端子放电。
根据本发明的另一方面，提供一种半导体存储装置中的内电压产生电路，该电路包含：一比较单元，用于将内电压的电压电平与参考电压的电压电平作比较；一上拉式驱动单元，用于执行输出端子的上拉操作以响应该比较单元的输出信号；以及一第一放电单元，其用于在该内电压的电压电平高于预定目标的电压电平时使输出端子放电以响应该内电压。
附图说明
本发明的上述及其它目的及特性将会因为以下参照附图对较佳实施例的说明而变得更清楚。其中：
图1为用以显示一种半导体存储装置的传统的内电压产生电路的电路图。
图2为用以显示一种半导体存储装置中根据本发明之内电压产生电路的电路图。
图3为用以显示如图1和图2所示的内电压产生电路的内电压的仿真结果的曲线图。
具体实施方式
以下将参照附图详细说明根据本发明的半导体存储装置内中的内电压产生电路。
图2为用以显示根据本发明的内电压产生电路的电路图。
该内电压产生电路包含：一比较器20，用于将内电压Vint的电压电平与参考电压VREF作比较；一上拉式PMOS晶体管MP2，其连接在电源电压VDD与输出端子之间，且其栅极会接收该比较器20的输出信号drv_onb；以及各放电单元30，40和50，其在该内电压Vint的电压电平高于预定目标电压电平期间用于使输出端子放电。其中，优选是该比较器20配备有一电流镜型式的标准差分放大器。
该第一放电单元50用以在内电压Vint的电压电平上使输出端子放电，而该第二放电单元30和40用以使输出端子放电以响应该电源电压VDD的电压电平。该第一放电单元50包含依串联方式连接在电源电压VDD与接地电压VSS之间的多个二极管耦合式NMOS晶体管MN2，MN3和MN4。该第二放电单元包含一分压器30及一放电驱动器40。该分压器30通过分割该电源电压VDD产生一放电控制信号Va，而该放电驱动器40则用以使输出端子放电以响应该放电控制信号Va。该分压器30可配备有依串联方式连接在电源电压VDD与接地电压VSS之间的第一电阻器R1和第二电阻器R2。该放电驱动器40包含一连接在输出端子与接地电压VSS之间的NMOS晶体管MN1，且其栅极会接收该放电控制信号Va。
以下将说明一种根据本发明优选实施例的内电压产生电路的操作。
比较器20通过将参考电压VREF与内电压Vint作比较而在内电压Vint低于参考电压VREF时输出呈逻辑低电平的输出信号drv_onb，以致使该上拉式PMOS晶体管MP2导通。因此，增加了该内电压Vint的电压电平。
另一方面，假如使该内电压Vint的电压电平增加到高于参考电压VREF的电压电平，则该比较器20的输出信号drv_onb会变为逻辑高电平，以致使该上拉式PMOS晶体管MP2截止。因此，停止了该内电压Vint的电压电平的上升。
不过，该内电压Vint的电压电平实质上会由于在该上拉式PMOS晶体管MP2处于截止的状态时流动的次阈值电流而增加。此时，可操作各放电单元30，40和50以致能抑制该内电压Vint的电压电平出现不正常的上升。
该二极管耦合式NMOS晶体管的特征为：可在将一高于该NMOS晶体管的阈值电压Vtn的电压加到栅极(或漏极)上时，使诸如二极管之类的NMOS晶体管导通，且在施加有低于该NMOS晶体管的阈值电压Vtn的电压时使该NMOS晶体管截止由此具有一对应于该阈值电压的有效电阻。据此，假如该多个二极管耦合式NMOS晶体管为串联连接，则在输出端子上的电压电平高于n×Vtn时(其中n代表的是NMOS晶体管的数目)，则所有的NMOS晶体管均导通，以致使该输出端子被放电。另一方面，假如该内电压Vint的电压电平低于n×Vtn，则所有的NMOS晶体管均截止，由此停止来自该输出端子的放电操作。
据此，假如调整NMOS晶体管的数目或是NMOS晶体管的阈值电压使n×Vtn高于该内电压Vint的电压电平，则能以一额外的控制电路抑制该内电压Vint的上升。
可由下列等式2定出该放电控制信号Va：
Va＝(R2/(R1+R2))×VDD    (等式2)
亦即，该放电控制信号Va根据该电源电压VDD的电压电平的变化作线性改变。可通过调整电阻器R1和R2的电阻值以控制该放电控制信号Va的电压电平。假如将该放电控制信号Va加到该NMOS晶体管MN1的栅极上，则可通过在升高该内电压Vint使之超过一目标电压电平期间使该NMOS晶体管导通以执行放电操作。因此，可抑制该内电压Vint出现不正常的上升。
在制造了半导体存储装置之后，可在诸如烧入测试之类的测试程序中提高该电源电压的电压电平。此时，可根据该电源电压VDD的电压电平提高该内电压Vint的电压电平。假如该NMOS晶体管MN1被设计为可通过调整该放电控制信号Va的电压电平使其于饱和区域内操作，则可抑制该内电压Vint的电压电平出现不正常的上升。
同时，当该电源电压VDD的电压电平未出现改变，例如在正常操作中时，假如通过调整该放电控制信号Va来执行放电操作，达到透过测试所测得的次阈值电流那种程度，则可抑制该内电压Vint的电压电平出现不正常的上升。
图3为用以显示如图1和图2所示内电压产生电路的内电压的仿真结果的曲线图。
如图所示，根据现有技术，随着电源电压的增加，该内电压Vint_old的电压电平也增高，不过根据本发明，该内电压Vint_new的电压电平并未随着电源电压VDD的增加升高到超过目标电压，例如1.6伏特。
该第一放电单元50中，即使使用了三个二极管耦合式NMOS晶体管，也可根据该内电压Vint的目标电压电平以及该NMOS晶体管的阈值电压调整二极管耦合式NMOS晶体管的数目。
同时根据本发明的优选实施例，使用了两个放电单元。不过，也可只使用一个放电单元来抑制该内电压Vint的电压电平出现不正常的上升。
如上所述，由于可根据本发明可抑制由在上拉式驱动器内流动的次阈值电流产生引起的内电压的电压电平的不正常上升，故可改良该半导体存储装置的可靠度及操作特征。
虽然已以有关优选实施例对本发明进行了说明，但是对本专业技术人员来说很明显的是可在不脱离权利要求所限定的本发明的范围的情况下进行不同的变化和改进。

Claims (10)

1.一种半导体存储装置中的内电压产生电路，包含：
一比较装置，用于比较内电压的电压电平与参考电压的电压电平；
一上拉式驱动装置，用于响应该比较装置的输出信号以执行输出端子的上拉操作；以及
一放电装置，用于在该内电压的电压电平高于预定目标电压电平期间使输出端子放电。
2.如权利要求1所述的内电压产生电路，其中，该放电装置是用于在该内电压的电压电平高于预定目标电压电平时，响应该内部电压使输出端子放电的第一放电装置。
3.如权利要求1所述的内电压产生电路，其中，该放电装置是用于响应电源电压使输出端子放电的第二放电装置。
4.如权利要求1所述的内电压产生电路，其中，该放电装置包含：
一第一放电装置，用于在该内电压的电压电平高于预定目标电压电平时，响应该内部电压使输出端子放电；以及
一第二放电装置，用于响应该电源电压使输出端子放电。
5.如权利要求2或4所述的内电压产生电路，其中该第一放电装置包含依串联方式连接在该输出端子与接地电压之间的多个有源负载。
6.如权利要求5所述的内电压产生电路，其中该第一放电装置包含依串联方式连接在该输出端子与接地电压之间的多个二极管耦合式NMOS晶体管。
7.如权利要求3或4所述的内电压产生电路，其中，该第二放电装置包含：
一分压器，其通过分割该电源电压产生一放电控制信号；以及
一放电驱动器，用以响应该放电控制信号执行输出端子的放电操作。
8.如权利要求7所述的内电压产生电路，其中，该分压器包含依串联方式连接在电源电压与接地电压之间的第一和第二电阻器。
9.如权利要求8所述的内电压产生电路，其中，该放电驱动器包含一连接在输出端子与接地电压之间的NMOS晶体管且其栅极接收该放电控制信号。
10.如权利要求1所述的内电压产生电路，其中，该上拉式驱动装置包含一连接在电源电压与输出端子之间的PMOS晶体管，且其栅极接收该比较装置的输出信号。
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