JP2776047B2 - 電源降圧回路 - Google Patents
電源降圧回路Info
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Description
【0001】
【産業上の利用分野】本発明は電源降圧回路に関する。
【0002】
【従来の技術】従来、FETの短チャネル化に伴い、電
源電圧5VでのFETの信頼度の確保が難しくなってき
た。このため、電源電圧を降圧する電源降圧回路が半導
体集積回路に使用されていた。
源電圧5VでのFETの信頼度の確保が難しくなってき
た。このため、電源電圧を降圧する電源降圧回路が半導
体集積回路に使用されていた。
【0003】図7に従来の電源降圧回路の一例を示す。
電源降圧回路602は基準電圧発生回路71と、カレン
トミラー増幅回路72と、降圧用トランジスタQ707
と、からなる。
電源降圧回路602は基準電圧発生回路71と、カレン
トミラー増幅回路72と、降圧用トランジスタQ707
と、からなる。
【0004】基準電圧発生回路はpチャンネル型FET
Q701と、n個のダイオードD701〜D70nと、
を含む。Q701のソースには外部電源Vccが接続さ
れ、ゲートはGNDに接地されている。よって、トラン
ジスタQ701のドレインからn個のダイオードD70
1〜D70nに順方向の電流が流れる。各々のダイオー
ドの順方向電圧は略お0.7Vであり、これらのダイオ
ードの個数を5個とすると、略0.8×5=4.0Vの
電圧がが基準電圧VrefとしてダイオードD701の
アノードに生じる。したがって、ほぼ一定の基準電圧が
基準電圧発生回路71から出力される。
Q701と、n個のダイオードD701〜D70nと、
を含む。Q701のソースには外部電源Vccが接続さ
れ、ゲートはGNDに接地されている。よって、トラン
ジスタQ701のドレインからn個のダイオードD70
1〜D70nに順方向の電流が流れる。各々のダイオー
ドの順方向電圧は略お0.7Vであり、これらのダイオ
ードの個数を5個とすると、略0.8×5=4.0Vの
電圧がが基準電圧VrefとしてダイオードD701の
アノードに生じる。したがって、ほぼ一定の基準電圧が
基準電圧発生回路71から出力される。
【0005】この基準電圧Vrefはカレントミラー増
幅回路のトランジスタQ703のゲートに入力される。
このカレントミラー増幅回路は、pチャンネル型FET
Q705、Q706と、nチャンネル型FETQ70
2、Q703、Q704と、を含む。n型トランジスタ
Q702のゲートは外部電源Vccに接続され、nチャ
ンネル型FETQ702のソース−ドレイン間に、略一
定の電流が流れる。トランジスタQ704のゲートには
降圧された内部電源Vintが入力され、この内部電源
Vintが基準電圧Vrefよりも高くなると、トラン
ジスタQ704を流れる電流は増加し、逆にトランジス
タQ703を流れる電流は減少する。よって、トランジ
スタQ703のソースの電位は上昇し、降圧用トランジ
スタQ707のドレイン電圧、つまり内部電源Vint
の電圧は降下する。一方、内部電圧Vintが基準電圧
Vrefよりも低くなると、トランジスタQ703のソ
ースの電位は降下し、内部電源Vintの電圧は上昇す
る。したがって、内部電源Vintの電圧は基準電圧V
refに等しくなるように保たれる。
幅回路のトランジスタQ703のゲートに入力される。
このカレントミラー増幅回路は、pチャンネル型FET
Q705、Q706と、nチャンネル型FETQ70
2、Q703、Q704と、を含む。n型トランジスタ
Q702のゲートは外部電源Vccに接続され、nチャ
ンネル型FETQ702のソース−ドレイン間に、略一
定の電流が流れる。トランジスタQ704のゲートには
降圧された内部電源Vintが入力され、この内部電源
Vintが基準電圧Vrefよりも高くなると、トラン
ジスタQ704を流れる電流は増加し、逆にトランジス
タQ703を流れる電流は減少する。よって、トランジ
スタQ703のソースの電位は上昇し、降圧用トランジ
スタQ707のドレイン電圧、つまり内部電源Vint
の電圧は降下する。一方、内部電圧Vintが基準電圧
Vrefよりも低くなると、トランジスタQ703のソ
ースの電位は降下し、内部電源Vintの電圧は上昇す
る。したがって、内部電源Vintの電圧は基準電圧V
refに等しくなるように保たれる。
【0006】図8は、上記の電源降圧回路における外部
電源Vccと内部電源Vintの電圧特性を示す。外部
電源Vccの電圧が4.0Vを超えると内部電源Vin
tの電圧は4.0Vに電圧降下される。
電源Vccと内部電源Vintの電圧特性を示す。外部
電源Vccの電圧が4.0Vを超えると内部電源Vin
tの電圧は4.0Vに電圧降下される。
【0007】なお、基準電圧発生回路71にて発生され
る基準電圧Vrefを内部電圧Vintとして使用すれ
ば回路構成はより単純となるが、一般にこのような構成
は用いられない。この理由として、基準電圧発生回路7
1の消費電流はpチャンネル型FET701のチャンネ
ル幅に比例し、基準電圧発生回路71を直接降圧電源と
すると内部電源Vintとして消費される電流を賄うた
めにpチャンネルFET701のチャンネル幅を増加さ
せなければならない。ところが、pチャンネルFET7
01の拡幅はダイオード列D701〜D70nを通過す
る無効電流をも大幅に増加させることになる。この無効
電流の増加を防止するために、降圧トランジスタQ70
7を基準電圧発生回路71とは別個に設けて無効電流を
内部電源Vintの消費電流から分離したものである。
る基準電圧Vrefを内部電圧Vintとして使用すれ
ば回路構成はより単純となるが、一般にこのような構成
は用いられない。この理由として、基準電圧発生回路7
1の消費電流はpチャンネル型FET701のチャンネ
ル幅に比例し、基準電圧発生回路71を直接降圧電源と
すると内部電源Vintとして消費される電流を賄うた
めにpチャンネルFET701のチャンネル幅を増加さ
せなければならない。ところが、pチャンネルFET7
01の拡幅はダイオード列D701〜D70nを通過す
る無効電流をも大幅に増加させることになる。この無効
電流の増加を防止するために、降圧トランジスタQ70
7を基準電圧発生回路71とは別個に設けて無効電流を
内部電源Vintの消費電流から分離したものである。
【0008】
【発明が解決しようとする課題】しかしながら、従来の
電源降圧回路602において、内部電源Vintの電圧
を外部電源Vccの電圧に切り替える機能を有していな
かったので、メモリ回路603の検査時に電源降下回路
602からは外部電源Vccより低い内部電源Vint
しか供給できず、メモリ回路603に外部電源Vccを
供給しようとすると複雑な回路を付加しなければならな
いという問題があった。
電源降圧回路602において、内部電源Vintの電圧
を外部電源Vccの電圧に切り替える機能を有していな
かったので、メモリ回路603の検査時に電源降下回路
602からは外部電源Vccより低い内部電源Vint
しか供給できず、メモリ回路603に外部電源Vccを
供給しようとすると複雑な回路を付加しなければならな
いという問題があった。
【0009】すなわち、半導体集積回路は拡散〜組立
後、電気的選別試験前に、バーンイン試験と呼ばれるエ
ージング試験が行われる。このバーイング試験は、例え
ば、温度125℃、外部電源電圧7.0Vの条件にて行
われる。一方、外部電源Vccの電圧は通常使用条件に
おいては、4.5V〜5.5Vである。この電圧範囲よ
りも高い電圧を外部電源Vccとして印可する理由は、
半導体集積回路を構成するFET等の素子へ加えられる
電圧ストレスを高くし、エージング効果を高めるためで
ある。
後、電気的選別試験前に、バーンイン試験と呼ばれるエ
ージング試験が行われる。このバーイング試験は、例え
ば、温度125℃、外部電源電圧7.0Vの条件にて行
われる。一方、外部電源Vccの電圧は通常使用条件に
おいては、4.5V〜5.5Vである。この電圧範囲よ
りも高い電圧を外部電源Vccとして印可する理由は、
半導体集積回路を構成するFET等の素子へ加えられる
電圧ストレスを高くし、エージング効果を高めるためで
ある。
【0010】しかしながら、図6示される従来の電源降
圧回路602を使用した半導体集積回路601において
は、外部電源Vccが、通常使用される電圧よりも高く
なったとしても、内部電源Vintは基準電圧Vref
を超えない。このため、半導体集積回路に電圧ストレス
を加えることによるエージング効果を得ることが困難で
あった。
圧回路602を使用した半導体集積回路601において
は、外部電源Vccが、通常使用される電圧よりも高く
なったとしても、内部電源Vintは基準電圧Vref
を超えない。このため、半導体集積回路に電圧ストレス
を加えることによるエージング効果を得ることが困難で
あった。
【0011】
【発明の目的】そこで、本発明は、電源降圧回路におい
て、内部電源Vintの電圧を外部電源Vccの電圧に
切り替える機能を、簡単な回路構成にて実現するととも
に、上記切り替え動作を電源降圧回路の外部から動作を
切り替えるための制御方法も容易にする電源降圧回路を
供給することをその目的としている。
て、内部電源Vintの電圧を外部電源Vccの電圧に
切り替える機能を、簡単な回路構成にて実現するととも
に、上記切り替え動作を電源降圧回路の外部から動作を
切り替えるための制御方法も容易にする電源降圧回路を
供給することをその目的としている。
【0012】また、本発明は、半導体集積回路におい
て、内部電源Vintの電圧を基準電圧Vrefよりも
高くすることににより、半導体集積回路に電圧ストレス
を加え、エージング効果を得ることのできる電源降圧回
路を提供することをその目的としている。
て、内部電源Vintの電圧を基準電圧Vrefよりも
高くすることににより、半導体集積回路に電圧ストレス
を加え、エージング効果を得ることのできる電源降圧回
路を提供することをその目的としている。
【0013】
【課題を解決するための手段】本願発明の要旨は、定電
圧信号を発生させる基準電圧発生回路と、定電圧信号を
基準入力ノードに供給されるカレントミラー増幅回路
と、カレントミラー増幅回路の出力が供給され変動電圧
信号をカレントミラー増幅回路の変動入力ノードに供給
する降圧用トランジスタとを有し半導体集積回路に含ま
れている電源降圧回路において、外部端子に接続された
ダイオード列と上記ダイオード列のアノードと接地端子
との間に接続されゲートに電源に接続されたpチャンネ
ルトランジスタとnチャンネルトランジスタの直列接続
体と上記pチャンネルトランジスタと上記nチャンネル
トランジスタとの共通ドレインに接続された第1インバ
ータ列とを有し、上記半導体集積回路の昨日検査時に上
記外部端子を経て供給される電源電圧を超える電圧の制
御信号に応答して上記カレントミラー増幅回路を非活性
化させる第1制御回路と、ダイオード列と上記ダイオー
ド列のアノードと接地端子との間に接続されゲートに電
源に接続されたpチャンネルトランジスタとnチャンネ
ルトランジスタの直列接続体と上記pチャンネルトラン
ジスタと上記nチャンネルトランジスタとの共通ドレイ
ンに接続された第2インバータ列と上記降下用トランジ
スタのゲートと接地端子との間に接続され第2インバー
タ列の出力で制御される接地用トランジスタとを有し、
上記制御信号に応答して上記降圧用トランジスタで発生
する電圧降下を略最小にさせる第2制御回路とを有する
ことである。
圧信号を発生させる基準電圧発生回路と、定電圧信号を
基準入力ノードに供給されるカレントミラー増幅回路
と、カレントミラー増幅回路の出力が供給され変動電圧
信号をカレントミラー増幅回路の変動入力ノードに供給
する降圧用トランジスタとを有し半導体集積回路に含ま
れている電源降圧回路において、外部端子に接続された
ダイオード列と上記ダイオード列のアノードと接地端子
との間に接続されゲートに電源に接続されたpチャンネ
ルトランジスタとnチャンネルトランジスタの直列接続
体と上記pチャンネルトランジスタと上記nチャンネル
トランジスタとの共通ドレインに接続された第1インバ
ータ列とを有し、上記半導体集積回路の昨日検査時に上
記外部端子を経て供給される電源電圧を超える電圧の制
御信号に応答して上記カレントミラー増幅回路を非活性
化させる第1制御回路と、ダイオード列と上記ダイオー
ド列のアノードと接地端子との間に接続されゲートに電
源に接続されたpチャンネルトランジスタとnチャンネ
ルトランジスタの直列接続体と上記pチャンネルトラン
ジスタと上記nチャンネルトランジスタとの共通ドレイ
ンに接続された第2インバータ列と上記降下用トランジ
スタのゲートと接地端子との間に接続され第2インバー
タ列の出力で制御される接地用トランジスタとを有し、
上記制御信号に応答して上記降圧用トランジスタで発生
する電圧降下を略最小にさせる第2制御回路とを有する
ことである。
【0014】
【作用】本発明によれば、定電圧発生回路は定電圧信号
を発生させ、この定電圧信号はカレントミラ増幅回路の
基準入力ノードに供給される。カレントミラー増幅回路
が活性状態の時には、カレントミラー増幅回路の出力は
降圧用トランジスタに供給され、降圧用トランジスタの
相互コンダクタンスはその出力にしたがい変化し、降圧
用トランジスタの出力電圧も変化する。この出力電圧の
変化は変動電圧信号としてカレントミラー増幅回路の変
動入力ノードに供給される。したがって、カレントミラ
ー増幅回路と降圧用トランジスタはそれぞれの入出力で
他方を制御することになり、変動電圧信号は予め設定さ
れた電圧降下を発生させると共に、一定の変動範でのみ
変化する。
を発生させ、この定電圧信号はカレントミラ増幅回路の
基準入力ノードに供給される。カレントミラー増幅回路
が活性状態の時には、カレントミラー増幅回路の出力は
降圧用トランジスタに供給され、降圧用トランジスタの
相互コンダクタンスはその出力にしたがい変化し、降圧
用トランジスタの出力電圧も変化する。この出力電圧の
変化は変動電圧信号としてカレントミラー増幅回路の変
動入力ノードに供給される。したがって、カレントミラ
ー増幅回路と降圧用トランジスタはそれぞれの入出力で
他方を制御することになり、変動電圧信号は予め設定さ
れた電圧降下を発生させると共に、一定の変動範でのみ
変化する。
【0015】次に、第1制御回路が制御信号に応答する
と、カレントミラー増幅回路は非活性化され、変動電圧
信号に応答しなくなる。第2制御回路が上記制御信号に
応答すると、上記降圧用トランジスタは電圧降下を略最
小にする。したがって、上記予め設定された電圧降下は
発生せず、電源降下回路は電源電圧に近い出力電圧を発
生する。
と、カレントミラー増幅回路は非活性化され、変動電圧
信号に応答しなくなる。第2制御回路が上記制御信号に
応答すると、上記降圧用トランジスタは電圧降下を略最
小にする。したがって、上記予め設定された電圧降下は
発生せず、電源降下回路は電源電圧に近い出力電圧を発
生する。
【0016】
【実施例】本発明に係る電源降圧回路を、実施例実施例
を参照しながらい以下に説明する。
を参照しながらい以下に説明する。
【0017】図1〜図6は本発明の一実施例を説明する
ためのものである。
ためのものである。
【0018】図1は、本実施例の第1実施例に係る電源
降圧回路102を示す。この電源降圧回路102は,基
準電圧発生回路71と、カレントミラ増幅回路72と、
降圧用トランジスタQ707と、第1制御回路と、第2
制御回路とを有する。
降圧回路102を示す。この電源降圧回路102は,基
準電圧発生回路71と、カレントミラ増幅回路72と、
降圧用トランジスタQ707と、第1制御回路と、第2
制御回路とを有する。
【0019】基準電圧発生回路71と、カレントミラー
増幅回路72と、降圧用トランジスタQ707は前述し
た従来技術に係る電源降圧回路502におけるそれらと
同様であるので、詳細な説明は省略する。第1制御回路
はインバータ回路INV21よりなり、この入力ノード
には制御信号TEが入力され、出力ノードからは前記制
御信号TEの反転信号ITEが出力され、トランジスタ
Q701のゲートに入力される。第2制御回路は、nチ
ャンネル型FETQ201からなり、そのドレインとソ
ースはそれぞれ、pチャンネルFETQ707のゲート
と、接地ノードGNDに接続される。
増幅回路72と、降圧用トランジスタQ707は前述し
た従来技術に係る電源降圧回路502におけるそれらと
同様であるので、詳細な説明は省略する。第1制御回路
はインバータ回路INV21よりなり、この入力ノード
には制御信号TEが入力され、出力ノードからは前記制
御信号TEの反転信号ITEが出力され、トランジスタ
Q701のゲートに入力される。第2制御回路は、nチ
ャンネル型FETQ201からなり、そのドレインとソ
ースはそれぞれ、pチャンネルFETQ707のゲート
と、接地ノードGNDに接続される。
【0020】次にこの電源降圧回路102の動作を説明
する。まず、制御信号が”L”レベルの場合には、イン
バータINV21の出力は”H”レベルとなり、nチャ
ンネル型FETQ702に電流が流れ、カレントミラー
増幅回路72は活性化される。また、nチャンネル型F
ETQ201は制御信号TEにより遮断される。したが
って、この電源降圧回路102の動作は従来の電源降圧
回路602に係る動作と同一となり、内部電源Vint
は基準電圧Vrefと略等しい電圧となるように制御さ
れる。
する。まず、制御信号が”L”レベルの場合には、イン
バータINV21の出力は”H”レベルとなり、nチャ
ンネル型FETQ702に電流が流れ、カレントミラー
増幅回路72は活性化される。また、nチャンネル型F
ETQ201は制御信号TEにより遮断される。したが
って、この電源降圧回路102の動作は従来の電源降圧
回路602に係る動作と同一となり、内部電源Vint
は基準電圧Vrefと略等しい電圧となるように制御さ
れる。
【0021】一方、制御信号TEが”H”レベルの場合
には、インバータINV21の出力は”L”レベルとな
り、nチャンネルFETQ702を流れる電流は遮断さ
れ、カレントミラー増幅回路72は非活性化される。ま
た、nチャンネル型FETQ201は制御信号TEに応
答してON状態となり、節点21は”L”レベルとな
る。したがって、降圧用トランジスタQ707は、飽和
領域で動作するようになり、電圧降下が最小になるの
で、内部電源Vintの電圧は外部電源Vccと略等し
くなる。
には、インバータINV21の出力は”L”レベルとな
り、nチャンネルFETQ702を流れる電流は遮断さ
れ、カレントミラー増幅回路72は非活性化される。ま
た、nチャンネル型FETQ201は制御信号TEに応
答してON状態となり、節点21は”L”レベルとな
る。したがって、降圧用トランジスタQ707は、飽和
領域で動作するようになり、電圧降下が最小になるの
で、内部電源Vintの電圧は外部電源Vccと略等し
くなる。
【0022】図2は、上記の電源降圧回路における外部
電源Vccと内部電源Vintの電圧特性を示す。グラ
フ301は、制御信号TEが”L”レベルにおける特性
を示し、このプロット301は、図8の特性と同様の特
性となる。プロット302は、制御信号が”H”レベル
における特性を示し、外部電源Vccの電圧が4.0V
を超えた場合においても、内部電源Vintの電圧は4
外部電源Vccの電圧に略等しくなる。
電源Vccと内部電源Vintの電圧特性を示す。グラ
フ301は、制御信号TEが”L”レベルにおける特性
を示し、このプロット301は、図8の特性と同様の特
性となる。プロット302は、制御信号が”H”レベル
における特性を示し、外部電源Vccの電圧が4.0V
を超えた場合においても、内部電源Vintの電圧は4
外部電源Vccの電圧に略等しくなる。
【0023】図3は、図1における電源降圧回路102
を用いた半導体メモリ集積回路101のブロックを示
す。制御信号TEが”L”レベルの場合には、内部電源
Vintの電圧は略4.0Vとなり、この電圧がメモリ
回路603に供給される。半導体メモリ集積回路101
のバーンイン試験時においては、制御信号TEを”H”
レベルにする。内部電源Vintの電圧は外部電源Vc
cの電圧と略等しくなり、例えば、外部電源Vccの電
圧を7.0Vとすると内部電源Vintの電圧もまた略
7.0Vとなる。したがって、メモリ回路には内部電源
7.0Vが供給され、電圧ストレスによるエージング効
果が得られ、メモリセルの良、不良を出荷前に検査する
ことができる。
を用いた半導体メモリ集積回路101のブロックを示
す。制御信号TEが”L”レベルの場合には、内部電源
Vintの電圧は略4.0Vとなり、この電圧がメモリ
回路603に供給される。半導体メモリ集積回路101
のバーンイン試験時においては、制御信号TEを”H”
レベルにする。内部電源Vintの電圧は外部電源Vc
cの電圧と略等しくなり、例えば、外部電源Vccの電
圧を7.0Vとすると内部電源Vintの電圧もまた略
7.0Vとなる。したがって、メモリ回路には内部電源
7.0Vが供給され、電圧ストレスによるエージング効
果が得られ、メモリセルの良、不良を出荷前に検査する
ことができる。
【0024】図4は、本実施例の第2実施例に係る電源
降圧回路402を示す。制御信号NCはダイオード50
1のアノードに供給され、このカソード側はダイオード
D502のアノードに接続されている。ダイオードD5
01のカソードはpチャンネル型FETQ501のソー
スに接続されている。このpチャンネル型FETQ50
1のゲートは外部電源Vccに、ドレインはnチャンネ
ル型FETQ502のドレインに接続されている。nチ
ャンネル型FETQ502のゲートは外部電源Vcc
に、ソースはGNDに接地されている。nチャンネル型
FETQ502のドレインはインバータINV51の入
力端子に接続され、インバータINV51の出力端子は
インバータINV52の入力端子に接続される。このイ
ンバータINV52の出力信号は、上記第1実施例に係
る電源降圧回路の制御信号TEと同様に、インバータI
NV21の入力端子と、nチャンネル型FETQ201
のゲートに供給される。
降圧回路402を示す。制御信号NCはダイオード50
1のアノードに供給され、このカソード側はダイオード
D502のアノードに接続されている。ダイオードD5
01のカソードはpチャンネル型FETQ501のソー
スに接続されている。このpチャンネル型FETQ50
1のゲートは外部電源Vccに、ドレインはnチャンネ
ル型FETQ502のドレインに接続されている。nチ
ャンネル型FETQ502のゲートは外部電源Vcc
に、ソースはGNDに接地されている。nチャンネル型
FETQ502のドレインはインバータINV51の入
力端子に接続され、インバータINV51の出力端子は
インバータINV52の入力端子に接続される。このイ
ンバータINV52の出力信号は、上記第1実施例に係
る電源降圧回路の制御信号TEと同様に、インバータI
NV21の入力端子と、nチャンネル型FETQ201
のゲートに供給される。
【0025】本実施例の場合、ダイオードD501、D
502の順方向ON電圧が略0.8Vであり、また、p
チャンネルFETQ501の閾値電圧が0.7Vであ
る。よって、節点51における電圧がVcc+0.7V
を超えた場合、すなわち、制御信号NCがVcc+2.
3Vを超えた場合に、pチャンネル型FETQ501は
ONとなる。nチャンネル型FETQ502のトランジ
スタサイズをnチャンネル型FETのそれよりも大きく
した場合に、FETQ501がONになると節点52に
おける電圧は上昇し、FETQ502は遮断される。n
チャンネル型FETQ502の閾値も0.7Vとする
と、節点52における電圧は略Vcc+0.7Vとな
り、この電圧はインバータINV51,INV52によ
りVccに等しい電圧に変換される。よって、インバー
タINV52の出力は”H”レベルとなり、インバータ
INV21の出力は”L”レベルとなるので、カレント
ミラー回路は非活性となり、降圧用トランジスタQ20
1は上記第1実施例の動作と同様に、内部電源Vint
の電圧を外部電源Vccの電圧と略等しくする。
502の順方向ON電圧が略0.8Vであり、また、p
チャンネルFETQ501の閾値電圧が0.7Vであ
る。よって、節点51における電圧がVcc+0.7V
を超えた場合、すなわち、制御信号NCがVcc+2.
3Vを超えた場合に、pチャンネル型FETQ501は
ONとなる。nチャンネル型FETQ502のトランジ
スタサイズをnチャンネル型FETのそれよりも大きく
した場合に、FETQ501がONになると節点52に
おける電圧は上昇し、FETQ502は遮断される。n
チャンネル型FETQ502の閾値も0.7Vとする
と、節点52における電圧は略Vcc+0.7Vとな
り、この電圧はインバータINV51,INV52によ
りVccに等しい電圧に変換される。よって、インバー
タINV52の出力は”H”レベルとなり、インバータ
INV21の出力は”L”レベルとなるので、カレント
ミラー回路は非活性となり、降圧用トランジスタQ20
1は上記第1実施例の動作と同様に、内部電源Vint
の電圧を外部電源Vccの電圧と略等しくする。
【0026】節点51における電圧がVcc+0.7V
を超える場合、すなわち、制御信号がVcc+2.3V
より低い場合には、pチャンネル型FETQ501はO
FFとなる。FETQ501がOFFになると節点52
における電圧は、降下し、FETQ502はONとな
る。節点52における電圧は略GNDに等しい値となる
と、制御信号TEは”L”レベルとなり、上記第1実施
例に係る電源降圧回路102の動作と同様に、内部電源
Vintの電圧は基準電圧Vrefと略等しくなる。
を超える場合、すなわち、制御信号がVcc+2.3V
より低い場合には、pチャンネル型FETQ501はO
FFとなる。FETQ501がOFFになると節点52
における電圧は、降下し、FETQ502はONとな
る。節点52における電圧は略GNDに等しい値となる
と、制御信号TEは”L”レベルとなり、上記第1実施
例に係る電源降圧回路102の動作と同様に、内部電源
Vintの電圧は基準電圧Vrefと略等しくなる。
【0027】図5は、図4における電源降圧回路102
を用いた半導体メモリ集積回路401のブロックを示
す。制御信号NCが”L”レベルの場合には、内部電源
Vintの電圧は略4.0Vとなり、この電圧がメモリ
回路603に供給される。半導体メモリ集積回路401
のバーンイン試験時においては、制御信号NCにVcc
+2.3Vを超える電圧を印加する。、内部電源Vin
tの電圧は外部電源Vccの電圧と略等しくなり、例え
ば、外部電源Vccの電圧を7.0Vとすると内部電源
Vintの電圧もまた7.0Vとなる。したがって、メ
モリ回路には内部電源7.0Vが供給され、電圧ストレ
スにおけるエージング降下が得られる。この半導体メモ
リ集積回路401の通常使用状態においては、制御信号
NCの外部端子に外部電源Vccよりも高い電圧が供給
されることはないため、誤って、内部電源Vintの電
圧が外部電源Vccの電圧となるのを防止できる。
を用いた半導体メモリ集積回路401のブロックを示
す。制御信号NCが”L”レベルの場合には、内部電源
Vintの電圧は略4.0Vとなり、この電圧がメモリ
回路603に供給される。半導体メモリ集積回路401
のバーンイン試験時においては、制御信号NCにVcc
+2.3Vを超える電圧を印加する。、内部電源Vin
tの電圧は外部電源Vccの電圧と略等しくなり、例え
ば、外部電源Vccの電圧を7.0Vとすると内部電源
Vintの電圧もまた7.0Vとなる。したがって、メ
モリ回路には内部電源7.0Vが供給され、電圧ストレ
スにおけるエージング降下が得られる。この半導体メモ
リ集積回路401の通常使用状態においては、制御信号
NCの外部端子に外部電源Vccよりも高い電圧が供給
されることはないため、誤って、内部電源Vintの電
圧が外部電源Vccの電圧となるのを防止できる。
【0028】
【発明の効果】以上説明してきたように、本発明によれ
ば、電源降圧回路において、内部電源Vintの電圧を
外部電源Vccの電圧に切り替える機能を、簡単な回路
構成と切り替え動作で容易に実現できるという効果を得
られる。
ば、電源降圧回路において、内部電源Vintの電圧を
外部電源Vccの電圧に切り替える機能を、簡単な回路
構成と切り替え動作で容易に実現できるという効果を得
られる。
【0029】また、本発明に係る電源効果回路を半導体
集積回路に形成することにより、内部電源Vintの電
圧を基準電圧Vrefよりも高くすることができ、半導
体集積回路に電圧ストレスを加え、エージング効果を得
ることができる。
集積回路に形成することにより、内部電源Vintの電
圧を基準電圧Vrefよりも高くすることができ、半導
体集積回路に電圧ストレスを加え、エージング効果を得
ることができる。
【図1】本発明の第1実施例に係る電源降圧回路の回路
図である。
図である。
【図2】本発明の第1実施例に係る電源降圧回路の特性
図である。
図である。
【図3】本発明の第1実施例に係る電源降圧回路を用い
た半導体メモリ集積回路のブロック図である。
た半導体メモリ集積回路のブロック図である。
【図4】本発明の第2実施例に係る電源降圧回路の回路
図である。
図である。
【図5】本発明の第2実施例に係る電源降圧回路を用い
た半導体メモリ集積回路のブロック図である。
た半導体メモリ集積回路のブロック図である。
【図6】従来技術に係る電源降圧回路を用いた半導体メ
モリ集積回路である。
モリ集積回路である。
【図7】従来技術に係る電源降圧回路の回路図である。
【図8】従来技術に係る電源降圧回路の特性図である。
102 電源降圧回路 402 電源降圧回路 71 基準電圧発生回路 72 カレントミラー増幅回路 Q707 降圧用トランジスタ TE 制御信号 NC 制御信号 INV21 インバータ(第2制御回路) INV51 インバータ(第2制御回路) INV52 インバータ(第2制御回路) D501 ダイオード(第2制御回路) D502 ダイオード(第2制御回路) Q501 pチャンネル型FET(第2制御回路) Q502 nチャンンル型FET(第2制御回路) Q201 nチャンネル型FET(第1制御回路) 502 nチャンネル型FET Q501 pチャンネル型FET
Claims (1)
- 【請求項1】 定電圧信号を発生させる基準電圧発生回
路と、定電圧信号を基準入力ノードに供給されるカレン
トミラー増幅回路と、カレントミラー増幅回路の出力が
供給され変動電圧信号をカレントミラー増幅回路の変動
入力ノードに供給する降圧用トランジスタと、を有し、
半導体集積回路に含まれている電源降圧回路において、外部端子に接続されたダイオード列と上記ダイオード列
のアノードと接地端子との間に接続されゲートに電源に
接続されたpチャンネルトランジスタとnチャンネルト
ランジスタの直列接続体と上記pチャンネルトランジス
タと上記nチャンネルトランジスタとの共通ドレインに
接続された第1インバータ列とを有し、上記半導体集積
回路の昨日検査時に上記外部端子を経て供給される電源
電圧を超える電圧の 制御信号に応答して上記カレントミ
ラー増幅回路を非活性化させる第1制御回路と、ダイオード列と上記ダイオード列のアノードと接地端子
との間に接続されゲートに電源に接続されたpチャンネ
ルトランジスタとnチャンネルトランジスタの直列接続
体と上記pチャンネルトランジスタと上記nチャンネル
トランジスタとの共通ドレインに接続された第2インバ
ータ列と上記降下用トランジスタのゲートと接地端子と
の間に接続され第2インバータ列の出力で制御される接
地用トランジスタとを有し、 上記制御信号に応答して上
記降圧用トランジスタで発生する電圧降下を略最小にさ
せる第2制御回路と、を有することを特徴とする電源降
圧回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3077425A JP2776047B2 (ja) | 1991-02-28 | 1991-02-28 | 電源降圧回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3077425A JP2776047B2 (ja) | 1991-02-28 | 1991-02-28 | 電源降圧回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04274504A JPH04274504A (ja) | 1992-09-30 |
JP2776047B2 true JP2776047B2 (ja) | 1998-07-16 |
Family
ID=13633626
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3077425A Expired - Fee Related JP2776047B2 (ja) | 1991-02-28 | 1991-02-28 | 電源降圧回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2776047B2 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR960011205B1 (ko) * | 1993-11-08 | 1996-08-21 | 삼성전자 주식회사 | 반도체메모리장치의 안정된 파워-온을 위한 스타트-엎회로 |
JP3495787B2 (ja) * | 1994-06-30 | 2004-02-09 | 株式会社ルネサステクノロジ | 半導体装置 |
JP2002123501A (ja) | 2000-10-17 | 2002-04-26 | Mitsubishi Electric Corp | 半導体集積回路 |
JP6793586B2 (ja) | 2017-03-30 | 2020-12-02 | エイブリック株式会社 | ボルテージレギュレータ |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2855720B2 (ja) * | 1989-11-21 | 1999-02-10 | 日本電気株式会社 | 電圧変換回路 |
JPH03217915A (ja) * | 1990-01-24 | 1991-09-25 | Hitachi Ltd | 半導体集積回路装置 |
-
1991
- 1991-02-28 JP JP3077425A patent/JP2776047B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH04274504A (ja) | 1992-09-30 |
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Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |