KR950010129B1 - 전원 조절 회전 장치 - Google Patents

Abstract

내용 없음.

Description

전원 조절 회전 장치

제1도는 대응하는 캐패시터로 저장되기 위해 샘플화되는 “2VBE” 및 “VBE”와 비교기 소자로 구성된 디바이스(31)를 가지며 비교 모드에서 동작하는 전원 조절회로 장치도.

제2도는 출력 전압을 입력 캐패시터(49)로 샘플화하기 위해 배치되며 자동제로(오프 세트) 모드에서 동작하는 샘플데이타 대역 간격 비교기 회로도.

제3도는 기준 캐패시터(43) 양단에서 VREF를 형성하며 증폭모드에서 동작하는 전원 조절 회로 장치도.

제4도는 하나의 값이 다른 값의 2배가 될 수 있는 제1 및 제2 “VBE”값과, 이들 사이의 차를 설정하기 위한 회로도.

제5도는 본 발명의 연산 증폭기 및 비교기를 고이득용으로 구성한 증폭기 도시도.

* 도면의 주요부분에 대한 부호의 설명

19 : 래치 21 : 반대방향 반전기

31 : 증폭기 33 : 스위치

본 발명은 반도체 칩 디바이스에서 전원을 조절하는 기술에 관한 것이다.

많은 반도체 칩 디바이스에서는 공급전압 레벨 VDD의 레벨이 감소될때 백업(back up) 배터리를 사용한다. 상기 백업회로는 물론 자체에서 레벨이 감소할 수 있다.

따라서, 공급 전압 레벨 VDD 및 리듬 배터리등에 의해 제공되는 백업 전압 레벨 VBATT를 조절하며, 이것을 안정한 기준 전압과 비교하는 것이 필요하며 또한 유용하다.

상기 비교를 이행하는 회로는 상기전압 공급 레벨이 예정된 임계치 이하인가를 검출하는 비교기 소자를 포함한다. 약 5볼트인 VDD에 대한 비교 임계치는 예를들어 약 4볼트로 될 수 있으며, 3볼트인 VBATT에 대한 임계치는 교대로 2.5볼트만으로 될 수 있다.

설정된 임계치 양단의 강하가 발생하면,비교기는 설계에 부합되어 상태를 변경시키며 논리 신호를 보내어 특정한 전압공급에 의해 파워(power)되는 메모리 장치의 모든 부분 또는 최소한의 영향을 받는 부분을 판독 및 기록하는 것을 방지한다.

공급 전압 VDD의 레벨은 통상 5볼트이다. 부가적인 배경에 의해, 반도체 메모리 칩 및 디바이스로써 선택하여 자주 사용하는 베터리는 리듬 베터리이다. 특히, 상기 베터리는 Mostek MK 48 ZO2 생산 라인에서 메모리 백업 목적으로 사용된다. 백업 전압 레벨 VBATT는 정상 공급 전압보다 통상 낮다. 특히, VBATT는 약 3볼트의 레벨로 될 수 있다.

다수의 반도체 메모리는 공지되어 있다. 상기 논의를 할 목적으로, P-웰 및 N-웰 메모리 디바이스를 고려하는 것이 유용하다.

공급 전압 강하가 “npn”바이폴라 기판을 사용하는 P-웰메모리 디바이스에 비교적 쉽게 검출되는 반면에, 상기 전압 강하는 N-웰 디바이스에서 매우 어렵게 검출된다.

P웰 메모리에서 공급 전압 강하의 검출은 공급 전압 레벨 VDD를 조절하기 위해서 대역간격 형태인 비교기를 통상 사용한다. 이것은 일련의 저항기쌍을 구비하는 전압 분할기 양단에 조절되는 공급 전압 VDD을 인가함으로써 수행되어, 예를들어, 볼트인 백업 전압 공급 VBATT가 조절되는 경우, 비교기용 세트트립(trip) 전압을 약 2.5볼트로 설정한다.

일련의 저항기간의 노드에서 트립 전압은 선택된 에미터트랜지스터를 통해 접지에 일정한 전류를 생성하며 두개의 또다른 “npn”트랜지스터의 베이스를 구동시키는 에미터를 가진 “npn”트랜지스터의 베이스에 인가된다. 상기 트립 전압은 대응하는 에미터 저항기를 통해 접지에 제1 및 제2선택된 출력 전류를 구동시킨다. 트랜지스터중 하나는 중심 노드를 갖는 일련의 저항기쌍에 의해 세트된 상대적으로 큰 전류를 이동시키는 다수의 에미터 트랜지스터이다. 나머지 트랜지스터는 하나의 에미터 저항기를 가지며 적은 전류를 통과시킨다.

상기 기술에 따라, 더 큰 출력 전류는 매우 민감하고 직류 교류 변환기(chopper)로 안정화된 비교기의 정극성 입력에 연결된 노드를 갖는 일련의 저항기쌍을 통해 교대로 구동되고, 저전류값 트랜지스터의 에미터 트랜지스터 양단간에 전압 레벨이 비교기의 부극성 또는 반전 입력을 구동한다.

비교기에서 충분한 입력값 차이로써, VDD 또는 VBATT가 선택된 레벨이상으로 감소될때, 메모리 장치 또는 칩을 턴-오프시키는 출력 전압이 발생된다. 특히, 트립 전압이 실리콘의 에너지 대역간격 전압의 2배, 즉, 1.26볼트의 2배로 선택될 수 있다. 이것은 비교기에 대해 입력 저항기 값을 적절하게 선택함으로 이행된다.

N-웰 디바이스에서, 전압 강하는 쉽게 검출되지 않는다. 특히, P-웰 디바이스에서 사용되는 전압 분할기 비교기 회로는 N-웰 디바이스에는 사용될 수 없다. 왜냐하면 상기 회로를 N-웰 디바이스에 직접적으로 사용할때 비교기가 VDD를 기준으로 하는데 VDD가 강하되기 때문이다.

본원의 설명은 N-웰 형태의 반도체 메모리 디바이스에서 설정된 기준 레벨 이하로 공급 전압 레벨 강하를 효과적으로 검출할 수 있도록, 안정된 기준 전압을 포함하는 장치에 관한 것이다. 상기 장치는 메모리 장치에 관해 판독 및 기록을 방지하기 위해 논리 신호를 효과적으로 보내기 위한 비교기를 포함한다.

특히, 공급 전압 레벨 VDD을 참고로 하는 비교기 대역간격 대신에, 비교기는 기준점으로서 집저 또는 VSS를 사용한다.

본 발명에 의하면, 스위치된 캐패시터 장치는 대역간격 기준 회로에 의해 설정되는 기준 전압을 저장하고 난후 기준 전압을 전원 전압 레벨 VCC 또는 베터리 전압 VBATT와 비교하도록 사용된다. 스위치된 캐패시터 장치는 기준 전압을 샘플링하는 동안에 연산 증폭기로써, 연속적인 비교 동작동안 비교기로써 작동하는 신호 증폭기를 사용한다. 이것은 전체적인 디바이스수를 감소시키는데, 왜냐하면 증폭기 소자의 전체수가 감소되기 때문이다.

또, 본 발명은 자동 제로 능력을 특징으로 한다. 자동-제로는 비교기의 입력에서 연산 사이클 사이에서 발생될 수 있는 어떤 오프셋 전압 레벨을 감소시킴으로 이행된다.

이하, 도면을 참조로 본 발명을 이행하는 가장 적절한 형태를 상세히 기술하기로 한다.

제1도는 본 발명의 회로 장치(13)를 도시한 것이며, 여기서, 논리 신호 “1” 또는 “0”은 선택된 N-웰 CMOS반도체 메모리 디바이스(도시되어 있지 않음)를 효과적으로 디스에이블(disable)하기 위해 출력(17)에서 발생되며, 상기 디바이스는 양호한 실시예에서, 예를들어, 5볼트의 10% 내에서 충분한 전압 레벨 VDD 또는 VBATT를 전원(39)에서 유지한다. 상기 논리신호는 래치(19)에 의해 출력(17)에서 유지되며, 이 경우 상기 래치는 한쌍의 병렬로된 반대방향 반전기(21)를 구비한다.

제1모드로 작동되는 동안에, 증폭기 다비이스(31)는 제5도에서 제시된 바와 같은 비교기 소자로 구성된다. 상기 논리 출력은 스위치(33)를 통해 설정되며, 상기 스위치는 예를들어 제1위상의 동작 동안에 폐쇄되는 전송 게이트이며, 상기 제1위상 동작은 클럭 “øA”가 높게 세트되어 래치(19)로 출력된 비교기(31)의 적용을 인가하는 동안 시간 주기로 정의될 수 있으며, 상기 스위치는 래치(19)를 비교기(31)의 출력으로부터 분리시키기 위해 클럭 “øA”가 낮게 될때 개방된다.

상기 작동을 하는 동안에, 증폭기(31)는 입력단자(4)에 연결된 베터리 전원(VDD)이 설정된 임계 전압(VREF) 이하일때 비(non)-제로 출력을 발생한다. 전압 VREF는 증폭기(31)의 반전 입력(1)을 적용시키기 위해 캐패시터(C3,43)상에서 일시적으로 설정된다.

전송게이트인 다수의 스위치(33,33',133,233,333,333' 및 433',433)는 제1도에 도시했듯이 개방되거나 폐쇄되고(즉, 클럭(“øA” 및 “øAC”)의 제어하에서 전송게이트(33,33',433 및 433) 모두는 폐쇄되며, 클럭(“øB”,“øC” 및 “øBC”)의 제어하에서 전송 게이트(133,233,333' 및 333) 모두는 개방된다. 각각의 노드(36) 및 (37)에서 도시된 전압값(“2VBE” 및 “△VBE”)은 소자(41) 및 (42)로써 표시된 바와 같은 각각의 캐패시터 C1 및 C2상에서 각각 샘플화된다. 전압 “2VBE” 및 “△VBE”를 설정하는 방법은 제4도에 도시되어 있다.

또, 상기 동일 클럭 주기, 즉, “폐쇄된 øA” 동안에 캐패시터 C3(캐패시터(43))상에 존재하는 VREF값은 상술한 바와 같이 VDD 또는 VBATT와 비교된다. 또, 증폭기(31)의 출력(3)으로부터의 신호는 출력리드(17)상으로 래치된다.

특히, VREF는 상술한 동작 사이클 동안에 C3 상에서 설정된다. 이것은 제3도와 관련되어 하기에서 설명되는 것과 같다.

VREF를 증폭기(31)의 반전 입력(1)에 인가하기 위해, 캐패시터(43, 즉, C3)에 인접되는 게이트(433,433'(“øAC”))는 폐쇄된다. 각각의 전송 게이트(433' 및 433)는 위상 “A” 및 위상 “C” 동안에 폐쇄된다. 반면, 전송 게이트(333 및 333')(“øBC”)는 제1도에 도시된 바와 같을때 개방되나, 하기 설명되듯이 위상“B”및 위상“C”가 동작동안 교대로 폐쇄된다.

제1도에 추가되어, 선택된 게이트(133,øB)는 클럭위상 “øA” 동안에 개방되어 동작 사이클 동안에 분리된 두상태로 구분한다. 상기 두 상태는 2VBE 및 △VBE를 C1 및 C2상으로 각각 샘플화하는 것과, VREF를 캐패시터(43)에 대해 증폭기(31)의 반전입력(1)으로 인가하는 것이며, 나머지 입력(2)은 전압 VDD 또는 배터리 전압 VBATT를 공급하기 위해 게이트(33',øA)를 통해 비교되며, 회로(13)는 상기 두 전압에 따라 조절된다.

제2도는 연속되는 “자동 제로”(제로 오프세트) 동작 모드 동안 제1도의 장치를 도시한 것이다. 여기서 클럭 “øC” 는 높으며 “øC”에 종속되는 스위치(333)가 폐쇄되도록 한다. 상기 모드 동작동안, 증폭기(31)에 대한 반전(1) 및 비반전(2) 입력 사이의 차인 전압 “VOS”는 캐패시터(49)로 언급된 캐패시터로 샘플화되어, 샘플링되는 동안에 증폭기(31)에서 발생되는 오프셋 전압을 효과적으로 보상한다.

환언하면, 사이클로부터 사이클까지 회로(13)는 모든 동작 사이클 동안에 캐패시터(49)의 단자(6) 및 단자(7)간에 보상전압을 일단 인가함으로 오프셋 전압을 자동적으로 제로아웃시킨다. 이것은 “2VBE”와 “△VBE”의 합인 대역간격 전압을 캐패시터(49)의 한쪽을 접지시켜 0로 되도록 세팅함으로써 이행된다.

환언하면, 연산 증폭기(31)는 캐패시터(49), 단자(7)에서의 반전 입력에 반대인 전압 VOS를 수신한다. 또, 캐패시터(49)의 단자(6)는 제2도에 도시된 바와 같이, 전송게이트(333)를 통해 접지 단자(10)에 연결된다.

또, 다른 사이클의 동작을 준비하기 위해, 캐패시터(43)는 방전 또는 접지된다.

다음에, 제3도는 또다른 동작 모드의 증폭 모드하에서의 제1도 및 2도의 장치를 도시한 것이다. 상기 위상에서, 캐패시터 C1 및 C2를 방전시킴으로써 VERF가 캐패시터 C3 양단에 형성된다. 또, 클럭 “øB”는 높게 세트되며, 틀럭 “øA” 및 “øC”가 낮게 세트된다.

특히, 제3도는 제1도의 비교기로서 보다도 그리고 제2도에 도시된 분리된 소자로서 보다도 연산 증폭기로 동작하는 증폭기(31)를 가진 회로(13)를 도시한 것이다. VREF는 C1으로부터의 “2VBE” 및 C2로부터의 “△VBE”를 더해서 캐패시터(43)의 단자(8 및 9)간에 형성되며 그때 전송 게이트(33.33'ø“A”)는 개방되며 이송 게이트(133,øB)는 폐쇄된다.

상기 사이클동안 VDD 및/또는 VBATT가 분리되며, 증폭기(31)에 대한 정극성 입력은 접지단자(5)에 연결된다.

오프셋 전압 VOS는 다음의 “øA”사이클을 기대하면서 캐패시터(49)상에서 유지된다.

제4도는 종래 기술에 따라 입력치 “VBE” 및 “△VBE”의 설정을 도시한 것이다. 특히, 상기 각각의 값을 설정하기 위한 적절한 방법은 두 병렬 트랜지스터 Q1 및 Q2(예로서 npn 타입의 트랜지스터 55 및 56)의 베이스 및 콜렉터를 접지에 접속시키며, 상기 트랜지스터 각각의 에미터에 다른 선택된 전류밀도인 xIc 및 Ic 각각을 공급하다(여기서, “x”는 트랜지스터) Q1의 에미터의 입력에 대한 전류치가 선택되는 인자이다. 트랜지스터 Q2는 입력 전류 레벨(Ic)에 대한 전류밀도를 감소시키기 위한 다수의 에미터를 가진다. 트랜지스터 Q2는 입력 전류 레벨(Ic)에 대한 전류밀도를 감소시키기 위한 다수의 에미터를 가진다. 트랜지스터 Q1의 에미터는 전압 레벨 “1VBE”에 세트되며 트랜지스터 Q2의 에미터와 트랜지스터 Q1의 에미터 사이의 전압 레벨차는 전압 레벨 “△VBE”에 세트된다.

전류원 Ic(58) 및 xIc(57)는 소정의 전류 레벨에 대응하는 각 에미터와 직렬로 되어 있는 적절한 크기의 저항기를 삽입시킴으로 간단히 설정된다. 제1도 내지 3도에서의 노드(36)에서의 노드(36)에 요구되는 “2VBE”값을 설정하기 위해, 공지된 바와 같이 두개의 트랜지스터(Q1)가 직렬로 배치된다.

제5도는 전체적인(overall) 디바이스 수를 감소시키기 위해 증폭기(31)가 비교기 또는 연산 증폭기중의 어느 한 형태를 가지는가를 나타낸 것이다. 특히, 증폭기(31)의 기본적인 내부의 상세한 것이 제5도에 도시된다. 이것은 차동 증폭기 스테이지(31') 및 출력 이득 스테이지(31'')를 포함한다.

차동 증폭기 스테이지(31')는 공지된 바와 같이 일정한 전류원(77)을 통해 전원 공급원 VDD에 각각 접속된 P-채널 MOS트랜지스터(71) 및 (72)를 각각 포함한다. 도시된 상기 트랜지스터(71) 및 (72)는 상술한 바와 같이 증폭기(31)에 대한 반전 및 비반전 입력 각각을 구성하는 게이트를 포함한다.

차동 스테이지(31')는 드레인에서 VSS 또는 접지에 접속되는 n-채널 MOS 트랜지스터(73) 및 (74)도 포함한다.

트랜지스터(73) 및 (74)는 소오스 접속점에서 P채널 트랜지스터(71) 및 (72)의 각 소오스에 각각 접속되어 있다. 또, n채널 트랜지스터(73) 및 (74)의 게이트는 n채널 트랜지스터(73)의 소오스뿐만 아니라 서로에 접속되어 있다. 상기 접속은 전류 미러효과를 나타내며, 상기 효과는 트랜지스터(71) 및 (73)를 통한 전류가 트랜지스터(74)를 통한 전류와 동일하게 한다.

증폭기(31)의 이득 스테이지에서, n채널 트랜지스터(91)는 드레인 접지되어 있으며 소오스에서 VDD로부터 선택된 일정한 전류 레벨로써 제공된다. 이들 사이의 노드(78')는 증폭기(31)의 출력, 즉 VOUT이다. 상기 노드는 상술한 스위치(33)에 접속되어 있다.

또, 노드(78')는 제어가능한 전송 게이트 또는 스위치(83)의 캐패시터 “Cc”를 안정화시키기 위해 접속되어 있다. 환언하면, 연산 증폭기로 작동하기 위한 증폭기(31)에서 높은 이득 및 안정성이 중요하게 요구된다. 따라서, 게이트(83)는 폐쇄되며, 캐패시터(84)는 접속되어 안정화용 회로내에 작동한다. 제어 라인(82)는 “TG1”으로 나타낸 전송 게이트(83)의 작동부로 향한다. 어느 경우에도, 이득 트랜지스터(91)의 게이트는 차동 증폭기(31')의 출력모드(75)에 의해 제어되며, 방향을 가지며 영향을 받는다.

상술한 지식은 본 발명의 분야에 숙련된 사람에게 본 발명의 범주에 속하는 다른 실시예를 이해할 수 있게 한다. 따라서, 본 발명의 범주 및 한계는 첨부된 청구범위에 한정되는 것을 인지해야 한다.

Claims (4)

1. N-웰 CMOS장치의 전원을 조절하기 위한 회로장치에 있어서, 반전 입력과, 비교 모드 및 증폭 모드를 포함하는 모드들간에 스위치되는 비반전 입력과 단일 출력(3)을 갖는 증폭기(31), 출력단자(17)와, 조절되는 공급 전압(VDD, VBATT)을 인가하는 입력 단자(4)와, 증폭 수단(31)의 출력(3)의 출력 단자(17)간에 직렬로 연결시켜, 폐쇄되었을때 출력(3)을 출력 단자(17)에 연결시키는 제1스위치 수단(33)과, 입력단자(4) 및 증폭 수단의 2개의 입력(1,2)중 하나간에 연결되어, 폐쇄되었을때 공급 전압(VDD, VBATT)의 샘플을 증폭 수단의 상기 하나의 입력에 제공하는 제2스위치 수단(33')과, 접지 단자(5)와, 접지 단자(5) 및 증폭 수단의 상기 하나의 입력간에 연결되어, 상기 제2스위치(33')와 위상이 어긋나게 동작되는 제3스위치 수단(333')과, 제1 및 2단자(8,9)를 가지며, 공급전압(VDD, VBATT)과 비교하기 위한 기준 전압(VREF)을 주기적으로 저장하는 제1캐패시터 수단(43)과, 상기 제1캐패시터 수단(43)에 기준 전압을 주기적으로 저장하는 수단(133,333)과, 제4(233), 제5(433'), 제6(333) 및 제7(433) 스위치수단과, 증폭기 수단의 두 입력중 하나에 연결되는 제1단자(7)와, 상기 제5(433') 스위치에 의해 제1캐패시터(43)의 제1단자(8)에 그리고 제6스위치 수단(333)에 의해 제1캐패시터 수단(43)의 제2단자(9)에 연결되는 제2단자(6)를 포함하며, 상기 제1캐패시터 수단(43)의 상기 제2단자(9)도 제7스위치 수단(433)에 의해 접지 수단(10)에 연결되는 입력 캐패시터 수단(49)을 구비하는데, 상기 제4스위치 수단(233)은 증폭기 수단(233)은 증폭기 수단(31)의 출력(3)과 증폭기의 다른 입력 사이에 연결되며, 증폭기 수단(31)의 출력(3)에 입력 캐패시터 수단(49)의 한 단자를 주기적으로 연결되는 것을 특징으로 하는 전원 조절 회로 장치.
2. 제1항에 있어서, 공급 전압(VDD, VBATT)의 샘플은 증폭기의 비반전 입력(2)에 인가되며, 기준전압 오프셋 전압은 반전 입력(1)에 인가되는 것을 특징으로 하는 전원 조절 회로 장치.
3. 제1항에 있어서, 비교 모드(제1도) 동안 비반전 입력(2)은 공급 전압을 인가하는 입력단자(4)에 접속되며 반전 입력(1)은 입력 캐패시터(49) 양단에 전압을 인가하고, 제로 오프셋 모드(제2도)동안 비반전단자(2)는 접지에 접속되고 반전 단자(1)는 출력(3)에 접속되고 입력 캐패시터(49)의 제2단자(6)는 접지(10)에 접속되어 제로 오프셋 전압이 입력 캐패시터(49)에 저장되며, 증폭 모드(제3도) 동안 기준 전압(VREF)은 제1캐패시터(43) 양단에 설치되고 입력 캐패시터(49)에서 제로 오프셋 전압과 결합되어, 증폭기 수단의 상기 3개의 동작모드가 실현되도록, 스위치를 세팅하는 수단과 또한 결합하는 것을 특징으로 하는 전원 조절 회로 장치.
4. 제1항에 있어서, 제1모드(제1도) 동안 제1(33) 제2(33'), 제5(433') 및 제7(433) 스위치는 폐쇄되고 제3(333') 제4(233) 및 제6(333) 스위치는 개방되며, 제2모드(제2도)동안 제1(33) 제2(33') 스위치는 개방되고 제3(333') 제4(233) 제5(433') 제6(333) 및 제7(433) 스위치는 폐쇄되며, 제3모드(제3도)동안 제1(33), 제2(33'), 45(233), 제5(433') 및 제7(433) 스위치는 개방되고 제3(333') 및 제6(333) 스위치가 폐쇄되도록 스위치를 세팅하는 수단과 또한 결합하는 것을 특징으로 하는 전원 조절로 장치.

Images