JPS6285458A - 半導体チツプのための電源監視回路 - Google Patents
半導体チツプのための電源監視回路Info
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- JPS6285458A JPS6285458A JP61205004A JP20500486A JPS6285458A JP S6285458 A JPS6285458 A JP S6285458A JP 61205004 A JP61205004 A JP 61205004A JP 20500486 A JP20500486 A JP 20500486A JP S6285458 A JPS6285458 A JP S6285458A
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- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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- G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
- G01R19/16533—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体チップの電源監視に関する。
従来の技術並びに発明の解決すべき問題点多くの半導体
チップは、その電源電圧レベル■。Ｄが降下した場合に
備えてバックアップ電源回路を使用している。このバッ
クアップ電源回路は、また当然にそれ自体の電圧降下を
生じる可能性もある。
チップは、その電源電圧レベル■。Ｄが降下した場合に
備えてバックアップ電源回路を使用している。このバッ
クアップ電源回路は、また当然にそれ自体の電圧降下を
生じる可能性もある。
そこで、電源電圧レベルＶＩＩｎとリチウム電池あるい
は他の電源から供給されるバックアップ電圧レベルＶＢ
ＡＴＴとの双方を、安定した参照電圧に対比して比較す
ることが必要かつ有利である。
は他の電源から供給されるバックアップ電圧レベルＶＢ
ＡＴＴとの双方を、安定した参照電圧に対比して比較す
ることが必要かつ有利である。
比較を行う回路は、電源電圧レベルが所定の閾値を下回
ったかどうかを検知する比較器要素を当然に有している
。約５ボルトの電源電圧■。０と比較する閾値は例えば
４ボルトあればよく、一方、３ボルトの電圧ＶＢＡＴＴ
に対して必要な閾値は２．５ボルトに過ぎない。
ったかどうかを検知する比較器要素を当然に有している
。約５ボルトの電源電圧■。０と比較する閾値は例えば
４ボルトあればよく、一方、３ボルトの電圧ＶＢＡＴＴ
に対して必要な閾値は２．５ボルトに過ぎない。
所定の閾値を越える電圧降下が発生ずると、比較器はそ
の設計に従って状態を変化し、その電源により駆動され
るメモリ装置の全であるいは少なくとも影響のある部分
の読み書きを禁止する論理信号を出力する。
の設計に従って状態を変化し、その電源により駆動され
るメモリ装置の全であるいは少なくとも影響のある部分
の読み書きを禁止する論理信号を出力する。
典型的な電源電圧■Ｉ］。は、約５ボルトである。一方
、背景として、半導体記憶素子あるいは装置に屡々使用
される電池は、リチウム電池である。このような電池は
、モスチック社の商品名Ｍ Ｋ４８２０２の製品におい
て記憶装置のバックアップのために用いられている。バ
ックアップ電圧レベルＶＢＡＴＴは通常の電源電圧より
も低い。実際には、ＶＲＡＴＴは約３ボルトあればよい
。
、背景として、半導体記憶素子あるいは装置に屡々使用
される電池は、リチウム電池である。このような電池は
、モスチック社の商品名Ｍ Ｋ４８２０２の製品におい
て記憶装置のバックアップのために用いられている。バ
ックアップ電圧レベルＶＢＡＴＴは通常の電源電圧より
も低い。実際には、ＶＲＡＴＴは約３ボルトあればよい
。
多くの種類の半導体記憶装置が知られているが、ここで
検討するために、ＰウェルおよびＮウェルの記憶装置を
比較することが有意義である。すなわち、“ｎｐｎ”バ
イポーラ構成のＰウェル記憶装置においては、電源電圧
の降下を検知することは比較的容易であるが、Ｎウェル
の装置においては、このような電圧降下を検知すること
は困難である。
検討するために、ＰウェルおよびＮウェルの記憶装置を
比較することが有意義である。すなわち、“ｎｐｎ”バ
イポーラ構成のＰウェル記憶装置においては、電源電圧
の降下を検知することは比較的容易であるが、Ｎウェル
の装置においては、このような電圧降下を検知すること
は困難である。
Ｐウェル記憶装置における典型的な電源電圧降下検知は
、バンドギャップ型の比較器を使用して供給電圧ＶＩＩ
ｎを監視する。例えば、監視すべきバックアップ電源電
圧が３ボルトの場合は、直列に接続された１対の抵抗素
子の両端に、監視すべき電源電圧ＶＤＤを印加して、比
較器のために約２．５ボルトの設定したトリップ電圧を
発生することによって行われる。
、バンドギャップ型の比較器を使用して供給電圧ＶＩＩ
ｎを監視する。例えば、監視すべきバックアップ電源電
圧が３ボルトの場合は、直列に接続された１対の抵抗素
子の両端に、監視すべき電源電圧ＶＤＤを印加して、比
較器のために約２．５ボルトの設定したトリップ電圧を
発生することによって行われる。
直列接続された抵抗素子の間のノードにおけるトリップ
電圧は、゛′ｎｐη″トランジスタのベースに印加され
、そのエミッタは、選択されたエミックトランジスタを
通じて接地に流れる一定の電流を生成し、更に、２つの
’ｎｐｎ”トランジスタのベースを駆動する。これによ
り、それぞれ付属するエミック抵抗を介した接地への第
１ならびに第２の選択された出力電流が供給される。ト
ランジスタのひとつは、複数のエミッタを備えるトラン
ジスタであって、直列な１対の抵抗の中央ノードにより
設定された比較的大電流を流す。他方のトランジスタは
単一のエミック抵抗を有し、より小さな電流を流す。
電圧は、゛′ｎｐη″トランジスタのベースに印加され
、そのエミッタは、選択されたエミックトランジスタを
通じて接地に流れる一定の電流を生成し、更に、２つの
’ｎｐｎ”トランジスタのベースを駆動する。これによ
り、それぞれ付属するエミック抵抗を介した接地への第
１ならびに第２の選択された出力電流が供給される。ト
ランジスタのひとつは、複数のエミッタを備えるトラン
ジスタであって、直列な１対の抵抗の中央ノードにより
設定された比較的大電流を流す。他方のトランジスタは
単一のエミック抵抗を有し、より小さな電流を流す。
この技術によれば、電流出力の大部分は一対の直列抵抗
を介して流され、その一対の直列抵抗の間のノードは、
高感度なチョッパ兼安定化比較器の非反転入力に接続さ
れる。低電流トランジスタのエミック抵抗の両端間電圧
が、チョッパ兼安定化比較器の反転入力に印加される。
を介して流され、その一対の直列抵抗の間のノードは、
高感度なチョッパ兼安定化比較器の非反転入力に接続さ
れる。低電流トランジスタのエミック抵抗の両端間電圧
が、チョッパ兼安定化比較器の反転入力に印加される。
■ＩＩＩ＋あるいはＶ ＢＡ Ｔ Ｔが一定の所定電圧
を越えて降下し、比較器の人力に十分な差が生じると、
問題の記憶回路即ちメモリチップをオフする出力電圧が
発生される。実際には、トリップ電圧は、シリコンのエ
ネルギバンドギャップ電圧の２倍即ち１．２６ボルトの
２倍を選択する。これは、比較器の人力抵抗の値を適当
に選択することによってなされる。
を越えて降下し、比較器の人力に十分な差が生じると、
問題の記憶回路即ちメモリチップをオフする出力電圧が
発生される。実際には、トリップ電圧は、シリコンのエ
ネルギバンドギャップ電圧の２倍即ち１．２６ボルトの
２倍を選択する。これは、比較器の人力抵抗の値を適当
に選択することによってなされる。
Ｎウェル装置については、電圧降下は容易に検知するこ
とはできない。詳細に言えば、Ｐウェル装置に使用され
た電圧分割比較回路はＮウェル装置には使用できない。
とはできない。詳細に言えば、Ｐウェル装置に使用され
た電圧分割比較回路はＮウェル装置には使用できない。
何故ならば、この回路をそのままＮウェル装置に使用す
ると、比較器が電圧降下を発生したＶＤＤを参照するか
らである。
ると、比較器が電圧降下を発生したＶＤＤを参照するか
らである。
問題点を解決するための手段
そこで、本発明によるならば、Ｎウェル型半導体装置の
電源電圧が、所定の参照電圧をよりも低く降下したこと
を検知することができる安定した電圧基準を有する回路
が提供される。更に、本発明による回路は、問題のメモ
リ装置の読み書きを禁止する論理信号を発生する比較器
を有している。
電源電圧が、所定の参照電圧をよりも低く降下したこと
を検知することができる安定した電圧基準を有する回路
が提供される。更に、本発明による回路は、問題のメモ
リ装置の読み書きを禁止する論理信号を発生する比較器
を有している。
実際には、比較器のバンドギャップを電源電圧レベル■
。０と比較する代わりに、比較器はその基準として接地
レベルあるいはＶＳＳを使用する。
。０と比較する代わりに、比較器はその基準として接地
レベルあるいはＶＳＳを使用する。
本発明に従えば、切り換えキャパシタ回路が、バンドギ
ャップ基準回路の生成する参照電圧を記憶し、この参照
電圧を電源電圧■。０あるいは電池電圧ＶＢＡＴＴと比
較する。切り換えキャパシタ回路は、参照電圧サンプリ
ング中はオペレーショナルアンプどして動作し、これに
続く比較動作においては比較器として動作する信号増幅
器を使用する。この構成は、増幅素子の合計数を減じる
ので、装置全体での素子数を減少する。
ャップ基準回路の生成する参照電圧を記憶し、この参照
電圧を電源電圧■。０あるいは電池電圧ＶＢＡＴＴと比
較する。切り換えキャパシタ回路は、参照電圧サンプリ
ング中はオペレーショナルアンプどして動作し、これに
続く比較動作においては比較器として動作する信号増幅
器を使用する。この構成は、増幅素子の合計数を減じる
ので、装置全体での素子数を減少する。
更に、本発明は、自動” ｏ ”機能を特徴とする。
自動パ０”機能は、比較器の人力で動作サイクル間に発
生ずるオフセット電圧を短絡することによって、実現さ
れる。
生ずるオフセット電圧を短絡することによって、実現さ
れる。
実施例
以下、添付図面を参照して本発明を説明する。
第１図は、本発明に従う回路１３の構成を示し、出力１
７は、選択したＮウェルＣＭＯＳ半導体記憶装置く不図
示）をディスエイプルにする１″あるいは“０″の論理
信号を出力する。好ましい実施例においては、そのディ
スエイプル動作は、例えば５ボルトの１０％以内に電源
３９の電圧レベルｖａｎまたはＶＢＡＴＴが十分に維持
されているかどうかによる。この論理信号は、この実施
例の場合、並列に互いに反対の向きに接続された１対の
インバータ２１により構成されるラッチ１９によって、
出力１７に保持される。
７は、選択したＮウェルＣＭＯＳ半導体記憶装置く不図
示）をディスエイプルにする１″あるいは“０″の論理
信号を出力する。好ましい実施例においては、そのディ
スエイプル動作は、例えば５ボルトの１０％以内に電源
３９の電圧レベルｖａｎまたはＶＢＡＴＴが十分に維持
されているかどうかによる。この論理信号は、この実施
例の場合、並列に互いに反対の向きに接続された１対の
インバータ２１により構成されるラッチ１９によって、
出力１７に保持される。
動作の第１モードの間は、第５図に示すように、増幅器
３１は比較器として構成される。その論理信号は、スイ
ッチ３３を介して出力される。そのスイッチ３３は、例
えば、クロック゛φＡ”が“１″にセットされて比較器
３１の出力がラッチ１９に出力される期間と定義するこ
とができる第１の動作のフェイズの間は閉じており、一
方、比較器３１の出力からラッチ１９を分離するために
クロック゛′φＡ ”が′Ｏ″のときは開放しているト
ランスミッションゲートである。
３１は比較器として構成される。その論理信号は、スイ
ッチ３３を介して出力される。そのスイッチ３３は、例
えば、クロック゛φＡ”が“１″にセットされて比較器
３１の出力がラッチ１９に出力される期間と定義するこ
とができる第１の動作のフェイズの間は閉じており、一
方、比較器３１の出力からラッチ１９を分離するために
クロック゛′φＡ ”が′Ｏ″のときは開放しているト
ランスミッションゲートである。
この動作の間、増幅器３１は、電源３９における■。Ｄ
または電池電源が所定の閾値電圧ＶＲＥＦよりも低下し
たときに論理値” ｏ ”でない出力を発生する。電圧
ＶＲＥＦは、一時的にキャパシタＣ３すなわち要素４３
に生成され、最終的には増幅器３１の反転入力に印加さ
れる。
または電池電源が所定の閾値電圧ＶＲＥＦよりも低下し
たときに論理値” ｏ ”でない出力を発生する。電圧
ＶＲＥＦは、一時的にキャパシタＣ３すなわち要素４３
に生成され、最終的には増幅器３１の反転入力に印加さ
れる。
様々なスイッチ３３．１３３．２３３．３３３および４
３３即ちトランスミッションゲートが第１図に示すよう
に開放または閉成されている場合（例えば、クロック゛
φΔ゛′および“φＡＣ”で制御されるトランスミッシ
ョンゲート３３および４３３は全て閉じ、クロックパφ
Ｂ ”、“φＣ″および“φＢＣ”で制御されるトラン
スミッションゲート１３３．２３３および３３３は全て
開いている場合）、ノード３６および３７において示さ
れる電圧の値“’２ＶＢＥ”およびパΔＶＢＥ”は、そ
れぞれキャパシタＣ１およびＣ２すなわち要素４１およ
び４２にサンプルされる。電圧“２ＶＢＥ”ふよびΔＶ
Ｂ Ｅ ”を生成する方法は、第４図を参照して後述
する。
３３即ちトランスミッションゲートが第１図に示すよう
に開放または閉成されている場合（例えば、クロック゛
φΔ゛′および“φＡＣ”で制御されるトランスミッシ
ョンゲート３３および４３３は全て閉じ、クロックパφ
Ｂ ”、“φＣ″および“φＢＣ”で制御されるトラン
スミッションゲート１３３．２３３および３３３は全て
開いている場合）、ノード３６および３７において示さ
れる電圧の値“’２ＶＢＥ”およびパΔＶＢＥ”は、そ
れぞれキャパシタＣ１およびＣ２すなわち要素４１およ
び４２にサンプルされる。電圧“２ＶＢＥ”ふよびΔＶ
Ｂ Ｅ ”を生成する方法は、第４図を参照して後述
する。
また、この同じクロック゛φΔ″の間に、キャパシタＣ
３（即ちキャパシタ４３）に存在する値■。、。
３（即ちキャパシタ４３）に存在する値■。、。
が、前述のように■、。あるいはＶ Ｂ Ａ Ｔ Ｔと
比較される。
比較される。
更に、増幅器３１の出力は出力線１７にラッチされる。
尚、第３図を参照して後述するサイクルと同一である上
記した動作の前のサイクルにおいて、Ｖ ＲＥＰがキャ
パシタＣ３に設定されている。
記した動作の前のサイクルにおいて、Ｖ ＲＥＰがキャ
パシタＣ３に設定されている。
増幅器３１の反転入力にＶＲＥＦを印加するために、キ
ャパシタ４３（すなわちＣ３）に隣接したゲート４３３
（φＡＣ）が閉じる。
ャパシタ４３（すなわちＣ３）に隣接したゲート４３３
（φＡＣ）が閉じる。
フェイズ゛Ａ′′およびフェイズ′Ｃ″の雨期間の間、
各トランスミッションゲート４３３は閉じる。一方、ト
ランスミッションゲート３３３（“φＢＣ”）は、第１
図に示した状態の間は開放しているが、フェイズ゛Ｂ”
およびフェイズ′Ｃ”の雨期間の間は、後述するように
、閉成している。
各トランスミッションゲート４３３は閉じる。一方、ト
ランスミッションゲート３３３（“φＢＣ”）は、第１
図に示した状態の間は開放しているが、フェイズ゛Ｂ”
およびフェイズ′Ｃ”の雨期間の間は、後述するように
、閉成している。
更に第１図に関して、クロック“φΔ′″の間、選択し
たゲー） １３３ （“φＢ′″）は開いており、動作
サイクルの間に実施される２つの動作、すなわち、２Ｖ
ＢＥおよびΔＶＢＥをそれぞれキャパシタＣ１およびＣ
２にサンプリングすることと、Ｖ ＲＥＦをキャパシタ
４３によって増幅器３１の反転入力に印加することとを
分離している。その増幅器３１の他方の入力には、回路
１３によってどちらが監視されるかどうかにより電圧Ｖ
ＤＤまたは電池電圧Ｖ□ＡＴ□がゲート３３（パφＡ″
）を介して印加される。
たゲー） １３３ （“φＢ′″）は開いており、動作
サイクルの間に実施される２つの動作、すなわち、２Ｖ
ＢＥおよびΔＶＢＥをそれぞれキャパシタＣ１およびＣ
２にサンプリングすることと、Ｖ ＲＥＦをキャパシタ
４３によって増幅器３１の反転入力に印加することとを
分離している。その増幅器３１の他方の入力には、回路
１３によってどちらが監視されるかどうかにより電圧Ｖ
ＤＤまたは電池電圧Ｖ□ＡＴ□がゲート３３（パφＡ″
）を介して印加される。
第２図は、第１図の動作に続＜゛′自動０″モードにお
ける第１図に示した回路の状態を示している。
ける第１図に示した回路の状態を示している。
この゛自動Ｏ゛′モード（ごおいて、クロツクパφＣ″
゛はパ１”になり、スイッチ３３３はクロック゛′φＣ
″によって閉じている。この動作モードの間は、増幅器
３１の反転入力と非反転入力との差である電圧■。。
゛はパ１”になり、スイッチ３３３はクロック゛′φＣ
″によって閉じている。この動作モードの間は、増幅器
３１の反転入力と非反転入力との差である電圧■。。
はキャパシタＣＡＺすなわちキャパシタ４９にザンプル
される。かくして、サンプリング中は増幅器３１に発生
した電圧オフセットが実際に補償される。換言すれば、
サイクルが変わるごとに各動作サイクルに１回、キャパ
シタＣΔＺに補償電圧を印加することにより、回路１３
はオフセット電圧を自動的にＯにする。これは、バンド
ギャップ電圧を ２ＶＢＥ十△ＶＢＥ＝０ に設定することにより、すなわち、キャパシタＣΔＺの
一端を接地することにより、実施される。
される。かくして、サンプリング中は増幅器３１に発生
した電圧オフセットが実際に補償される。換言すれば、
サイクルが変わるごとに各動作サイクルに１回、キャパ
シタＣΔＺに補償電圧を印加することにより、回路１３
はオフセット電圧を自動的にＯにする。これは、バンド
ギャップ電圧を ２ＶＢＥ十△ＶＢＥ＝０ に設定することにより、すなわち、キャパシタＣΔＺの
一端を接地することにより、実施される。
換言すれば、第２図に示すように、オペレーショナルア
ンプ３１は、その反転入力と反対側のキャパシタ４９（
ＣＡＺ）の一端の電圧■。、を受けている。更に、キャ
パシタ４９の他端はトランスミッションゲート３３３を
通じて接地されている。
ンプ３１は、その反転入力と反対側のキャパシタ４９（
ＣＡＺ）の一端の電圧■。、を受けている。更に、キャ
パシタ４９の他端はトランスミッションゲート３３３を
通じて接地されている。
更に、次の動作サイクルに備えて、キャパシタ４３も放
電あるいは接地されている。
電あるいは接地されている。
次に、第３図は、次の動作モードにある第１図及び第２
図に示した回路の状態を示している。このフェイズでは
、ＶＲＢｐ は、キャパシタＣＩおよびＣ２を放電する
ことによってキャパシタＣ３に生成されている。更に、
クロック“φＢ ”が” ｉ ”であり、クロック″φ
Ａ ”及びφＣ″が０″に設定されている。
図に示した回路の状態を示している。このフェイズでは
、ＶＲＢｐ は、キャパシタＣＩおよびＣ２を放電する
ことによってキャパシタＣ３に生成されている。更に、
クロック“φＢ ”が” ｉ ”であり、クロック″φ
Ａ ”及びφＣ″が０″に設定されている。
詳細には、第３図の回路１３では、増幅器３１が、第１
図に示したような比較器としてではなく、第２図に示し
た分離された素子のように、オペレーショナルアンプと
して動作する。ＶＲオは、トランスミッションゲート３
３〈φ” Ａ ” ）を開き、トランスミッションゲー
ト１３３（φ” Ｂ ” ）を閉じることによって、キ
ャパシタＣ１から”２ＶＢＥ”とキャパシタＣ２からΔ
ＶＢＥ”とを加算することによりキャパシタＣ３の両端
間に生成されている。
図に示したような比較器としてではなく、第２図に示し
た分離された素子のように、オペレーショナルアンプと
して動作する。ＶＲオは、トランスミッションゲート３
３〈φ” Ａ ” ）を開き、トランスミッションゲー
ト１３３（φ” Ｂ ” ）を閉じることによって、キ
ャパシタＣ１から”２ＶＢＥ”とキャパシタＣ２からΔ
ＶＢＥ”とを加算することによりキャパシタＣ３の両端
間に生成されている。
このサイクルの間、ｖＩ］Ｄおよび／またはＶＢＡＴＴ
は、接続されておらず、増幅器３１の非反転入力は接地
状態に保たれている。
は、接続されておらず、増幅器３１の非反転入力は接地
状態に保たれている。
電圧オフセラ）Ｖ。Ｓは、次のサイクル゛φＡ ”に備
えてキャパシタＣＡＺに保持されている。
えてキャパシタＣＡＺに保持されている。
第４図は、従来技術による人力値“ＶＢＥ”およびパ△
Ｖ Ｂ Ｅ ”の生成方法を示している。より詳細には
、これらの各位を安定する望ましい方法は、２つの並列
トランジスタＱ１およびＱ２（例えばｎｐｎトランジス
タ５５および５６）のベースとコレクタとを接地し、所
定の互いに異なる電流量の電流ｘＩｃおよびＩｃをこれ
らトランジスタの各エミッタに供給する。なお、” ｘ
”はトランジスタＱ１のエミッタに入力するために選
択された電流量の係数である。
Ｖ Ｂ Ｅ ”の生成方法を示している。より詳細には
、これらの各位を安定する望ましい方法は、２つの並列
トランジスタＱ１およびＱ２（例えばｎｐｎトランジス
タ５５および５６）のベースとコレクタとを接地し、所
定の互いに異なる電流量の電流ｘＩｃおよびＩｃをこれ
らトランジスタの各エミッタに供給する。なお、” ｘ
”はトランジスタＱ１のエミッタに入力するために選
択された電流量の係数である。
トランジスタＱ２は、人力される電流レベルＩｃに対し
てその電流密度を減少するように複数のエミッタを備え
ている。かくして、トランジスタＱ１の工ミッタは電圧
レベル゛’ＩＶＢＥ”に設定され、トランジスタＱ２の
エミッタとトランジスタＱ１のエミッタとの間の電圧差
は電圧レベル゛△ＶＢＥ”に設定される。単に所望の電
流レベルに応じた適当な値の抵抗を各エミッタに直列に
接続するだけで、電流源ｘｌｃおよびＩｃすなわち素子
５７および５８は、構成できる。第１図乃至第３図のノ
ード３６に必要な値”２ＶＢＥ”を生成させるには、従
来の技術に従って、２つのトランジスタＱ１を直列に配
置する。
てその電流密度を減少するように複数のエミッタを備え
ている。かくして、トランジスタＱ１の工ミッタは電圧
レベル゛’ＩＶＢＥ”に設定され、トランジスタＱ２の
エミッタとトランジスタＱ１のエミッタとの間の電圧差
は電圧レベル゛△ＶＢＥ”に設定される。単に所望の電
流レベルに応じた適当な値の抵抗を各エミッタに直列に
接続するだけで、電流源ｘｌｃおよびＩｃすなわち素子
５７および５８は、構成できる。第１図乃至第３図のノ
ード３６に必要な値”２ＶＢＥ”を生成させるには、従
来の技術に従って、２つのトランジスタＱ１を直列に配
置する。
第５図は、装置全体の素子数を増加させないで、比較器
としてもオペレーショナルアンプとしてモ動作する増幅
器３１の構成を示している。増幅器３１は、差動増幅段
３１” と出力増幅段３１”とを含んでいる。
としてもオペレーショナルアンプとしてモ動作する増幅
器３１の構成を示している。増幅器３１は、差動増幅段
３１” と出力増幅段３１”とを含んでいる。
差動増幅段３１” は、周知の如く、それぞれ定電流源
７７を介して電源ｖａｎに接続されたｐチャネルＭＯＳ
トランジスタ７１および７２を備えている。図示の如く
、これらトランジスタ７１および７２のゲートは、既に
述べた反転入力と非反転入力をぞれぞれ構成している。
７７を介して電源ｖａｎに接続されたｐチャネルＭＯＳ
トランジスタ７１および７２を備えている。図示の如く
、これらトランジスタ７１および７２のゲートは、既に
述べた反転入力と非反転入力をぞれぞれ構成している。
差動増幅段３１′ は、更に、そのドレインをＶＳＳ
に接続された即ち接地されたｎチャネルＭＯ８）ランジ
スク７３および７４を備えている。トランジスタ７３お
よび７４は、それぞれのソースがｐチャネルトランジス
タ７１および７２の各々のソースに接続されている。
に接続された即ち接地されたｎチャネルＭＯ８）ランジ
スク７３および７４を備えている。トランジスタ７３お
よび７４は、それぞれのソースがｐチャネルトランジス
タ７１および７２の各々のソースに接続されている。
更に、ｎチャネルトランジスタ７３および７４のゲート
は、互いに接続されていると共に、ｎチャネルトランジ
スタ７３のソースに接続されている。この接続により、
カレントミラー回路が構成され、トランジスタ７１およ
び７３を流れる電流がトランジスタ７４を流れる電流と
等しくなる。
は、互いに接続されていると共に、ｎチャネルトランジ
スタ７３のソースに接続されている。この接続により、
カレントミラー回路が構成され、トランジスタ７１およ
び７３を流れる電流がトランジスタ７４を流れる電流と
等しくなる。
増幅器３１の出力増幅段では、ｎチャネルトランジスタ
９１のドレインが接地され、そのソースには■。Ｄから
の所定の定電流レベルが供給されている。両者の間のノ
ード７８′ は増幅器３１の出力、即ち、Ｖ ｏｕｔ
である。このノードは、既に述べたように、スイッチ３
３に接続される。
９１のドレインが接地され、そのソースには■。Ｄから
の所定の定電流レベルが供給されている。両者の間のノ
ード７８′ は増幅器３１の出力、即ち、Ｖ ｏｕｔ
である。このノードは、既に述べたように、スイッチ３
３に接続される。
更に、ノード７８′ は、制御可能なトランスミッシ
ョンゲート即ちスイッチ８３の安定化キャパシタ゛’Ｃ
ｃ”に接続されている。換言すれば、増幅器３１をオペ
レーショナルアンプとして動作させるには、増幅器３１
が高利得で安定していることが重要である。かくして、
ゲート８３が閉じられ、キャパシタ８４が接続されて安
定化のために回路内でアクティブになる。制御線８２は
、”ＴＧＩ”として示すトランスミッションゲート８３
の動作を制御する。いかなる場合にも、ゲイントランジ
スタ９１は、差動増幅器３１′ の出力ツードア５に
より制御され、影響される。
ョンゲート即ちスイッチ８３の安定化キャパシタ゛’Ｃ
ｃ”に接続されている。換言すれば、増幅器３１をオペ
レーショナルアンプとして動作させるには、増幅器３１
が高利得で安定していることが重要である。かくして、
ゲート８３が閉じられ、キャパシタ８４が接続されて安
定化のために回路内でアクティブになる。制御線８２は
、”ＴＧＩ”として示すトランスミッションゲート８３
の動作を制御する。いかなる場合にも、ゲイントランジ
スタ９１は、差動増幅器３１′ の出力ツードア５に
より制御され、影響される。
上述した開示内容に基づき当業者が本発明の他の態様を
創案したとしても、それは当然に本発明の範囲内にある
ものである。従って、本発明の範囲は特許請求の範囲の
記載に基づいて判断されるべきである。
創案したとしても、それは当然に本発明の範囲内にある
ものである。従って、本発明の範囲は特許請求の範囲の
記載に基づいて判断されるべきである。
第１図は、２ＶＢＥおよびΔＶＢＥが対応する記憶用キ
ャパシタにサンプルされる状態にある本発明に従う電源
監視回路の構成を示す回路図、第２図は、バンドギャッ
プ比較回路が人力キャパシタＣΔＺに出力電圧をサンプ
ルする状態にある本発明に従う電源監視回路の構成を示
す回路図、第３図は、参照キャパシタＣ３の両端間に■
３．。 を発生させる状態にある本発明に従う電源監視回路の構
成を示す回路図、 第４図は、一方が他方の２倍であって互いに異なる第１
および第２のＶＢＥの値を生成する回路を示す図、 第５図は、本発明に従ってオペレーショナルアンプとし
てそして比較器として高利得に構成できる増幅器を示す
図である。 〔主な参照番号〕 １３・・電源監視回路、 １７・・出力、１９・・ラッ
チ、 ３１・・増幅器、３３．１３３．２３３．
３３３．４３３ ・・スイッチ、４１．４２．４３．
４９．８４・・キャパシタ、５５．５６．７１．７２．
７３．７４、旧・・トランジスタ、５７．５８．７７．
７８・・定電流源、８３・・トランスファーゲート、 特許出願人 トムソンコンポーネン゛イーモスチック
コーポレーンヨン
ャパシタにサンプルされる状態にある本発明に従う電源
監視回路の構成を示す回路図、第２図は、バンドギャッ
プ比較回路が人力キャパシタＣΔＺに出力電圧をサンプ
ルする状態にある本発明に従う電源監視回路の構成を示
す回路図、第３図は、参照キャパシタＣ３の両端間に■
３．。 を発生させる状態にある本発明に従う電源監視回路の構
成を示す回路図、 第４図は、一方が他方の２倍であって互いに異なる第１
および第２のＶＢＥの値を生成する回路を示す図、 第５図は、本発明に従ってオペレーショナルアンプとし
てそして比較器として高利得に構成できる増幅器を示す
図である。 〔主な参照番号〕 １３・・電源監視回路、 １７・・出力、１９・・ラッ
チ、 ３１・・増幅器、３３．１３３．２３３．
３３３．４３３ ・・スイッチ、４１．４２．４３．
４９．８４・・キャパシタ、５５．５６．７１．７２．
７３．７４、旧・・トランジスタ、５７．５８．７７．
７８・・定電流源、８３・・トランスファーゲート、 特許出願人 トムソンコンポーネン゛イーモスチック
コーポレーンヨン
Claims (4)
- （１）参照電圧をサンプリングして、その電圧を引き続
いて転送するために保持するキャパシタ手段と、非反転
入力と反転入力を有しており、監視する電源の電圧レベ
ルと前記参照電圧とを比較し、前記監視する電圧と前記
参照電圧との間の有意な変化を示す出力信号を発生する
増幅手段と、 比較動作中に前記増幅手段が発生した電圧オフセットを
補償するオフセット補償手段と、 サンプリングを完了した後の前記キャパシタ手段から、
バンドギャップ参照電圧の転送を受け、前記増幅手段の
入力に電気的に接続されて、保持されている参照電圧と
前記監視する電圧レベルとの比較を可能とする記憶手段
と を備えることを特徴とするＮチャネルＣＭＯＳ回路の電
源監視回路。 - （２）前記オフセット補償手段が、電圧オフセットを記
憶するキャパシタを備えることを特徴とする特許請求の
範囲第１項に記載の電源監視回路。 - （３）前記オフセット補償手段が、前記増幅手段の出力
をその入力のひとつに接続する手段を有していることを
特徴とする特許請求の範囲第１項に記載の電源監視回路
。 - （４）前記参照電圧が、比較に先立って前記オフセット
補償手段によって変更されることを特徴とする特許請求
の範囲第１項に記載の電源監視回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/771,319 US4714843A (en) | 1985-08-30 | 1985-08-30 | Semiconductor chip power supply monitor circuit arrangement |
| US771,319 | 1985-08-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6285458A true JPS6285458A (ja) | 1987-04-18 |
| JPH0556600B2 JPH0556600B2 (ja) | 1993-08-19 |
Family
ID=25091432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61205004A Granted JPS6285458A (ja) | 1985-08-30 | 1986-08-30 | 半導体チツプのための電源監視回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4714843A (ja) |
| EP (1) | EP0214049B1 (ja) |
| JP (1) | JPS6285458A (ja) |
| KR (1) | KR950010129B1 (ja) |
| AT (1) | ATE60953T1 (ja) |
| DE (1) | DE3677557D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006119777A (ja) * | 2004-10-20 | 2006-05-11 | Renesas Technology Corp | 半導体装置 |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5168179A (en) * | 1988-11-04 | 1992-12-01 | Silicon Systems, Inc. | Balanced modulator for auto zero networks |
| FR2641924B1 (fr) * | 1988-12-28 | 1991-05-03 | Sgs Thomson Microelectronics | Generateur de forme d'onde de signal analogique |
| US5276367A (en) * | 1990-05-14 | 1994-01-04 | Kabushiki Kaisha Komatsu Seisakusho | Offset drift reducing device for use in a differential amplification circuit |
| US5059820A (en) * | 1990-09-19 | 1991-10-22 | Motorola, Inc. | Switched capacitor bandgap reference circuit having a time multiplexed bipolar transistor |
| JP3337241B2 (ja) * | 1991-07-26 | 2002-10-21 | テキサス インスツルメンツ インコーポレイテツド | 改良型多重チャンネル・センサーインターフェース回路とその製造方法 |
| NL9200327A (nl) * | 1992-02-21 | 1993-09-16 | Sierra Semiconductor Bv | Offset-gecompenseerde bemonsterinrichting en werkwijze voor de bediening daarvan. |
| US5341050A (en) * | 1992-03-20 | 1994-08-23 | Hughes Aircraft Company | Switched capacitor amplifier circuit operating without serially coupled amplifiers |
| US5287068A (en) * | 1992-08-27 | 1994-02-15 | Harris Corporation | Comparator amplifier |
| US5408174A (en) * | 1993-06-25 | 1995-04-18 | At&T Corp. | Switched capacitor current reference |
| US5534815A (en) * | 1994-07-29 | 1996-07-09 | Hewlett-Packard Company | Switching circuit for signal sampling with reduced residual charge effects |
| US5847599A (en) * | 1996-03-07 | 1998-12-08 | Omnivision Technologies Inc. | Stable fast settling sense amplifier |
| WO2000030249A1 (en) * | 1998-11-12 | 2000-05-25 | Koninklijke Philips Electronics N.V. | Circuit comprising means for reducing the dc-offset and the noise produced by an amplifier |
| US6060874A (en) * | 1999-07-22 | 2000-05-09 | Burr-Brown Corporation | Method of curvature compensation, offset compensation, and capacitance trimming of a switched capacitor band gap reference |
| US7068203B2 (en) * | 2003-12-31 | 2006-06-27 | Texas Instruments Incorporated | Switched-capacitor circuits with reduced finite-gain effect |
| US20060164128A1 (en) * | 2005-01-21 | 2006-07-27 | Miller Ira G | Low current power supply monitor circuit |
| WO2010064161A1 (en) * | 2008-12-05 | 2010-06-10 | Nxp B.V. | A simple and stable reference for ir-drop and supply noise measurements |
| US8810311B2 (en) * | 2012-03-14 | 2014-08-19 | Texas Instruments Incorporated | Auto-zeroed amplifier with low input leakage |
| US8937468B2 (en) * | 2012-08-13 | 2015-01-20 | Northrop Grumman Systems Corporation | Power supply systems and methods |
| DE102017127477B4 (de) * | 2017-11-21 | 2022-12-29 | Infineon Technologies Ag | Vorrichtung und Verfahren zur Erzeugung einer Referenzspannung |
| US10733391B1 (en) | 2019-03-08 | 2020-08-04 | Analog Devices International Unlimited Company | Switching scheme for low offset switched-capacitor integrators |
| GB2619290A (en) * | 2022-05-29 | 2023-12-06 | Dukosi Ltd | Battery management system and monitoring devices |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4404525A (en) * | 1981-03-03 | 1983-09-13 | American Microsystems, Inc. | Switched capacitor gain stage with offset and switch feedthrough cancellation scheme |
| US4393351A (en) * | 1981-07-27 | 1983-07-12 | American Microsystems, Inc. | Offset compensation for switched capacitor integrators |
| US4439693A (en) * | 1981-10-30 | 1984-03-27 | Hughes Aircraft Co. | Sample and hold circuit with improved offset compensation |
| US4496858A (en) * | 1981-12-24 | 1985-01-29 | Motorola, Inc. | Frequency to voltage converter |
| US4429282A (en) * | 1982-02-08 | 1984-01-31 | Bell Telephone Laboratories, Incorporated | Offset-nulled sample-and-hold amplifier |
| AT375497B (de) * | 1982-04-19 | 1984-08-10 | Schrack Elektronik Ag | Schaltungsanordnung zur ueberwachung einer mit einem akkumulator als ersatzstromquelle ausgebildeten stromversorgungsanlage |
| US4578646A (en) * | 1984-02-08 | 1986-03-25 | Hitachi, Ltd | Integral-type small signal input circuit |
-
1985
- 1985-08-30 US US06/771,319 patent/US4714843A/en not_active Expired - Lifetime
-
1986
- 1986-08-22 DE DE8686401864T patent/DE3677557D1/de not_active Expired - Fee Related
- 1986-08-22 AT AT86401864T patent/ATE60953T1/de not_active IP Right Cessation
- 1986-08-22 EP EP86401864A patent/EP0214049B1/en not_active Expired - Lifetime
- 1986-08-29 KR KR1019860007208A patent/KR950010129B1/ko not_active IP Right Cessation
- 1986-08-30 JP JP61205004A patent/JPS6285458A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006119777A (ja) * | 2004-10-20 | 2006-05-11 | Renesas Technology Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0214049A1 (en) | 1987-03-11 |
| EP0214049B1 (en) | 1991-02-20 |
| KR950010129B1 (ko) | 1995-09-07 |
| JPH0556600B2 (ja) | 1993-08-19 |
| KR870002649A (ko) | 1987-04-06 |
| DE3677557D1 (de) | 1991-03-28 |
| ATE60953T1 (de) | 1991-03-15 |
| US4714843A (en) | 1987-12-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |