JP2001216780A - 半導体装置の駆動電力供給方法、半導体装置、半導体記憶装置の駆動電力供給方法及び半導体記憶装置 - Google Patents
半導体装置の駆動電力供給方法、半導体装置、半導体記憶装置の駆動電力供給方法及び半導体記憶装置Info
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- JP2001216780A JP2001216780A JP2000022151A JP2000022151A JP2001216780A JP 2001216780 A JP2001216780 A JP 2001216780A JP 2000022151 A JP2000022151 A JP 2000022151A JP 2000022151 A JP2000022151 A JP 2000022151A JP 2001216780 A JP2001216780 A JP 2001216780A
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- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
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Abstract
(57)【要約】
【課題】スタンバイモード時やパワーダウンモード時の
内部電源電圧を安定に保持するとともに無駄な消費電流
を低減する内部電源生成回路を提供する。 【解決手段】それぞれの用途に応じた設けられた第１〜
第３内部電源電圧生成回路１１〜１３はそれぞれ大電力
用降圧回路と小電力用降圧回路を備えている。第１の内
部電源電圧生成回路１１は活性と非活性とに制御される
周辺機能回路群１４と常時活性のセルフプレート電圧発
生回路１７が接続されている。第２の内部電源電圧生成
回路１２は活性と非活性とに制御される入出力回路群１
５と常時活性のビット線プリチャージ電圧発生回路１８
が接続されている。第３の内部電源電圧生成回路１３は
活性と非活性とに制御されるメモリコア回路群１６と常
時活性のセルフリフレッシュ発振回路１９が接続されて
いる。
内部電源電圧を安定に保持するとともに無駄な消費電流
を低減する内部電源生成回路を提供する。 【解決手段】それぞれの用途に応じた設けられた第１〜
第３内部電源電圧生成回路１１〜１３はそれぞれ大電力
用降圧回路と小電力用降圧回路を備えている。第１の内
部電源電圧生成回路１１は活性と非活性とに制御される
周辺機能回路群１４と常時活性のセルフプレート電圧発
生回路１７が接続されている。第２の内部電源電圧生成
回路１２は活性と非活性とに制御される入出力回路群１
５と常時活性のビット線プリチャージ電圧発生回路１８
が接続されている。第３の内部電源電圧生成回路１３は
活性と非活性とに制御されるメモリコア回路群１６と常
時活性のセルフリフレッシュ発振回路１９が接続されて
いる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の駆動
電力供給方法、半導体装置、半導体記憶装置の駆動電力
供給方法及び半導体記憶装置に係り、詳しくは外部供給
電源電圧を装置内部でフラットな内部電源電圧に生成し
その内部電源電圧を内部回路へ供給する内部電源電圧生
成回路に関するものである。
電力供給方法、半導体装置、半導体記憶装置の駆動電力
供給方法及び半導体記憶装置に係り、詳しくは外部供給
電源電圧を装置内部でフラットな内部電源電圧に生成し
その内部電源電圧を内部回路へ供給する内部電源電圧生
成回路に関するものである。
【０００２】
【従来の技術】近年の半導体記憶装置においてはスタン
バイ電流やセルフフレッシュ電流時の消費電流削減が求
められている。そのための低消費電流技術の一つとし
て、半導体記憶装置には、内部電源電圧が供給される各
内部回路に対して内部電源電圧生成回路が２つ設けられ
ている。詳述すると、大きな消費電流で大きな駆動電力
を供給する第１内部電源電圧生成回路（大電力用降圧回
路）と、小さな消費電流で小さな駆動電力を供給する第
２内部電源電圧生成回路（小電力降圧回路）とを備えて
いる。そして、半導体記憶装置のアクティブモード時に
は、第１及び第２内部電源電圧生成回路の２つを同時に
動作させ、両内部電源電圧生成回路から各内部回路に内
部電源電圧を供給する。一方、例えばスタンバイモード
時やパワーダウンモード時には、第１内部電源電圧生成
回路を休止させ第２内部電源電圧生成回路のみ動作させ
て、第２内部電源電圧生成回路から各内部回路に内部電
源電圧を供給する。
バイ電流やセルフフレッシュ電流時の消費電流削減が求
められている。そのための低消費電流技術の一つとし
て、半導体記憶装置には、内部電源電圧が供給される各
内部回路に対して内部電源電圧生成回路が２つ設けられ
ている。詳述すると、大きな消費電流で大きな駆動電力
を供給する第１内部電源電圧生成回路（大電力用降圧回
路）と、小さな消費電流で小さな駆動電力を供給する第
２内部電源電圧生成回路（小電力降圧回路）とを備えて
いる。そして、半導体記憶装置のアクティブモード時に
は、第１及び第２内部電源電圧生成回路の２つを同時に
動作させ、両内部電源電圧生成回路から各内部回路に内
部電源電圧を供給する。一方、例えばスタンバイモード
時やパワーダウンモード時には、第１内部電源電圧生成
回路を休止させ第２内部電源電圧生成回路のみ動作させ
て、第２内部電源電圧生成回路から各内部回路に内部電
源電圧を供給する。
【０００３】つまり、スタンバイモード時やパワーダウ
ンモード時には、小さな消費電力の第２内部電源電圧生
成回路のみ動作させ、半導体記憶装置の低消費電力化を
図っている。
ンモード時には、小さな消費電力の第２内部電源電圧生
成回路のみ動作させ、半導体記憶装置の低消費電力化を
図っている。
【０００４】ところで、スタンバイモード時又はパワー
ダウンモード時、第１及び第２内部電源電圧生成回路に
つながる全ての内部回路（負荷回路）が停止して消費電
流が流れなくなると、その内部電源電圧生成回路と内部
回路とをつなげる電源線の電位は、該内部電源電圧生成
回路のトランジスタ特性（サブスレッシュホールド特
性）によって上昇する。
ダウンモード時、第１及び第２内部電源電圧生成回路に
つながる全ての内部回路（負荷回路）が停止して消費電
流が流れなくなると、その内部電源電圧生成回路と内部
回路とをつなげる電源線の電位は、該内部電源電圧生成
回路のトランジスタ特性（サブスレッシュホールド特
性）によって上昇する。
【０００５】その結果、スタンバイモード又はパワーダ
ウンモードからアクティブモードに移行した場合、内部
電源電圧は設計設定値より高い電位から動作することに
なり、デバイス特性が変わってしまうことになる。
ウンモードからアクティブモードに移行した場合、内部
電源電圧は設計設定値より高い電位から動作することに
なり、デバイス特性が変わってしまうことになる。
【０００６】しかし、内部電源電圧生成回路の内部電源
電圧が供給される電源線には、内部回路としてセルプレ
ート電圧発生回路やセルフリフレッシュの発振回路等の
数回路が接続されていて、スタンバイモード時やパワー
ダウンモード時でも常時動作している。従って、これら
の回路が電力を消費するため、内部電源電圧の電位の上
昇を防いでいた。
電圧が供給される電源線には、内部回路としてセルプレ
ート電圧発生回路やセルフリフレッシュの発振回路等の
数回路が接続されていて、スタンバイモード時やパワー
ダウンモード時でも常時動作している。従って、これら
の回路が電力を消費するため、内部電源電圧の電位の上
昇を防いでいた。
【０００７】ところで、近年、プロセスの微細化に基づ
く一部分の耐圧問題や消費電力の問題、電源ノイズや降
圧電位の設定レベル、外部インタフェース使用の多様化
等の種々の要因から、入出力用の内部電源電圧生成回路
／周辺機能回路用の内部電源電圧生成回路／メモリアレ
イ部用の内部電源電圧生成回路がそれぞれ用途に応じて
独立して設けられるようになってきている。
く一部分の耐圧問題や消費電力の問題、電源ノイズや降
圧電位の設定レベル、外部インタフェース使用の多様化
等の種々の要因から、入出力用の内部電源電圧生成回路
／周辺機能回路用の内部電源電圧生成回路／メモリアレ
イ部用の内部電源電圧生成回路がそれぞれ用途に応じて
独立して設けられるようになってきている。
【０００８】このような、半導体記憶装置に設けられた
例えば入出力用の内部電源電圧生成回路には、スタンバ
イモード時やパワーダウンモード時に動作している負荷
回路（内部回路）がないため内部電源電圧が上昇してし
まう。
例えば入出力用の内部電源電圧生成回路には、スタンバ
イモード時やパワーダウンモード時に動作している負荷
回路（内部回路）がないため内部電源電圧が上昇してし
まう。
【０００９】例えば、入出力回路やメモリアレイ（コ
ア）部のための内部電源電圧生成回路では、スタンバイ
モード時には負荷回路（内部回路）が停止するために内
部電源電圧が上昇してしまう。又、メモリアレイ（コ
ア）部の内部電源電圧生成回路は、パワーダウンモード
時にはセルフリフレッシュ動作としてセンスアンプなど
内部回路が動作するが、平均して数十μ秒に一回の動作
（動作時間は数十ナノ秒）のみでその比は１／１０００
程度であり、やはりその期間中（９９９／１０００）に
は、内部回路が動作しないため内部電源電圧が上昇して
しまう。
ア）部のための内部電源電圧生成回路では、スタンバイ
モード時には負荷回路（内部回路）が停止するために内
部電源電圧が上昇してしまう。又、メモリアレイ（コ
ア）部の内部電源電圧生成回路は、パワーダウンモード
時にはセルフリフレッシュ動作としてセンスアンプなど
内部回路が動作するが、平均して数十μ秒に一回の動作
（動作時間は数十ナノ秒）のみでその比は１／１０００
程度であり、やはりその期間中（９９９／１０００）に
は、内部回路が動作しないため内部電源電圧が上昇して
しまう。
【００１０】この問題を解決するために、従来は各内部
電源電圧生成回路につながるそれぞれの電源線に、それ
ぞれ半導体記憶装置本来のデータの読み出しや書き込み
のための機能を果たす内部回路とは別に、それ自身は半
導体記憶装置の本来の機能を何も果たさないリーク素子
（例えば、抵抗やＭＯＳダイオードなど）を接続する。
そして、リーク素子を介して常時、数μＡから数百μＡ
の電流リーク量を流し、スタンバイモード時やパワーダ
ウンモード時においても一定の消費電流を消費させるこ
とで内部電源電圧の上昇を防いでいた。
電源電圧生成回路につながるそれぞれの電源線に、それ
ぞれ半導体記憶装置本来のデータの読み出しや書き込み
のための機能を果たす内部回路とは別に、それ自身は半
導体記憶装置の本来の機能を何も果たさないリーク素子
（例えば、抵抗やＭＯＳダイオードなど）を接続する。
そして、リーク素子を介して常時、数μＡから数百μＡ
の電流リーク量を流し、スタンバイモード時やパワーダ
ウンモード時においても一定の消費電流を消費させるこ
とで内部電源電圧の上昇を防いでいた。
【００１１】
【発明が解決しようとする課題】しかしながら、上記半
導体記憶装置では、スタンバイモード時やパワーダウン
モード時に、それ自身は半導体記憶装置として何も機能
を果たさない内部電源電圧の上昇を防止するためだけの
リーク素子を介して常時、数μＡから数百μＡのリーク
電流が流れることになる。その結果、スタンバイモード
時やパワーダウンモード時の低消費電力化を図る上で妨
げになっていた。
導体記憶装置では、スタンバイモード時やパワーダウン
モード時に、それ自身は半導体記憶装置として何も機能
を果たさない内部電源電圧の上昇を防止するためだけの
リーク素子を介して常時、数μＡから数百μＡのリーク
電流が流れることになる。その結果、スタンバイモード
時やパワーダウンモード時の低消費電力化を図る上で妨
げになっていた。
【００１２】本発明は、上記問題点を解消するためにな
されたものであって、その目的はスタンバイモード時や
パワーダウンモード時の内部電源電圧を安定に保持する
とともに、無駄な消費電流を低減することができる半導
体装置の駆動電力供給方法、半導体装置、半導体記憶装
置の駆動電力供給方法及び半導体記憶装置を提供するこ
とにある。
されたものであって、その目的はスタンバイモード時や
パワーダウンモード時の内部電源電圧を安定に保持する
とともに、無駄な消費電流を低減することができる半導
体装置の駆動電力供給方法、半導体装置、半導体記憶装
置の駆動電力供給方法及び半導体記憶装置を提供するこ
とにある。
【００１３】
【課題を解決するための手段】請求項１及び２に記載の
発明によれば、半導体装置に設けられた複数の内部電源
電圧生成回路に対して被制御内部回路とともに常時駆動
内部回路が接続されることにより、スタンバイモード又
はパワーダウンモード時に内部電源電圧生成回路から供
給される小さな駆動電力は常時駆動内部回路にて消費さ
れる。
発明によれば、半導体装置に設けられた複数の内部電源
電圧生成回路に対して被制御内部回路とともに常時駆動
内部回路が接続されることにより、スタンバイモード又
はパワーダウンモード時に内部電源電圧生成回路から供
給される小さな駆動電力は常時駆動内部回路にて消費さ
れる。
【００１４】請求項３及び４に記載の発明によれば、半
導体記憶装置に設けられた用途に応じて設けられた複数
の内部電源電圧生成回路に対して被制御内部回路ととも
に常時駆動内部回路が接続されていることにより、スタ
ンバイモード又はパワーダウンモード時において、第２
降圧回路から供給される駆動電力は常時駆動内部回路に
て消費される請求項５に記載の発明によれば、スタンバ
イモード又はパワーダウンモード時において、第２降圧
回路から供給される駆動電力はセルプレート電圧発生回
路、ビット線プリチャージ電圧発生回路、発振回路、又
はパワーオンリセット回路にて消費される。
導体記憶装置に設けられた用途に応じて設けられた複数
の内部電源電圧生成回路に対して被制御内部回路ととも
に常時駆動内部回路が接続されていることにより、スタ
ンバイモード又はパワーダウンモード時において、第２
降圧回路から供給される駆動電力は常時駆動内部回路に
て消費される請求項５に記載の発明によれば、スタンバ
イモード又はパワーダウンモード時において、第２降圧
回路から供給される駆動電力はセルプレート電圧発生回
路、ビット線プリチャージ電圧発生回路、発振回路、又
はパワーオンリセット回路にて消費される。
【００１５】請求項６〜８に記載の発明によれば、それ
ぞれの内部電源電圧生成回路の出力は電気的に独立にな
りレイアウトパターンも分離される。請求項７に記載の
発明によれば、それぞれの出力は互いに相違する電源電
圧を生成する回路から出力される。
ぞれの内部電源電圧生成回路の出力は電気的に独立にな
りレイアウトパターンも分離される。請求項７に記載の
発明によれば、それぞれの出力は互いに相違する電源電
圧を生成する回路から出力される。
【００１６】請求項９に記載の発明によれば、最も低い
内部電源電圧を生成する内部電源電圧生成回路は、高い
内部電源電圧を生成する内部電源電圧生成回路より、外
部電源電圧が下がっても変動しないフラットな内部電源
電圧を生成する。
内部電源電圧を生成する内部電源電圧生成回路は、高い
内部電源電圧を生成する内部電源電圧生成回路より、外
部電源電圧が下がっても変動しないフラットな内部電源
電圧を生成する。
【００１７】
【発明の実施の形態】以下、本発明を半導体記憶装置と
してのシンクロナスＤＲＡＭ（以下、ＳＤＲＡＭとい
う）の内部電源生成回路に具体化した一実施形態を図面
に従って説明する。
してのシンクロナスＤＲＡＭ（以下、ＳＤＲＡＭとい
う）の内部電源生成回路に具体化した一実施形態を図面
に従って説明する。
【００１８】図１は、ＳＤＲＡＭの半導体チップ上に形
成された各種の内部電源電圧生成回路を説明するための
説明図である。半導体チップ１０には、複数（図１では
３個）の内部電源電圧生成回路１１〜１３が用途に応じ
て設けられている。第１の内部電源電圧生成回路１１
は、被制御内部回路としての周辺機能回路群１４のため
の内部電源電圧としての周辺回路用降圧電源電圧Ｖｄｄ
を生成する。第２の内部電源電圧生成回路１２は、被制
御内部回路としての入出力回路群１５のための内部電源
電圧としての入出力回路用降圧電源電圧Ｖｄｄｉを生成
する。第３の内部電源電圧生成回路１３は、被制御内部
回路としてのセンスアンプ等を含むメモリコア回路群１
６のための内部電源電圧としてのメモリコア用降圧電源
電圧Ｖｄｄｃを生成する。
成された各種の内部電源電圧生成回路を説明するための
説明図である。半導体チップ１０には、複数（図１では
３個）の内部電源電圧生成回路１１〜１３が用途に応じ
て設けられている。第１の内部電源電圧生成回路１１
は、被制御内部回路としての周辺機能回路群１４のため
の内部電源電圧としての周辺回路用降圧電源電圧Ｖｄｄ
を生成する。第２の内部電源電圧生成回路１２は、被制
御内部回路としての入出力回路群１５のための内部電源
電圧としての入出力回路用降圧電源電圧Ｖｄｄｉを生成
する。第３の内部電源電圧生成回路１３は、被制御内部
回路としてのセンスアンプ等を含むメモリコア回路群１
６のための内部電源電圧としてのメモリコア用降圧電源
電圧Ｖｄｄｃを生成する。
【００１９】尚、本実施形態では、入出力回路群１５
は、ＳＤＲＡＭ本来の機能を果たす入出力インタフェー
ス部を構成する複数の入力回路及び出力回路であって、
アクティブモードの時には活性化され、スタンバイモー
ドやパワーダウンモード時には非活性となる入力回路及
び出力回路をいう。又、メモリコア回路群１６は、ＳＤ
ＲＡＭ本来の機能を果たすセンスアンプ、ロウ及びコラ
ムデコーダ等を含むメモリコア回路群であって、アクテ
ィブモードの時には活性化され、スタンバイモードやパ
ワーダウンモード時には非活性となる回路をいう。さら
に、周辺機能回路群１４は、入出力回路群１５及びメモ
リコア回路群１６を除くＳＤＲＡＭ本来の機能を果たす
複数の周辺機能回路であって、アクティブモードの時に
は活性化され、スタンバイモードやパワーダウンモード
時には非活性となる複数の周辺機能回路をいう。
は、ＳＤＲＡＭ本来の機能を果たす入出力インタフェー
ス部を構成する複数の入力回路及び出力回路であって、
アクティブモードの時には活性化され、スタンバイモー
ドやパワーダウンモード時には非活性となる入力回路及
び出力回路をいう。又、メモリコア回路群１６は、ＳＤ
ＲＡＭ本来の機能を果たすセンスアンプ、ロウ及びコラ
ムデコーダ等を含むメモリコア回路群であって、アクテ
ィブモードの時には活性化され、スタンバイモードやパ
ワーダウンモード時には非活性となる回路をいう。さら
に、周辺機能回路群１４は、入出力回路群１５及びメモ
リコア回路群１６を除くＳＤＲＡＭ本来の機能を果たす
複数の周辺機能回路であって、アクティブモードの時に
は活性化され、スタンバイモードやパワーダウンモード
時には非活性となる複数の周辺機能回路をいう。
【００２０】内部電源電圧生成回路１１〜１３は、大き
な消費電流で大きな駆動電力を供給する第１降圧回路と
しての大電力用降圧回路１１ａ〜１３ａと、小さな消費
電流で小さな駆動電力を供給する第２降圧回路としての
小電力用降圧回路１１ｂ〜１３ｂを備えている。
な消費電流で大きな駆動電力を供給する第１降圧回路と
しての大電力用降圧回路１１ａ〜１３ａと、小さな消費
電流で小さな駆動電力を供給する第２降圧回路としての
小電力用降圧回路１１ｂ〜１３ｂを備えている。
【００２１】詳述すると、第１の内部電源電圧生成回路
１１の大電力用降圧回路１１ａは、外部電源電圧Ｖｅｘ
ｔを降圧して安定した周辺回路用降圧電源電圧Ｖｄｄを
生成し、その周辺回路用降圧電源電圧Ｖｄｄを第１の内
部電源線Ｌ１に供給する。第１の内部電源電圧生成回路
１１の小電力用降圧回路１１ｂは、外部電源電圧Ｖｅｘ
ｔを降圧して安定した周辺回路用降圧電源電圧Ｖｄｄを
生成し、その周辺回路用降圧電源電圧Ｖｄｄを第１の内
部電源線Ｌ１に供給する。
１１の大電力用降圧回路１１ａは、外部電源電圧Ｖｅｘ
ｔを降圧して安定した周辺回路用降圧電源電圧Ｖｄｄを
生成し、その周辺回路用降圧電源電圧Ｖｄｄを第１の内
部電源線Ｌ１に供給する。第１の内部電源電圧生成回路
１１の小電力用降圧回路１１ｂは、外部電源電圧Ｖｅｘ
ｔを降圧して安定した周辺回路用降圧電源電圧Ｖｄｄを
生成し、その周辺回路用降圧電源電圧Ｖｄｄを第１の内
部電源線Ｌ１に供給する。
【００２２】又、第２の内部電源電圧生成回路１２の大
電力用降圧回路１２ａは、外部電源電圧Ｖｅｘｔを降圧
して安定した入出力回路用降圧電源電圧Ｖｄｄｉを生成
し、その入出力回路用降圧電源電圧Ｖｄｄｉを第２の内
部電源線Ｌ２に供給する。第２の内部電源電圧生成回路
１２の小電力用降圧回路１２ｂは、外部電源電圧Ｖｅｘ
ｔを降圧して安定した入出力回路用降圧電源電圧Ｖｄｄ
ｉを生成し、その入出力回路用降圧電源電圧Ｖｄｄｉを
第２の内部電源線Ｌ２に供給する。
電力用降圧回路１２ａは、外部電源電圧Ｖｅｘｔを降圧
して安定した入出力回路用降圧電源電圧Ｖｄｄｉを生成
し、その入出力回路用降圧電源電圧Ｖｄｄｉを第２の内
部電源線Ｌ２に供給する。第２の内部電源電圧生成回路
１２の小電力用降圧回路１２ｂは、外部電源電圧Ｖｅｘ
ｔを降圧して安定した入出力回路用降圧電源電圧Ｖｄｄ
ｉを生成し、その入出力回路用降圧電源電圧Ｖｄｄｉを
第２の内部電源線Ｌ２に供給する。
【００２３】さらに、第３の内部電源電圧生成回路１３
の大電力用降圧回路１３ａは、外部電源電圧Ｖｅｘｔを
降圧して安定したメモリコア用降圧電源電圧Ｖｄｄｃを
生成し、そのメモリコア用降圧電源電圧Ｖｄｄｃを第３
の内部電源線Ｌ３に供給する。第３の内部電源電圧生成
回路１３の小電力用降圧回路１３ｂは、外部電源電圧Ｖ
ｅｘｔを降圧して安定したメモリコア用降圧電源電圧Ｖ
ｄｄｃを生成し、そのメモリコア用降圧電源電圧Ｖｄｄ
ｃを第３の内部電源線Ｌ３に供給する。
の大電力用降圧回路１３ａは、外部電源電圧Ｖｅｘｔを
降圧して安定したメモリコア用降圧電源電圧Ｖｄｄｃを
生成し、そのメモリコア用降圧電源電圧Ｖｄｄｃを第３
の内部電源線Ｌ３に供給する。第３の内部電源電圧生成
回路１３の小電力用降圧回路１３ｂは、外部電源電圧Ｖ
ｅｘｔを降圧して安定したメモリコア用降圧電源電圧Ｖ
ｄｄｃを生成し、そのメモリコア用降圧電源電圧Ｖｄｄ
ｃを第３の内部電源線Ｌ３に供給する。
【００２４】そして、ＳＤＲＡＭがアクティブモードの
時、大電力用降圧回路１１ａ〜１３ａと小電力用降圧回
路１１ｂ〜１３ｂは共に活性化される。但し、アクティ
ブモードの時に小電力用降圧回路１１ｂ〜１３ｂを非活
性に制御しても大きな問題はない。又、ＳＤＲＡＭがス
タンバイモード又はパワーダウンモードの時、大電力用
降圧回路１１ａ〜１３ａは非活性になり、小電力用降圧
回路１１ｂ〜１３ｂのみが活性化される。
時、大電力用降圧回路１１ａ〜１３ａと小電力用降圧回
路１１ｂ〜１３ｂは共に活性化される。但し、アクティ
ブモードの時に小電力用降圧回路１１ｂ〜１３ｂを非活
性に制御しても大きな問題はない。又、ＳＤＲＡＭがス
タンバイモード又はパワーダウンモードの時、大電力用
降圧回路１１ａ〜１３ａは非活性になり、小電力用降圧
回路１１ｂ〜１３ｂのみが活性化される。
【００２５】一方、前記各電源線Ｌ１〜Ｌ３にそれぞれ
接続された周辺機能回路群１４、入出力回路群１５及び
メモリコア回路群１６は、アクティブモードの時には活
性化され、スタンバイモード又はパワーダウンモード時
には非活性になる。
接続された周辺機能回路群１４、入出力回路群１５及び
メモリコア回路群１６は、アクティブモードの時には活
性化され、スタンバイモード又はパワーダウンモード時
には非活性になる。
【００２６】従って、周辺機能回路群１４は、アクティ
ブモード時には活性化され大電力用降圧回路１１ａ及び
小電力用降圧回路１１ｂから周辺回路用降圧電源電圧Ｖ
ｄｄが供給され、スタンバイモード又はパワーダウンモ
ード時には非活性でも小電力用降圧回路１１ｂから周辺
回路用降圧電源電圧Ｖｄｄが供給される。
ブモード時には活性化され大電力用降圧回路１１ａ及び
小電力用降圧回路１１ｂから周辺回路用降圧電源電圧Ｖ
ｄｄが供給され、スタンバイモード又はパワーダウンモ
ード時には非活性でも小電力用降圧回路１１ｂから周辺
回路用降圧電源電圧Ｖｄｄが供給される。
【００２７】又、入出力回路群１５は、アクティブモー
ド時には活性化され大電力用降圧回路１２ａ及び小電力
用降圧回路１２ｂから入出力回路用降圧電源電圧Ｖｄｄ
ｉが供給され、スタンバイモード又はパワーダウンモー
ド時には非活性でも小電力用降圧回路１２ｂから入出力
回路用降圧電源電圧Ｖｄｄｉが供給される。
ド時には活性化され大電力用降圧回路１２ａ及び小電力
用降圧回路１２ｂから入出力回路用降圧電源電圧Ｖｄｄ
ｉが供給され、スタンバイモード又はパワーダウンモー
ド時には非活性でも小電力用降圧回路１２ｂから入出力
回路用降圧電源電圧Ｖｄｄｉが供給される。
【００２８】さらに、メモリコア回路群１６は、アクテ
ィブモード時には活性化され大電力用降圧回路１３ａ及
び小電力用降圧回路１３ｂからメモリコア用降圧電源電
圧Ｖｄｄｃが供給され、スタンバイモード又はパワーダ
ウンモード時には非活性でも小電力用降圧回路１３ｂか
らメモリコア用降圧電源電圧Ｖｄｄｃが供給される。
ィブモード時には活性化され大電力用降圧回路１３ａ及
び小電力用降圧回路１３ｂからメモリコア用降圧電源電
圧Ｖｄｄｃが供給され、スタンバイモード又はパワーダ
ウンモード時には非活性でも小電力用降圧回路１３ｂか
らメモリコア用降圧電源電圧Ｖｄｄｃが供給される。
【００２９】前記第１の内部電源線Ｌ１には、前記周辺
機能回路群１４とともにメモリセルのためのセルプレー
ト電圧発生回路１７が接続されている。常時駆動内部回
路としてのセルプレート電圧発生回路１７は常時活性化
されている回路であって、アクティブモード時には大電
力用降圧回路１１ａ及び小電力用降圧回路１１ｂの周辺
回路用降圧電源電圧Ｖｄｄにて動作し、スタンバイモー
ド又はパワーダウンモード時には小電力用降圧回路１１
ｂからの周辺回路用降圧電源電圧Ｖｄｄにて動作する。
機能回路群１４とともにメモリセルのためのセルプレー
ト電圧発生回路１７が接続されている。常時駆動内部回
路としてのセルプレート電圧発生回路１７は常時活性化
されている回路であって、アクティブモード時には大電
力用降圧回路１１ａ及び小電力用降圧回路１１ｂの周辺
回路用降圧電源電圧Ｖｄｄにて動作し、スタンバイモー
ド又はパワーダウンモード時には小電力用降圧回路１１
ｂからの周辺回路用降圧電源電圧Ｖｄｄにて動作する。
【００３０】前記第２の内部電源線Ｌ２には、前記入出
力回路群１５とともにビット線プリチャージ電圧発生回
路１８が接続されている。常時駆動内部回路としてのビ
ット線プリチャージ電圧発生回路１８は常時活性化され
ている回路であって、アクティブモード時には大電力用
降圧回路１２ａ及び小電力用降圧回路１２ｂからの入出
力回路用降圧電源電圧Ｖｄｄｉにて動作し、スタンバイ
モード又はパワーダウンモード時には小電力用降圧回路
１２ｂからの入出力回路用降圧電源電圧Ｖｄｄｉにて動
作する。
力回路群１５とともにビット線プリチャージ電圧発生回
路１８が接続されている。常時駆動内部回路としてのビ
ット線プリチャージ電圧発生回路１８は常時活性化され
ている回路であって、アクティブモード時には大電力用
降圧回路１２ａ及び小電力用降圧回路１２ｂからの入出
力回路用降圧電源電圧Ｖｄｄｉにて動作し、スタンバイ
モード又はパワーダウンモード時には小電力用降圧回路
１２ｂからの入出力回路用降圧電源電圧Ｖｄｄｉにて動
作する。
【００３１】前記第３の内部電源線Ｌ３には、前記メモ
リコア回路群１６とともに発振回路としてのセルフリフ
レッシュ発振回路１９が接続されている。常時駆動内部
回路としてのセルフリフレッシュ発振回路１９は常時活
性化されている回路であって、アクティブモード時には
大電力用降圧回路１３ａ及び小電力用降圧回路１３ｂか
らのメモリコア用降圧電源電圧Ｖｄｄｃにて動作し、ス
タンバイモード又はパワーダウンモード時には小電力用
降圧回路１３ｂからのメモリコア用降圧電源電圧Ｖｄｄ
ｃにて動作する。
リコア回路群１６とともに発振回路としてのセルフリフ
レッシュ発振回路１９が接続されている。常時駆動内部
回路としてのセルフリフレッシュ発振回路１９は常時活
性化されている回路であって、アクティブモード時には
大電力用降圧回路１３ａ及び小電力用降圧回路１３ｂか
らのメモリコア用降圧電源電圧Ｖｄｄｃにて動作し、ス
タンバイモード又はパワーダウンモード時には小電力用
降圧回路１３ｂからのメモリコア用降圧電源電圧Ｖｄｄ
ｃにて動作する。
【００３２】上記第１〜第３内部電源電圧生成回路１１
〜１３にそれぞれ接続されるセルプレート電圧発生回路
１７、ビット線プリチャージ電圧発生回路１８、セルフ
リフレッシュ発振回路１９は一例であり、ＤＣ電流成分
が常時ある回路であればよい。又、常時消費する前記負
荷回路は基本的にどの降圧回路と接続しても問題はな
い。
〜１３にそれぞれ接続されるセルプレート電圧発生回路
１７、ビット線プリチャージ電圧発生回路１８、セルフ
リフレッシュ発振回路１９は一例であり、ＤＣ電流成分
が常時ある回路であればよい。又、常時消費する前記負
荷回路は基本的にどの降圧回路と接続しても問題はな
い。
【００３３】次に、第３の内部電源電圧生成回路１３の
詳細について説明する。尚、第１及び第２の内部電源電
圧生成回路１１，１２は、この第３の内部電源電圧生成
回路１３を詳細に説明すれば容易に理解されるため、そ
の説明は省略する。
詳細について説明する。尚、第１及び第２の内部電源電
圧生成回路１１，１２は、この第３の内部電源電圧生成
回路１３を詳細に説明すれば容易に理解されるため、そ
の説明は省略する。
【００３４】図２は第３の内部電源電圧生成回路１３に
備えた大電力用降圧回路１３ａ及び小電力用降圧回路１
３ｂの回路図を示す。図２において、大電力用降圧回路
１３ａは、差動アンプであって、差動増幅部としての第
１及び第２ＮチャネルＭＯＳトランジスタ（以下、ＮＭ
ＯＳトランジスタという）ＴＮ１，ＴＮ２を有し、両Ｎ
ＭＯＳトランジスタＴＮ１，ＴＮ２のソースは共通の電
流制御用ＮＭＯＳトランジスタＴＮ３を介してグランド
電圧が印加されているグランド電源線に接続されてい
る。電流制御用ＮＭＯＳトランジスタＴＮ３のゲートは
活性化制御信号φ１が入力され、同活性化制御信号φ１
に基づいて大電力用降圧回路１３ａが活性・非活性に制
御される。
備えた大電力用降圧回路１３ａ及び小電力用降圧回路１
３ｂの回路図を示す。図２において、大電力用降圧回路
１３ａは、差動アンプであって、差動増幅部としての第
１及び第２ＮチャネルＭＯＳトランジスタ（以下、ＮＭ
ＯＳトランジスタという）ＴＮ１，ＴＮ２を有し、両Ｎ
ＭＯＳトランジスタＴＮ１，ＴＮ２のソースは共通の電
流制御用ＮＭＯＳトランジスタＴＮ３を介してグランド
電圧が印加されているグランド電源線に接続されてい
る。電流制御用ＮＭＯＳトランジスタＴＮ３のゲートは
活性化制御信号φ１が入力され、同活性化制御信号φ１
に基づいて大電力用降圧回路１３ａが活性・非活性に制
御される。
【００３５】活性化制御信号φ１は、図示しない活性化
信号生成回路にて生成され出力される。活性化信号生成
回路は、ＳＤＲＡＭがスタンバイモード又はパワーダウ
ンモードになると活性化制御信号φ１をＬレベルにす
る。又、活性化信号生成回路は、ＳＤＲＡＭがスタンバ
イモード又はパワーダウンモードからアクティブコマン
ドＡＣＴＶに応答してアクティブモードになった時、活
性化制御信号φ１をＨレベルにする。
信号生成回路にて生成され出力される。活性化信号生成
回路は、ＳＤＲＡＭがスタンバイモード又はパワーダウ
ンモードになると活性化制御信号φ１をＬレベルにす
る。又、活性化信号生成回路は、ＳＤＲＡＭがスタンバ
イモード又はパワーダウンモードからアクティブコマン
ドＡＣＴＶに応答してアクティブモードになった時、活
性化制御信号φ１をＨレベルにする。
【００３６】又、両ＮＭＯＳトランジスタＴＮ１，ＴＮ
２のドレインは、それぞれＰチャネルＭＯＳトランジス
タ（以下、ＰＭＯＳトランジスタという）ＴＰ１，ＴＰ
２を介して外部電源電圧Ｖｅｘｔが印加されている電源
線に接続されている。ＰＭＯＳトランジスタＴＰ１，Ｔ
Ｐ２のゲートは、互いに接続されているとともに第２Ｎ
ＭＯＳトランジスタＴＮ２のドレインに接続されてい
る。
２のドレインは、それぞれＰチャネルＭＯＳトランジス
タ（以下、ＰＭＯＳトランジスタという）ＴＰ１，ＴＰ
２を介して外部電源電圧Ｖｅｘｔが印加されている電源
線に接続されている。ＰＭＯＳトランジスタＴＰ１，Ｔ
Ｐ２のゲートは、互いに接続されているとともに第２Ｎ
ＭＯＳトランジスタＴＮ２のドレインに接続されてい
る。
【００３７】第１ＮＭＯＳトランジスタＴＮ１のゲート
（反転入力端子）には、図示しない基準電圧生成回路か
らの基準電圧Ｖｒｅｆが入力される。第２ＮＭＯＳトラ
ンジスタＴＮ２のゲート（非反転入力端子）には、前記
第３の内部電源線Ｌ３に接続されている。
（反転入力端子）には、図示しない基準電圧生成回路か
らの基準電圧Ｖｒｅｆが入力される。第２ＮＭＯＳトラ
ンジスタＴＮ２のゲート（非反転入力端子）には、前記
第３の内部電源線Ｌ３に接続されている。
【００３８】第１ＮＭＯＳトランジスタＴＮ１のドレイ
ンは駆動用のＰＭＯＳトランジスタＴＰ３のゲートに接
続され、その第１ＮＭＯＳトランジスタＴＮ１のドレイ
ン電圧がＰＭＯＳトランジスタＴＰ３のゲートに印加さ
れる。駆動用のＰＭＯＳトランジスタＴＰ３は、ドレイ
ンが第３の内部電源線Ｌ３に接続され、ソースが外部電
源電圧Ｖｅｘｔが印加されている電源線に接続されてい
る。
ンは駆動用のＰＭＯＳトランジスタＴＰ３のゲートに接
続され、その第１ＮＭＯＳトランジスタＴＮ１のドレイ
ン電圧がＰＭＯＳトランジスタＴＰ３のゲートに印加さ
れる。駆動用のＰＭＯＳトランジスタＴＰ３は、ドレイ
ンが第３の内部電源線Ｌ３に接続され、ソースが外部電
源電圧Ｖｅｘｔが印加されている電源線に接続されてい
る。
【００３９】又、駆動用のＰＭＯＳトランジスタＴＰ３
のゲートと外部電源電圧Ｖｅｘｔが印加されている電源
線との間には、ＰＭＯＳトランジスタＴＰ４が接続され
ている。ＰＭＯＳトランジスタＴＰ４は、そのゲートに
前記活性化制御信号φ１が入力される。
のゲートと外部電源電圧Ｖｅｘｔが印加されている電源
線との間には、ＰＭＯＳトランジスタＴＰ４が接続され
ている。ＰＭＯＳトランジスタＴＰ４は、そのゲートに
前記活性化制御信号φ１が入力される。
【００４０】従って、大電力用降圧回路１３ａは、活性
化制御信号φ１がＬレベルの時に非活性になり、活性化
制御信号φ１がＨレベルの時に活性化される。そして、
非活性の時には、大電力用降圧回路１３ａは、ＰＭＯＳ
トランジスタＴＰ３がオフし、第３の内部電源線Ｌ３へ
のメモリコア用降圧電源電圧Ｖｄｄｃの供給を遮断す
る。一方、活性時には、大電力用降圧回路１３ａは、第
２ＮＭＯＳトランジスタＴＮ２のゲート（非反転入力端
子）に入力される電圧、即ち、第３の内部電源線Ｌ３に
かかるメモリコア用降圧電源電圧Ｖｄｄｃを基準電圧Ｖ
ｒｅｆと同じレベルとなるように動作する。即ち、メモ
リコア用降圧電源電圧Ｖｄｄｃは基準電圧Ｖｒｅｆによ
って決定される。
化制御信号φ１がＬレベルの時に非活性になり、活性化
制御信号φ１がＨレベルの時に活性化される。そして、
非活性の時には、大電力用降圧回路１３ａは、ＰＭＯＳ
トランジスタＴＰ３がオフし、第３の内部電源線Ｌ３へ
のメモリコア用降圧電源電圧Ｖｄｄｃの供給を遮断す
る。一方、活性時には、大電力用降圧回路１３ａは、第
２ＮＭＯＳトランジスタＴＮ２のゲート（非反転入力端
子）に入力される電圧、即ち、第３の内部電源線Ｌ３に
かかるメモリコア用降圧電源電圧Ｖｄｄｃを基準電圧Ｖ
ｒｅｆと同じレベルとなるように動作する。即ち、メモ
リコア用降圧電源電圧Ｖｄｄｃは基準電圧Ｖｒｅｆによ
って決定される。
【００４１】詳述すると、大電力用降圧回路１３ａは、
基準電圧Ｖｒｅｆに基づいて外部電源電圧Ｖｅｘｔに対
して電位がフラットな（一定となる）なメモリコア用降
圧電源電圧Ｖｄｄｃを生成する。そして、本実施形態で
は、図４に示すように、外部電源電圧Ｖｅｘｔに対して
２．０Ｖのメモリコア用降圧電源電圧Ｖｄｄｃを生成す
るようになっている。さらに詳述すると、外部電源電圧
Ｖｅｘｔが通常の動作電圧範囲の３．０〜３．６Ｖは勿
論、低消費電力状態となるバッテリデータ保持機能であ
るデータリテンション時の電圧（データリテンション電
圧）である例えば２．３Ｖ未満においても、２．０Ｖの
メモリコア用降圧電源電圧Ｖｄｄｃを生成するようにな
っている。
基準電圧Ｖｒｅｆに基づいて外部電源電圧Ｖｅｘｔに対
して電位がフラットな（一定となる）なメモリコア用降
圧電源電圧Ｖｄｄｃを生成する。そして、本実施形態で
は、図４に示すように、外部電源電圧Ｖｅｘｔに対して
２．０Ｖのメモリコア用降圧電源電圧Ｖｄｄｃを生成す
るようになっている。さらに詳述すると、外部電源電圧
Ｖｅｘｔが通常の動作電圧範囲の３．０〜３．６Ｖは勿
論、低消費電力状態となるバッテリデータ保持機能であ
るデータリテンション時の電圧（データリテンション電
圧）である例えば２．３Ｖ未満においても、２．０Ｖの
メモリコア用降圧電源電圧Ｖｄｄｃを生成するようにな
っている。
【００４２】ちなみに、本実施形態では、第１の内部電
源電圧生成回路１１の大電力用降圧回路１１ａは、図４
に示すように、外部電源電圧Ｖｅｘｔに対して２．６Ｖ
の周辺回路用降圧電源電圧Ｖｄｄを生成するようになっ
ている。又、第２の内部電源電圧生成回路１２の大電力
用降圧回路１２ａは、図４に示すように、外部電源電圧
Ｖｅｘｔに対して２．３Ｖの入出力回路用降圧電源電圧
Ｖｄｄｉを生成するようになっている。尚、大電力用降
圧回路１１ａ，１２ａは、外部電源電圧Ｖｅｘｔがデー
タリテンション電圧である２．３Ｖになると変動領域に
なり、外部電源電圧Ｖｅｘｔに対して周辺回路用降圧電
源電圧Ｖｄｄ及び入出力回路用降圧電源電圧Ｖｄｄｉの
値が変動する。つまり、大電力用降圧回路１３ａは周辺
回路用降圧電源電圧Ｖｄｄ及び入出力回路用降圧電源電
圧Ｖｄｄｉより低い電圧のメモリコア用降圧電源電圧Ｖ
ｄｄｃを生成しているからである。
源電圧生成回路１１の大電力用降圧回路１１ａは、図４
に示すように、外部電源電圧Ｖｅｘｔに対して２．６Ｖ
の周辺回路用降圧電源電圧Ｖｄｄを生成するようになっ
ている。又、第２の内部電源電圧生成回路１２の大電力
用降圧回路１２ａは、図４に示すように、外部電源電圧
Ｖｅｘｔに対して２．３Ｖの入出力回路用降圧電源電圧
Ｖｄｄｉを生成するようになっている。尚、大電力用降
圧回路１１ａ，１２ａは、外部電源電圧Ｖｅｘｔがデー
タリテンション電圧である２．３Ｖになると変動領域に
なり、外部電源電圧Ｖｅｘｔに対して周辺回路用降圧電
源電圧Ｖｄｄ及び入出力回路用降圧電源電圧Ｖｄｄｉの
値が変動する。つまり、大電力用降圧回路１３ａは周辺
回路用降圧電源電圧Ｖｄｄ及び入出力回路用降圧電源電
圧Ｖｄｄｉより低い電圧のメモリコア用降圧電源電圧Ｖ
ｄｄｃを生成しているからである。
【００４３】小電力用降圧回路１３ｂは、差動アンプで
あって、差動増幅部としての第１及び第２ＮＭＯＳトラ
ンジスタＴＮ４，ＴＮ５を有し、両ＮＭＯＳトランジス
タＴＮ４，ＴＮ５のソースは共通の電流制御用ＮＭＯＳ
トランジスタＴＮ６を介してグランド電源線に接続され
ている。電流制御用ＮＭＯＳトランジスタＴＮ６のゲー
トは第１ＮＭＯＳトランジスタＴＮ４のゲートに接続さ
れている。
あって、差動増幅部としての第１及び第２ＮＭＯＳトラ
ンジスタＴＮ４，ＴＮ５を有し、両ＮＭＯＳトランジス
タＴＮ４，ＴＮ５のソースは共通の電流制御用ＮＭＯＳ
トランジスタＴＮ６を介してグランド電源線に接続され
ている。電流制御用ＮＭＯＳトランジスタＴＮ６のゲー
トは第１ＮＭＯＳトランジスタＴＮ４のゲートに接続さ
れている。
【００４４】又、両ＮＭＯＳトランジスタＴＮ４，ＴＮ
５のドレインは、それぞれＰＭＯＳトランジスタＴＰ
５，ＴＰ６を介して外部電源電圧Ｖｅｘｔが印加されて
いる電源線に接続されている。ＰＭＯＳトランジスタＴ
Ｐ５，ＴＰ６のゲートは、互いに接続されているととも
に第２ＮＭＯＳトランジスタＴＮ５のドレインに接続さ
れている。
５のドレインは、それぞれＰＭＯＳトランジスタＴＰ
５，ＴＰ６を介して外部電源電圧Ｖｅｘｔが印加されて
いる電源線に接続されている。ＰＭＯＳトランジスタＴ
Ｐ５，ＴＰ６のゲートは、互いに接続されているととも
に第２ＮＭＯＳトランジスタＴＮ５のドレインに接続さ
れている。
【００４５】第１ＮＭＯＳトランジスタＴＮ４のゲート
（反転入力端子）には、前記基準電圧Ｖｒｅｆが入力さ
れる。従って、小電力用降圧回路１３ｂは、常時活性化
されている。第２ＮＭＯＳトランジスタＴＮ５のゲート
（非反転入力端子）には、第３の内部電源線Ｌ３に接続
されている。
（反転入力端子）には、前記基準電圧Ｖｒｅｆが入力さ
れる。従って、小電力用降圧回路１３ｂは、常時活性化
されている。第２ＮＭＯＳトランジスタＴＮ５のゲート
（非反転入力端子）には、第３の内部電源線Ｌ３に接続
されている。
【００４６】第１ＮＭＯＳトランジスタＴＮ４のドレイ
ンは駆動用のＰＭＯＳトランジスタＴＰ７のゲートに接
続され、その第１ＮＭＯＳトランジスタＴＮ４のドレイ
ン電圧がＰＭＯＳトランジスタＴＰ７のゲートに印加さ
れる。駆動用のＰＭＯＳトランジスタＴＰ７は、ドレイ
ンが第３の内部電源線Ｌ３に接続され、ソースが外部電
源電圧Ｖｅｘｔの電源線に接続されている。
ンは駆動用のＰＭＯＳトランジスタＴＰ７のゲートに接
続され、その第１ＮＭＯＳトランジスタＴＮ４のドレイ
ン電圧がＰＭＯＳトランジスタＴＰ７のゲートに印加さ
れる。駆動用のＰＭＯＳトランジスタＴＰ７は、ドレイ
ンが第３の内部電源線Ｌ３に接続され、ソースが外部電
源電圧Ｖｅｘｔの電源線に接続されている。
【００４７】従って、小電力用降圧回路１３ｂは、常に
第２ＮＭＯＳトランジスタＴＮ５のゲート（非反転入力
端子）に入力される電圧、即ち、第３の内部電源線Ｌ３
にかかるメモリコア用降圧電源電圧Ｖｄｄｃを基準電圧
Ｖｒｅｆと同じレベルとなるように動作する。
第２ＮＭＯＳトランジスタＴＮ５のゲート（非反転入力
端子）に入力される電圧、即ち、第３の内部電源線Ｌ３
にかかるメモリコア用降圧電源電圧Ｖｄｄｃを基準電圧
Ｖｒｅｆと同じレベルとなるように動作する。
【００４８】そして、本実施形態では、大電力用降圧回
路１３ａと同様に小電力用降圧回路１３ｂは、図４に示
すように、外部電源電圧Ｖｅｘｔに対して２．０Ｖのメ
モリコア用降圧電源電圧Ｖｄｄｃを生成するようになっ
ている。つまり、小電力用降圧回路１３ｂは、外部電源
電圧Ｖｅｘｔが通常の動作電圧範囲の３．０〜３．６Ｖ
は勿論、データリテンション電圧である２．３Ｖ未満に
おいても、２．０Ｖのメモリコア用降圧電源電圧Ｖｄｄ
ｃを生成するようになっている。
路１３ａと同様に小電力用降圧回路１３ｂは、図４に示
すように、外部電源電圧Ｖｅｘｔに対して２．０Ｖのメ
モリコア用降圧電源電圧Ｖｄｄｃを生成するようになっ
ている。つまり、小電力用降圧回路１３ｂは、外部電源
電圧Ｖｅｘｔが通常の動作電圧範囲の３．０〜３．６Ｖ
は勿論、データリテンション電圧である２．３Ｖ未満に
おいても、２．０Ｖのメモリコア用降圧電源電圧Ｖｄｄ
ｃを生成するようになっている。
【００４９】ちなみに、本実施形態では、第１の内部電
源電圧生成回路１１の小電力用降圧回路１１ｂは大電力
用降圧回路１１ａと同様な特性であって、図４に示すよ
うに外部電源電圧Ｖｅｘｔに対して２．６Ｖの周辺回路
用降圧電源電圧Ｖｄｄを生成するようになっている。
又、第２の内部電源電圧生成回路１２の小電力用降圧回
路１２ｂは大電力用降圧回路１２ａと同様の特性であっ
て、図４に示すように外部電源電圧Ｖｅｘｔに対して
２．３Ｖの入出力回路用降圧電源電圧Ｖｄｄｉを生成す
るようになっている。同様に、小電力用降圧回路１１
ｂ，１２ｂも、外部電源電圧Ｖｅｘｔがデータリテンシ
ョン電圧である２．３Ｖになると変動領域になり、外部
電源電圧Ｖｅｘｔに対して周辺回路用降圧電源電圧Ｖｄ
ｄ及び入出力回路用降圧電源電圧Ｖｄｄｉの値が変動す
る。
源電圧生成回路１１の小電力用降圧回路１１ｂは大電力
用降圧回路１１ａと同様な特性であって、図４に示すよ
うに外部電源電圧Ｖｅｘｔに対して２．６Ｖの周辺回路
用降圧電源電圧Ｖｄｄを生成するようになっている。
又、第２の内部電源電圧生成回路１２の小電力用降圧回
路１２ｂは大電力用降圧回路１２ａと同様の特性であっ
て、図４に示すように外部電源電圧Ｖｅｘｔに対して
２．３Ｖの入出力回路用降圧電源電圧Ｖｄｄｉを生成す
るようになっている。同様に、小電力用降圧回路１１
ｂ，１２ｂも、外部電源電圧Ｖｅｘｔがデータリテンシ
ョン電圧である２．３Ｖになると変動領域になり、外部
電源電圧Ｖｅｘｔに対して周辺回路用降圧電源電圧Ｖｄ
ｄ及び入出力回路用降圧電源電圧Ｖｄｄｉの値が変動す
る。
【００５０】尚、大電力用降圧回路１３ａと小電力用降
圧回路１３ｂは、その出力するメモリコア用降圧電源電
圧Ｖｄｄｃが同電位となるが、駆動電力が相違する。つ
まり、大電力用降圧回路１３ａのＰＭＯＳトランジスタ
ＴＰ３のサイズを、小電力用降圧回路１３ｂのＰＭＯＳ
トランジスタＴＰ７のサイズより大きくしている。
圧回路１３ｂは、その出力するメモリコア用降圧電源電
圧Ｖｄｄｃが同電位となるが、駆動電力が相違する。つ
まり、大電力用降圧回路１３ａのＰＭＯＳトランジスタ
ＴＰ３のサイズを、小電力用降圧回路１３ｂのＰＭＯＳ
トランジスタＴＰ７のサイズより大きくしている。
【００５１】図３は、第３の内部電源線Ｌ３に接続され
たセルフリフレッシュ発振回路１９の回路を示す。セル
フリフレッシュ発振回路１９は奇数個（図３では５個）
のインバータ回路２１〜２５よりなる発振部と１つのイ
ンバータ回路２６にて出力部とで構成されている。発振
部のインバータ回路２１〜２５はＣＭＯＳトランジスタ
よりなり、各インバータ回路２１〜２５は前記第３の内
部電源線Ｌ３を介してメモリコア用降圧電源電圧Ｖｄｄ
ｃが入力されるようになっている。そして、５個のイン
バータ回路２１〜２５を直列に接続しその最終段のイン
バータ回路２５の出力端子を初段のインバータ回路２１
の入力端子に接続させている。従って、この５個のイン
バータ回路２１〜２５が閉ループに接続されることによ
り、発振部は発振し、その発振信号を出力部のインバー
タ回路２６に出力する。
たセルフリフレッシュ発振回路１９の回路を示す。セル
フリフレッシュ発振回路１９は奇数個（図３では５個）
のインバータ回路２１〜２５よりなる発振部と１つのイ
ンバータ回路２６にて出力部とで構成されている。発振
部のインバータ回路２１〜２５はＣＭＯＳトランジスタ
よりなり、各インバータ回路２１〜２５は前記第３の内
部電源線Ｌ３を介してメモリコア用降圧電源電圧Ｖｄｄ
ｃが入力されるようになっている。そして、５個のイン
バータ回路２１〜２５を直列に接続しその最終段のイン
バータ回路２５の出力端子を初段のインバータ回路２１
の入力端子に接続させている。従って、この５個のイン
バータ回路２１〜２５が閉ループに接続されることによ
り、発振部は発振し、その発振信号を出力部のインバー
タ回路２６に出力する。
【００５２】出力部のインバータ回路２６は、ＣＭＯＳ
トランジスタよりなり、インバータ回路２６は第３の内
部電源線Ｌ３を介してメモリコア用降圧電源電圧Ｖｄｄ
ｃが入力されるようになっている。そして、インバータ
回路２６は、発振部からの発振信号を反転させてリフレ
ッシュ用クロック信号ｏｕｔとして出力する。
トランジスタよりなり、インバータ回路２６は第３の内
部電源線Ｌ３を介してメモリコア用降圧電源電圧Ｖｄｄ
ｃが入力されるようになっている。そして、インバータ
回路２６は、発振部からの発振信号を反転させてリフレ
ッシュ用クロック信号ｏｕｔとして出力する。
【００５３】次に、上記のように構成したＳＤＲＡＭの
特徴を以下に記載する。 （１）本実施形態では、第１の内部電源電圧生成回路１
１に対して周辺機能回路群１４とともにセルプレート電
圧発生回路１７を接続した。そして、スタンバイモード
又はパワーダウンモード時において、小電力用降圧回路
１１ｂから供給される駆動電力をセルプレート電圧発生
回路１７にて消費させるようにした。
特徴を以下に記載する。 （１）本実施形態では、第１の内部電源電圧生成回路１
１に対して周辺機能回路群１４とともにセルプレート電
圧発生回路１７を接続した。そして、スタンバイモード
又はパワーダウンモード時において、小電力用降圧回路
１１ｂから供給される駆動電力をセルプレート電圧発生
回路１７にて消費させるようにした。
【００５４】従って、スタンバイモード又はパワーダウ
ンモード時に、小電力用降圧回路１１ｂの駆動電力を有
効に消費でき、周辺回路用降圧電源電圧Ｖｄｄを上昇さ
せることはない。
ンモード時に、小電力用降圧回路１１ｂの駆動電力を有
効に消費でき、周辺回路用降圧電源電圧Ｖｄｄを上昇さ
せることはない。
【００５５】（２）本実施形態では、第２の内部電源電
圧生成回路１２に対して入出力回路群１５とともにビッ
ト線プリチャージ電圧発生回路１８を接続した。そし
て、スタンバイモード又はパワーダウンモード時におい
て、小電力用降圧回路１２ｂから供給される駆動電力を
ビット線プリチャージ電圧発生回路１８にて消費させる
ようにした。
圧生成回路１２に対して入出力回路群１５とともにビッ
ト線プリチャージ電圧発生回路１８を接続した。そし
て、スタンバイモード又はパワーダウンモード時におい
て、小電力用降圧回路１２ｂから供給される駆動電力を
ビット線プリチャージ電圧発生回路１８にて消費させる
ようにした。
【００５６】従って、スタンバイモード又はパワーダウ
ンモード時に、小電力用降圧回路１２ｂの駆動電力を有
効に消費でき、入出力回路用降圧電源電圧Ｖｄｄｉを上
昇させることはない。
ンモード時に、小電力用降圧回路１２ｂの駆動電力を有
効に消費でき、入出力回路用降圧電源電圧Ｖｄｄｉを上
昇させることはない。
【００５７】（３）本実施形態では、第３の内部電源電
圧生成回路１３に対してメモリコア回路群１６とともに
セルフリフレッシュ発振回路１９を接続した。そして、
スタンバイモード又はパワーダウンモード時において、
小電力用降圧回路１３ｂから供給される駆動電力をセル
フリフレッシュ発振回路１９にて消費させるようにし
た。
圧生成回路１３に対してメモリコア回路群１６とともに
セルフリフレッシュ発振回路１９を接続した。そして、
スタンバイモード又はパワーダウンモード時において、
小電力用降圧回路１３ｂから供給される駆動電力をセル
フリフレッシュ発振回路１９にて消費させるようにし
た。
【００５８】従って、スタンバイモード又はパワーダウ
ンモード時に、小電力用降圧回路１３ｂの駆動電力を有
効に消費できメモリコア用降圧電源電圧Ｖｄｄｃを上昇
させることはない。
ンモード時に、小電力用降圧回路１３ｂの駆動電力を有
効に消費できメモリコア用降圧電源電圧Ｖｄｄｃを上昇
させることはない。
【００５９】（４）本実施形態では、セルフリフレッシ
ュ発振回路１９を、外部電源電圧Ｖｅｘｔがデータリテ
ンション時の電圧である２．３Ｖより下がっても変動せ
ずフラットなメモリコア用降圧電源電圧Ｖｄｄｃを生成
する第３の内部電源電圧生成回路１３に接続した。
ュ発振回路１９を、外部電源電圧Ｖｅｘｔがデータリテ
ンション時の電圧である２．３Ｖより下がっても変動せ
ずフラットなメモリコア用降圧電源電圧Ｖｄｄｃを生成
する第３の内部電源電圧生成回路１３に接続した。
【００６０】従って、セルフリフレッシュ発振回路１９
は、外部電源電圧Ｖｅｘｔが２．３Ｖのデータリテンシ
ョン電圧に下がっても、安定した２．０Ｖのメモリコア
用降圧電源電圧Ｖｄｄｃが供給されることから、通常動
作時と同様な安定した発振動作を行うことができる。
は、外部電源電圧Ｖｅｘｔが２．３Ｖのデータリテンシ
ョン電圧に下がっても、安定した２．０Ｖのメモリコア
用降圧電源電圧Ｖｄｄｃが供給されることから、通常動
作時と同様な安定した発振動作を行うことができる。
【００６１】（５）本実施形態では、スタンバイモード
又はパワーダウンモード時に第１〜第３の内部電源線Ｌ
１〜Ｌ３の電位が上昇させないためだけのリーク素子を
必要としないため、そのリーク素子がない分だけ回路規
模を小さくすることができる。
又はパワーダウンモード時に第１〜第３の内部電源線Ｌ
１〜Ｌ３の電位が上昇させないためだけのリーク素子を
必要としないため、そのリーク素子がない分だけ回路規
模を小さくすることができる。
【００６２】（６）本実施形態では、第１〜第３内部電
源電圧生成回路１１〜１３はそれぞれ電気的に独立して
構成し、その生成する降圧電源電圧Ｖｄｄ，Ｖｄｄｉ，
Ｖｄｄｃの電圧を相違させている。従って、第１〜第３
内部電源電圧生成回路１１〜１３のレイアウトパターン
をそれぞれ分離して設計することができる。
源電圧生成回路１１〜１３はそれぞれ電気的に独立して
構成し、その生成する降圧電源電圧Ｖｄｄ，Ｖｄｄｉ，
Ｖｄｄｃの電圧を相違させている。従って、第１〜第３
内部電源電圧生成回路１１〜１３のレイアウトパターン
をそれぞれ分離して設計することができる。
【００６３】発明の実施の形態は上記実施形態に限定さ
れるものではなく以下のように実施してもよい。 ・上記実施形態は、３つの第１〜第３内部電源電圧生成
回路１１〜１３で構成しそれぞれに周辺機能回路群１
４、入出力回路群１５、メモリコア回路群１６を接続し
たが、周辺機能回路群１４、入出力回路群１５、メモリ
コア回路群１６をさらに細かく区分するとともに、これ
に対応して第１〜第３内部電源電圧生成回路１１〜１３
もそれぞれ複数個設けて実施してもよい。
れるものではなく以下のように実施してもよい。 ・上記実施形態は、３つの第１〜第３内部電源電圧生成
回路１１〜１３で構成しそれぞれに周辺機能回路群１
４、入出力回路群１５、メモリコア回路群１６を接続し
たが、周辺機能回路群１４、入出力回路群１５、メモリ
コア回路群１６をさらに細かく区分するとともに、これ
に対応して第１〜第３内部電源電圧生成回路１１〜１３
もそれぞれ複数個設けて実施してもよい。
【００６４】・上記実施形態では、３個の第１〜第３内
部電源電圧生成回路１１〜１３で構成したが、２個又は
４個以上の電圧値の異なる内部電源電圧生成回路を設け
て実施してもよい。
部電源電圧生成回路１１〜１３で構成したが、２個又は
４個以上の電圧値の異なる内部電源電圧生成回路を設け
て実施してもよい。
【００６５】・常時駆動内部回路を上記実施形態では説
明の便宜上、セルプレート電圧発生回路１７、ビット線
プリチャージ電圧発生回路１８及びセルフリフレッシュ
発振回路１９としたが、これに限定されるものではな
く、スタンバイモードやパワーダウンモードの時でも動
作する回路であればよく、例えば電源を常時監視するパ
ワーオンリセット回路でもよい。
明の便宜上、セルプレート電圧発生回路１７、ビット線
プリチャージ電圧発生回路１８及びセルフリフレッシュ
発振回路１９としたが、これに限定されるものではな
く、スタンバイモードやパワーダウンモードの時でも動
作する回路であればよく、例えば電源を常時監視するパ
ワーオンリセット回路でもよい。
【００６６】・セルプレート電圧発生回路１７とビット
線プリチャージ電圧発生回路１８とを１つの内部電源電
圧生成回路に、即ち、複数個の常時駆動内部回路を１つ
の内部電源電圧生成回路に接続した実施してもよい。
線プリチャージ電圧発生回路１８とを１つの内部電源電
圧生成回路に、即ち、複数個の常時駆動内部回路を１つ
の内部電源電圧生成回路に接続した実施してもよい。
【００６７】・上記実施形態では、大電力用降圧回路１
１ａ〜１３ａ及び大電力用降圧回路１１ｂ〜１３ｂは、
帰還式の降圧回路にて具体化したが、ソースフロア式の
降圧回路にて具体化してもよく、要は外部電源電圧に対
して安定した降圧電源電圧が生成することのできる降圧
回路であれば特に限定されるものでない。
１ａ〜１３ａ及び大電力用降圧回路１１ｂ〜１３ｂは、
帰還式の降圧回路にて具体化したが、ソースフロア式の
降圧回路にて具体化してもよく、要は外部電源電圧に対
して安定した降圧電源電圧が生成することのできる降圧
回路であれば特に限定されるものでない。
【００６８】・上記実施形態では、半導体記憶装置とし
てＳＤＲＡＭに具体化したが、これに限定されるもので
はなく、その他の半導体記憶装置に応用してもよい。 ・上記実施形態では、半導体記憶装置に具体化したが、
ＭＰＵやメモリコントローラ等の半導体装置に応用して
もよい。
てＳＤＲＡＭに具体化したが、これに限定されるもので
はなく、その他の半導体記憶装置に応用してもよい。 ・上記実施形態では、半導体記憶装置に具体化したが、
ＭＰＵやメモリコントローラ等の半導体装置に応用して
もよい。
【００６９】
【発明の効果】請求項１及び２に記載の発明によれば、
半導体装置に設けられた複数の内部電源電圧生成回路に
対してスタンバイモード時やパワーダウンモード時の内
部電源電圧を安定に保持するとともに無駄な消費電流を
低減することができる。
半導体装置に設けられた複数の内部電源電圧生成回路に
対してスタンバイモード時やパワーダウンモード時の内
部電源電圧を安定に保持するとともに無駄な消費電流を
低減することができる。
【００７０】請求項３〜８に記載の発明によれば、半導
体記憶装置に設けられた用途に応じて設けられた複数の
内部電源電圧生成回路に対してスタンバイモード時やパ
ワーダウンモード時の内部電源電圧を安定に保持すると
ともに無駄な消費電流を低減することができる。
体記憶装置に設けられた用途に応じて設けられた複数の
内部電源電圧生成回路に対してスタンバイモード時やパ
ワーダウンモード時の内部電源電圧を安定に保持すると
ともに無駄な消費電流を低減することができる。
【００７１】加えて、請求項９に記載の発明によれば、
セルフリフレッシュ発振回路を常に安定した発振動作を
させることができる。
セルフリフレッシュ発振回路を常に安定した発振動作を
させることができる。
【図１】本発明を具体化した各内部電源電圧生成回路と
内部回路との関係を示すブロック回路図
内部回路との関係を示すブロック回路図
【図２】内部電源電圧生成回路の回路図
【図３】セルフリフレッシュ発振回路の回路図
【図４】外部電源電圧に対する各内部電源電圧生成回路
の特性を示す図
の特性を示す図
１０ 半導体チップ １１ 内部電源電圧生成回路としての第１の内部電源電
圧生成回路 １２ 内部電源電圧生成回路としての第２の内部電源電
圧生成回路 １３ 内部電源電圧生成回路としての第３の内部電源電
圧生成回路 １１ａ〜１３ａ 第１降圧回路としての大電力用降圧回
路 １１ｂ〜１３ｂ 第２降圧回路としての小電力用降圧回
路 １４ 被制御内部回路としての周辺機能回路群 １５ 被制御内部回路としての入出力回路群 １６ 被制御内部回路としてのメモリコア回路群 １７ 常時駆動内部回路としのセルプレート電圧発生回
路 １８ 常時駆動内部回路としのビット線プリチャージ電
圧発生回路 １９ 常時駆動内部回路としのセルフリフレッシュ発振
回路 Ｖｄｄ 内部電源電圧としての周辺回路用降圧電源電圧 Ｖｄｄｉ 内部電源電圧としての入出力回路用降圧電源
電圧 Ｖｄｄｃ 内部電源電圧としてのメモリコア用降圧電源
電圧 Ｖｅｘｔ 外部電源電圧
圧生成回路 １２ 内部電源電圧生成回路としての第２の内部電源電
圧生成回路 １３ 内部電源電圧生成回路としての第３の内部電源電
圧生成回路 １１ａ〜１３ａ 第１降圧回路としての大電力用降圧回
路 １１ｂ〜１３ｂ 第２降圧回路としての小電力用降圧回
路 １４ 被制御内部回路としての周辺機能回路群 １５ 被制御内部回路としての入出力回路群 １６ 被制御内部回路としてのメモリコア回路群 １７ 常時駆動内部回路としのセルプレート電圧発生回
路 １８ 常時駆動内部回路としのビット線プリチャージ電
圧発生回路 １９ 常時駆動内部回路としのセルフリフレッシュ発振
回路 Ｖｄｄ 内部電源電圧としての周辺回路用降圧電源電圧 Ｖｄｄｉ 内部電源電圧としての入出力回路用降圧電源
電圧 Ｖｄｄｃ 内部電源電圧としてのメモリコア用降圧電源
電圧 Ｖｅｘｔ 外部電源電圧
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 好治 愛知県春日井市高蔵寺町二丁目1844番２ 富士通ヴィエルエスアイ株式会社内 Ｆターム(参考） 5B011 DB02 DB05 EB01 LL11 5B024 AA01 AA03 BA01 BA07 BA21 BA27 BA29 CA15 CA27 DA20
Claims (9)
- 【請求項１】 スタンバイ又はパワーダウンモード時
には小さな駆動電力を供給し、アクティブモード時には
大きな駆動電力を供給する内部電源電圧生成回路を用途
に応じて複数個設けた半導体装置の駆動電力供給方法に
おいて、 スタンバイ又はパワーダウンモード時に非活性となりア
クティブモードの時には活性化される半導体装置として
機能する被制御内部回路とスタンバイモード又はパワー
ダウンモード時にも動作する半導体装置として機能する
常時駆動内部回路とを組み合わせ、 その組み合わせた前記被制御内部回路と前記常時駆動内
部回路に対してそれぞれに対応する前記内部電源電圧生
成回路から駆動電力を供給させるようにしたことを特徴
とする半導体装置の駆動電力供給方法。 - 【請求項２】 スタンバイ又はパワーダウンモード時
には小さな駆動電力を供給し、アクティブモード時には
大きな駆動電力を供給する内部電源電圧生成回路が、ア
クティブモードの時に活性化されるともにスタンバイ又
はパワーダウンモード時に非活性化される被制御内部回
路に供給する内部電源電圧生成回路を用途に応じて複数
個設けた半導体装置において、 前記複数の内部電源電圧生成回路のうちの少なくとも１
つの内部電源電圧生成回路に対して、前記被制御内部回
路とともにスタンバイモード又はパワーダウンモード時
にも動作する半導体装置として機能する常時駆動内部回
路を接続したことを特徴とした半導体装置。 - 【請求項３】 大きな消費電流で大きな駆動電力を供
給する第１降圧回路と、小さな消費電流で小さな駆動電
力を供給する第２降圧回路とをそれぞれ有した内部電源
電圧生成回路を用途に応じて複数個設けた半導体記憶装
置の駆動電力供給方法において、 複数の内部電源電圧生成回路のうちの少なくとも１つの
内部電源電圧生成回路に対して、 スタンバイ又はパワーダウンモード時に非活性となりア
クティブモードの時には活性化される半導体記憶装置と
して機能する常時駆動内部回路とスタンバイモード又は
パワーダウンモード時にも動作する半導体記憶装置とし
て機能する常時駆動内部回路とを組み合わせ、 その組み合わせた前記常時駆動内部回路と前記常時駆動
内部回路に対してそれぞれに対応する前記内部電源電圧
生成回路から駆動電力を供給させるようにしたことを特
徴とする半導体記憶装置の駆動電力供給方法。 - 【請求項４】 スタンバイ又はパワーダウンモード時
に非活性となりアクティブモードの時には活性化される
半導体記憶装置として機能する被制御内部回路に対し
て、大きな消費電流で大きな駆動電力を供給する第１降
圧回路と、前記被制御内部回路に対して小さな消費電流
で小さな駆動電力を供給する第２降圧降圧とを有した内
部電源電圧生成回路を用途に応じて複数個設け、 スタンバイ又はパワーダウンモード時には第２降圧回路
を活性化するとともに第１降圧回路を非活性化し、アク
ティブモード時には第１及び第２降圧回路を、若しく
は、第１降圧回路のみを活性化して前記被制御内部回路
に駆動電力を供給するようにした半導体記憶装置におい
て、 前記複数の内部電源電圧生成回路のうちの少なくとも１
つの内部電源電圧生成回路に対して前記被制御内部回路
とともにスタンバイモード又はパワーダウンモード時に
も動作する半導体記憶装置として機能する常時駆動内部
回路を接続したことを特徴とした半導体記憶装置。 - 【請求項５】 請求項４に記載の半導体記憶装置にお
いて、 前記常時駆動内部回路はセルプレート電圧発生回路、ビ
ット線プリチャージ電圧発生回路、発振回路、又はパワ
ーオンリセット回路であることを特徴とした半導体記憶
装置。 - 【請求項６】 請求項４に記載の半導体記憶装置にお
いて、 前記複数の内部電源電圧生成回路のそれぞれの出力は互
いに電気的に独立していることを特徴とする半導体記憶
装置。 - 【請求項７】 請求項６に記載の半導体記憶装置にお
いて、 前記複数の内部電源電圧生成回路のそれぞれの出力は生
成電圧値が相違することを特徴とした半導体記憶装置。 - 【請求項８】 請求項６又は７に記載の半導体記憶装
置において、 前記複数の内部電源電圧生成回路のうちの少なくとも１
つの内部電源電圧生成回路の出力は、メモリ回路群又は
入出力回路群又は周辺機能回路群に供給され、他の内部
電源電圧生成回路の出力はそれ以外の回路群に供給され
ることを特徴とする半導体記憶装置。 - 【請求項９】 請求項５に記載の半導体記憶装置にお
いて、 前記発振回路は、複数の内部電源電圧生成回路のうちの
最も低い内部電源電圧を生成する内部電源電圧生成回路
に接続されていることを特徴とした半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000022151A JP2001216780A (ja) | 2000-01-31 | 2000-01-31 | 半導体装置の駆動電力供給方法、半導体装置、半導体記憶装置の駆動電力供給方法及び半導体記憶装置 |
| US09/772,075 US6504353B2 (en) | 2000-01-31 | 2001-01-30 | Drive power supplying method for semiconductor memory device and semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000022151A JP2001216780A (ja) | 2000-01-31 | 2000-01-31 | 半導体装置の駆動電力供給方法、半導体装置、半導体記憶装置の駆動電力供給方法及び半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001216780A true JP2001216780A (ja) | 2001-08-10 |
Family
ID=18548485
Family Applications (1)
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|---|---|---|---|
| JP2000022151A Pending JP2001216780A (ja) | 2000-01-31 | 2000-01-31 | 半導体装置の駆動電力供給方法、半導体装置、半導体記憶装置の駆動電力供給方法及び半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
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| JP (1) | JP2001216780A (ja) |
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| US6975551B2 (en) * | 2001-07-10 | 2005-12-13 | Sharp Kabushiki Kaisha | Semiconductor storage, mobile electronic device, and detachable storage |
| US7068547B2 (en) | 2003-12-30 | 2006-06-27 | Hynix Semiconductor, Inc. | Internal voltage generating circuit in semiconductor memory device |
| US7499363B2 (en) | 2006-04-06 | 2009-03-03 | Hynix Semiconductor Inc. | Semiconductor memory apparatus capable of reducing ground noise |
| JP2009181638A (ja) * | 2008-01-30 | 2009-08-13 | Elpida Memory Inc | 半導体記憶装置 |
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|---|---|---|---|---|
| US7426151B2 (en) * | 2001-08-14 | 2008-09-16 | Samung Electronics Co., Ltd. | Device and method for performing a partial array refresh operation |
| KR100396897B1 (ko) * | 2001-08-14 | 2003-09-02 | 삼성전자주식회사 | 페리(ｐｅｒｉ)용 전압 발생 회로와 이를 구비하는 반도체메모리 장치 및 전압 발생 방법 |
| US6795365B2 (en) * | 2002-08-23 | 2004-09-21 | Micron Technology, Inc. | DRAM power bus control |
| JP2005050473A (ja) * | 2003-07-31 | 2005-02-24 | Renesas Technology Corp | 半導体装置 |
| JP4703133B2 (ja) * | 2004-05-25 | 2011-06-15 | ルネサスエレクトロニクス株式会社 | 内部電圧発生回路および半導体集積回路装置 |
| KR100702124B1 (ko) * | 2005-04-01 | 2007-03-30 | 주식회사 하이닉스반도체 | 내부전압 공급회로 |
| TWI409934B (zh) * | 2005-10-12 | 2013-09-21 | Semiconductor Energy Lab | 半導體裝置 |
| TWI425520B (zh) * | 2008-05-12 | 2014-02-01 | Taiwan Semiconductor Mfg | 用於記憶體元件之電源啟動／切斷序列機制 |
| US8675420B2 (en) * | 2011-05-26 | 2014-03-18 | Micron Technology, Inc. | Devices and systems including enabling circuits |
| US9076510B2 (en) | 2012-02-02 | 2015-07-07 | Samsung Electronics Co., Ltd. | Power mixing circuit and semiconductor memory device including the same |
| US10438646B1 (en) | 2018-07-03 | 2019-10-08 | Micron Technology, Inc. | Apparatuses and methods for providing power for memory refresh operations |
| US10812138B2 (en) | 2018-08-20 | 2020-10-20 | Rambus Inc. | Pseudo-differential signaling for modified single-ended interface |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5461338A (en) * | 1992-04-17 | 1995-10-24 | Nec Corporation | Semiconductor integrated circuit incorporated with substrate bias control circuit |
| JP3247647B2 (ja) * | 1997-12-05 | 2002-01-21 | 株式会社東芝 | 半導体集積回路装置 |
| JP3802239B2 (ja) * | 1998-08-17 | 2006-07-26 | 株式会社東芝 | 半導体集積回路 |
| TW527601B (en) * | 2000-01-31 | 2003-04-11 | Fujitsu Ltd | Internal supply voltage generating circuit in a semiconductor memory device and method for controlling the same |
-
2000
- 2000-01-31 JP JP2000022151A patent/JP2001216780A/ja active Pending
-
2001
- 2001-01-30 US US09/772,075 patent/US6504353B2/en not_active Expired - Lifetime
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| US7499363B2 (en) | 2006-04-06 | 2009-03-03 | Hynix Semiconductor Inc. | Semiconductor memory apparatus capable of reducing ground noise |
| US7835215B2 (en) | 2006-04-06 | 2010-11-16 | Hynix Semiconductor Inc. | Semiconductor memory apparatus capable of reducing ground noise |
| US7835214B2 (en) | 2006-04-06 | 2010-11-16 | Hynix Semiconductor Inc. | Semiconductor memory apparatus capable of reducing ground noise |
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