TWI425520B - 用於記憶體元件之電源啟動／切斷序列機制 - Google Patents

Description

用於記憶體元件之電源啟動/切斷序列機制

本發明一般係關於積體電路(IC)設計，且更特別地係關於記憶體元件之電源啟動/切斷序列機制。

記憶體元件在某些用以減少電源消耗模式下，例如睡眠模式或待機模式，通常使用電源切斷機制來切斷某些電路模組之電源供應。一般的電源切斷機制運用內部電源控制電路、電源供應器開關(VDD開關)、地電壓開關(VSS開關)。圖1顯示一般電源切斷機制所需之內部電源控制電路100、VSS開關130及VDD開關160。內部電源控制電路100由反向器(inverter)102構成，反向器102之輸出端耦合至反向器104的輸入端以及反向器106的輸入端。反向器102連結至外部電源供應器VDD、外部地電壓VSS，以及內部地電壓VSSI。反向器104連結至外部電源供應器VDD、內部電源供應器VDDI、以及外部地電壓VSS。反向器106亦連結至外部電源供應器VDD、內部電源供應器VDDI、以及外部地電壓VSS。反向器104及106之輸出端各別耦合至字元線WLR及WL。PMOS電晶體108之源極連接至外部電源供應器VDD及節點110，且PMOS電晶體108之汲極連接至反向器102之輸出端及反向器104及106之輸入端。PMOS電晶體108之閘極則由電源切斷訊號(PD)控制。

VDD開關160由連接在外部電源供應器VDD及內部電源供應器VDDI之間的PMOS電晶體162及164構成。PMOS電晶體162之閘極由第一電源供應器開關控制訊號PDL控制，且PMOS電晶體164之閘極由第二電源供應器開關控制訊號PDR控制。VSS開關130包含耦合在外部地電壓VSS及內部地電壓VSSI之間的NMOS電晶體132。NMOS電晶體132之閘極由電源切斷訊號PD控制。

當一電源切斷程序啟動時，電源切斷訊號PD被下拉到低位準以打開PMOS電晶體108，而傳遞外部電源供應器VDD電壓至反向器104及106之輸入端。因此，字元線WL及WLR上之電壓保持在低位準，因此使儲存在記憶體陣列(未顯示於圖中)之資料維持，且不會因為週邊電路之電源改變而分散。低電源切電訊號PD關閉NMOS電晶體132，因此隔離外部地電壓VSS與內部地電壓VSSI。在電源切斷程序中，第一電源供應器控制訊號PDL及第二電源供應器控制訊號PDR被上拉到高位準以關閉PMOS電晶體162及164，使得外部電源供應器VDD及內部電源供應器VDDI彼此隔離。

習知的電源切斷機制的一個缺點為資料突波(glitch)，其係由控制PMOS電晶體108、VDD開關160及VSS開關130之不適當的時序而引起。於電源切斷程序過程中，電源切斷訊號PD被下拉到低位準，且電源供應器控制訊號PDL及PDR同時被上拉到高位準。外部電源供應器VDD及內部電源供應器VDDI間的電流路徑可能在PMOS電晶體108完全打開之前便完全被切斷。造成連接至反向器104及106之VDDI線路變成浮接狀態。這可能引起字元線WL及WLR上之訊號產生突波，因此干擾儲存於記憶體陣列之資料。

因此業者需要一種週邊電路之電源啟動/切斷機制，其不會干擾儲存於記憶體陣列之資料。

本發明關於一種於一電源切斷程序中，控制一記憶體元件之一字元線訊號的方法。於本發明之一實施例中，本方法包含：下拉字元線訊號至一低邏輯狀態；在字元線訊號已下拉至低邏輯狀態之後，切斷從一外部電源供應器至一內部電源供應器之一電流路徑；以及在已完全切斷外部電源供應器至內部電源供應器之電流路徑之後，切斷從一外部地電壓至一內部地電壓之一電流路徑。

於本發明之另一實施例中，本方法包含：連接從一外部地電壓至一內部地電壓的一電流路徑；在已連接外部地電壓至內部地電壓的電流路徑之後，連接從一外部電源供應器至一內部電源供應器之一電流路徑；以及在已連接外部電源供應器至內部電源供應器之電流路徑之後，維持一字元線於一正常操作模式。

於本發明之再一實施例中，本方法可實施成一記憶體元件，其包含：一電源切斷控制模組，供回應一電源切斷訊號而產生一初始上拉訊號；一電源切斷選擇模組，與電源切斷控制模組耦合，供產生一上拉訊號，以致能電源控制裝置回應上拉訊號而產生位於一低邏輯狀態之一字元線訊號；一第一延遲鏈，與電源切斷控制模組及電源切斷選擇模組耦合，第一延遲鏈回應初始上拉訊號而產生一第一延遲訊號，並傳送第一延遲訊號至電源切斷選擇模組，電源切斷選擇模組回應第一延遲訊號而產生一內部電源供應器開關控制訊號，其中內部電源供應器開關控制訊號之時序落後上拉訊號之時序；一第二延遲鏈，與電源切斷選擇模組耦合，供回應由電源切斷選擇模組所產生的一中間訊號而產生一第二延遲訊號，第二延遲訊號迴授至電源切斷選擇模組，以產生一內部地電壓開關控制訊號，其中內部地電壓開關控制訊號之時序落後內部電源供應器開關控制訊號之時序；以及一解碼器，與電源切斷選擇模組耦合，供回應上拉訊號而下拉字元線訊號至一低邏輯狀態、在字元線訊號已被下拉至低邏輯狀態之後，回應內部電源供應器開關控制訊號而切斷從一外部電源供應器至一內部電源供應器之一電流路徑，以及在外部電源供應器至內部電源供應器之電流路徑已被完全切斷之後，回應內部地電壓開關控制訊號而切斷從一外部地電壓至一內部地電壓之一電流路徑。

然而，本發明之操作結構及方法與其額外的目的及優點將從以下特定之實施例的描述，配合其隨附的圖式而得到全盤的了解。

本發明與記憶體元件之一啟動/切斷序列機制相關。以下僅說明本發明之各種實施例，以解釋其原理。熟習此技藝人士應可了解，雖然未明確描述於其中，然而本發明亦可應用於使本發明之原理具體化實現的各種等效變化中。

圖2為根據本發明之一實施例，說明一記憶體元件之週邊電路的一啟動/切斷序列機制。於此實施例，記憶體元件，例如靜態隨機存取記憶體(SRAM)、動態隨機存取記憶體(DRAM)、快閃記憶體、磁阻隨機存取記憶體(MRAM)以及相變記憶體，包含：一VDD開關、一VSS開關、一內部電源控制電路。VDD開關打開及關閉外部電源供應器VDD與內部電源供應器VDDI之間的電流路徑，VSS開關打開及關閉外部地電壓VSS與內部地電壓VSSI之間的電流路徑，而內部電源控制電路控制記憶體元件中之一上拉/下拉節點上的電壓，以控制字元線上的電壓。此記憶體元件包含一電路設計，用以控制VDD開關、VSS開關以及內部電源控制電路之操作序列，使得它們不會同時被操作。

同時參考圖1及圖2，當電源切斷程序啟動時，首先打開內部電源控制電路100之PMOS電晶體108，以提供VDD電壓給節點110。結果，反向器104及106之輸出訊號在字元線WLR及WL上各自保持低邏輯狀態。在PMOS電晶體108完全打開之後，關閉VDD開關160，以切斷外部電源供應器VDD與內部電源供應器VDDI之間的電流路徑。然後，關閉VSS開關130，以切斷外部地電壓VSS與內部地電壓VSSI之間的電流路徑。

當PMOS電晶體108完全打開之後，當反向器104及106中的PMOS電晶體(未顯示於圖中)在字元線WLR及WL上輸出低電壓時，PMOS電晶體保持在關閉狀態。雖然隨後關閉VDD開關160將造成內部電源供應線VDDI浮接，但這不會影響字元線WLR及WL上之訊號，因為在反向器104及106中耦合至內部電源供應線VDDI之PMOS電晶體係關閉的。因此，在電源切斷程序中，可維持記憶體元件之資料完整性。

在電源啟動程序中，打開VSS開關130，以導通外部地電壓VSS與內部地電壓VSSI之間的一電流路徑。接著，打開VDD開關160，以導通外部電源供應器VDD與內部電源供應器VDDI之間的一電流路徑。之後，關閉PMOS電晶體108，使得字元線WLR及WL可在正常操作下透過反向器102、104及106存取。

圖3為根據本發明之一實施例，圖例說明實施本發明之開啟/切斷機制的一記憶體元件300之佈局。記憶體元件300包含一x解碼器302、電源切斷選擇模組304、電源切斷控制模組306、以及延遲鏈308及310。x解碼器302具有輸入端，這些輸入端耦合至外部電源供應器VDD、外部地電壓VSS、解碼器輸入訊號A及B、致能訊號EN、以及從電源切斷選擇模組304所接收的各種輸入訊號。x解碼器302具有輸出端，這些輸出端耦合至一字元線WL，其更連接至記憶體單元陣列(未顯示於本圖中)。x解碼器302透過負載312b及312c耦合至電源切斷選擇模組304，並透過負載312d、316b及320b耦合至延遲鏈308及310。x解碼器302亦耦合至NMOS電晶體314，其受內部地電壓開關控制訊號PD_VSSI_L控制。

電源切斷選擇模組304連接至外部電源供應器VDD及外部地電壓VSS。電源切斷選擇模組304透過負載320a、320b、320c及320d耦合至延遲鏈308，並透過負載316a、316b、316c及316d耦合至延遲鏈310。電源切斷選擇模組304亦耦合至電源切斷控制模組306及電源切斷訊號PD。

實施本發明電源切斷序列機制之電路係設置於x解碼器302、電源切斷選擇模組304、電源切斷控制模組306，以及延遲鏈308及310中。此電路之結構及操作將配合圖式詳細描述於下。

圖4為根據本發明之一實施例，圖例說明本發明之啟動/切斷機制之電源切斷控制模組306。一串反向器402、404、406及408耦合於外部電源供應器VDD及外部地電壓VSS之間。反向器402具有一輸入端，耦合至電源切斷訊號PD及二極體410。反向器406輸出一初始下拉訊號PD_L_int，其被反向器408反向成一初始上拉訊號PD_H_int。

圖5為根據本發明之一實施例，圖例說明本發明之啟動/切斷機制之電源切斷選擇模組304。反向器502具有一輸入端，耦合至電源切斷訊號PD及反向器504、506、508及510。反向器504具有一輸入端，耦合至初始上拉訊號PD_H_int及反向器510之一輸入端。反向器506具有一輸入端，耦合至反向器508之一輸入端及反向器512之一輸出端。一反向器514耦合在反向器512之一輸入端與第二延遲訊號PD_LNG之間。反向器504及506之輸出端耦合至反向器516之一輸入端，而反向器516更連接至反向器518。反向器508及510之輸出端耦合至反向器520之一輸入端，而反向器520更連接至反向器522。反向器518輸出一下拉訊號PD_L，其被反向器524反向成一上拉訊號PD_H。反向器522輸出一內部地電壓開關控制訊號PD_VSSI_L。

同時參考圖3及圖5，電源切斷選擇模組304包含一電路526，接收從延遲鏈310到負載316d之一第一延遲訊號PD_MD，並輸出一內部電源供應器開關控制訊號PD_VDDI_H。電路526包含反相器530及532，串聯地耦合於第一延遲訊號PD_MD與電源供應器控制訊號PD_VDDI_H之間。電源切斷選擇模組304亦包含一電路528，接收第一延遲訊號PD_MD，並輸出一中間訊號PD_INT。電路528包含串聯地耦合在第一延遲訊號PD_MD及中間訊號PD_INT之間的反向器534及536。

圖6為根據本發明之一實施例，圖例說明本發明之啟動/切斷機制之延遲鏈308。同時參考圖3及圖6，延遲鏈308從電源切斷選擇模組304接收中間訊號PD_INT，並輸出第二延遲訊號PD_LNG。延遲鏈308包含複數個反向器602、604、606、608、610、612、614及616，這些反向器串聯耦合在中間訊號PD_INT與第二延遲訊號PD_LNG之間。每一個反向器602、604、606、608、610、612、614及616耦合在VDD及VSS之間。回應內部電源供應器開關控制訊號PD_VDDI_H，藉由一PMOS電晶體618產生內部電源供應器VDDI，PMOS電晶體618係耦合在外部電源供應器VDD及內部電源供應器VDDI之間。回應內部地電壓開關控制訊號PD_VSSI_L，藉由一NMOS電晶體620產生內部地電壓VSSI，NMOS電晶體620係耦合在外部地電壓VSS及內部地電壓VSSI之間。

圖7為根據本發明之一實施例，圖例說明本發明之啟動/切斷機制之x解碼器302。x解碼器302包含一電路模組702，其接收一輸入訊號A，並於字元線WL上產生輸出訊號。電路模組702中，一PMOS電晶體704具有其源極耦合在外部電源供應器VDD，且其汲極耦合在一NMOS電晶體708之汲極，其中PMOS電晶體704及NMOS電晶體708之閘極受輸入訊號A控制；其中NMOS電晶體708之源極連接訊號INT。PMOS電晶體706具有其源極耦合在外部電源供應器VDD，且其汲極耦合在節點710及反向器712之一輸入端。反向器712之輸出端係耦合至PMOS電晶體714及NMOS電晶體716之閘極。PMOS電晶體714具有其汲極耦合至在節點718之NMOS電晶體716之汲極，以及具有其源極耦合至外部電源供應器VDD；其中NMOS電晶體716之源極連接訊號INT2。PMOS電晶體720係耦合在外部電源供應器VDD與節點718之間。PMOS電晶體720之閘極受致能訊號EN控制。PMOS電晶體722係耦合在外部電源供應器VDD與節點718之間，其閘極受下拉訊號PD_L控制。反向器724連接在VDD/VDDI與VSS之間，且具有一輸入端耦合至節點718，以及一輸出端耦合至字元線WL。NMOS電晶體726係耦合在字元線WL與外部地電壓VSS之間，其閘極受上拉訊號PD_H控制。

x解碼器302包含一電源供應器開關電路728，其中PMOS電晶體730具有其源極耦合在外部電源供應器VDD，且受電 源供應器開關控制訊號PD_VDDI_H控制。PMOS電晶體730的汲極透過節點736、738及740串聯耦合至電阻732及734，節點736、738及740係各自連接至電容742、744及746。

x解碼器302亦包含一內部地電壓產生電路750，接收一外部地電壓VSS以產生內部地電壓VSSI。內部地電壓產生電路750由電阻752及754構成，其透過節點756、758及760串聯地耦合，且節點756、758及760各自耦合至電容762、764及766。

同時參考圖3及圖4，在電源切斷程序中，送出(assert)電源切斷訊號PD將記憶體元件300轉換成待機模式，且將電源切斷訊號PD灌入電源切斷選擇模組304及電源切斷控制模組306。電源切斷訊號PD經過反向器402、404及406反向，而產生位於低位準的一初始下拉訊號PD_L_int，以及經過反向器402、404、406及408反向而產生位於高位準的一初始上拉訊號PD_H_int。初始上拉訊號PD_H_int係灌入電源切斷選擇模組304。

同時參考圖3、圖5、圖6及圖7，電源切斷訊號PD經過反向器502、504、506、516、518及524轉向成一上拉訊號PD_H及一下拉訊號PD_L，以控制電路模組702。上拉訊號PD_H打開NMOS電晶體726，因此推動字元線WL上的電壓至外部地電壓，使得在電源切斷模式中，可維持記憶體元件之資料完整性。

初始的上拉訊號PD_H_int透過負載316c灌入延遲鏈310，以產生一第一延遲訊號PD_MD，第一延遲訊號PD_MD透過負載316d回授至電源切斷擇模組304。於電源切斷選擇模組304中，第一延遲訊號PD_MD經過反向器530及532轉換成一內部電源供應器開關控制訊號PD_VDDI_H，然後其透過負載312d灌入x解碼器302。因為內部電源供應器開關控制訊號PD_VDDI_H係回應第一延遲訊號PD_MD而產生，內部電源供應器開關控制訊號PD_VDDI_H的時序將落後上拉訊號PD_H及下拉訊號PD_L之時序。結果，電源控制節點上的電壓將在VDD開關關閉之前啟動/切斷。

於電源切斷選擇模組304中，第一延遲訊號PD_MD經過反向器534及536轉換成一中間訊號PD_INT，中間訊號PD_INT透過負載320c灌入延遲鏈308。於延遲鏈308中，中間訊號PD_INT通過反向器602、604、606、608、610、612、614及616變成第二延遲訊號PD_LNG，第二延遲訊號PD_LNG之時序落後第一延遲訊號PD_MD之時序。第二延遲訊號PD_LNG灌入電源切斷選擇模組304以產生內部地電壓開關控制訊號PD_VSSI_L，內部地電壓開關控制訊號PD_VSSI_L係施予NMOS電晶體314之閘極，以產生地電壓控制訊號VSSI_in，以關閉地電壓開關。因為內部地電壓開關控制訊號PD_VSSI_L係回應第二延遲訊號PD_LNG而產生，內部地電壓開關控制訊號PD_VSSI_L的時序將落後內部電源供應器開關控制訊號PD_VDDI_H之時序。結果，在VDD開關關閉之後，VSS開關將被關閉。

如以上之討論，本發明之實施例揭露一種電路，其係於電源關閉程序中，上拉電源控制節點並依序關閉VDD開關及VSS開關。這可避免習知的電源切斷機制所產生之字元線上的突波。因此，本發明之電源切斷序列機制在電源切斷程序中，確保記憶體元件中之記憶體單元陣列的資料完整性。

以上的描述提供多種不同的實施例或實施本發明不同特性的實施例。實施例中特定之元件及程序的描述係為了使本發明更清楚。故不可否認的，這些只是實施例，且並不會限制申請專利範圍所述之發明範圍。

雖然本發明已於此以一或更多例子例示描述成實施例，然而本發明並不限於所示的細節，因為在不違背本發明之精神及在申請專利範圍之等效物的範圍下，可進行各種修改及結構的改變。因此，隨附的申請專利範圍可以遵循本發明之範圍的方式廣泛地解釋，如以下的申請專利範圍所述。

100‧‧‧內部電源控制電路

102,104,106‧‧‧反向器

108,162,164‧‧‧PMOS電晶體

110‧‧‧節點

130‧‧‧VSS開關

132‧‧‧NMOS電晶體

160‧‧‧VDD開關

300‧‧‧記憶體元件

302‧‧‧x解碼器

304‧‧‧電源切斷選擇模組

306‧‧‧電源切斷控制模組

308,310‧‧‧延遲鏈

312a,312b,312c,312d‧‧‧負載

314‧‧‧NMOS電晶體

316a,316b,316c,316d‧‧‧負載

320a,320b,320c,320d‧‧‧負載

402,404,406,408‧‧‧反向器

410‧‧‧二極體

502,504,506,508,510,512,514,516,518,520,522,524‧‧‧反向器526,528‧‧‧電路

602,604,606,608,610,612,614,616‧‧‧反向器

618‧‧‧PMOS電晶體

620‧‧‧NMOS電晶體

702‧‧‧電路模組

704,706,714,720,722,730‧‧‧PMOS電晶體

708,716,726‧‧‧NMOS電晶體

710,718,736,738,740,756,758,760‧‧‧節點

712,724‧‧‧反向器

728‧‧‧電源供應器開關電路

732,734,752,754‧‧‧電阻

742,744,746,762,764,766‧‧‧電容

750‧‧‧內部地電壓產生電路

A,B‧‧‧輸入訊號

EN‧‧‧致能訊號

PD‧‧‧電源切斷訊號

PD_H‧‧‧上拉訊號

PD_L‧‧‧下拉訊號

PD_H_int‧‧‧初始的上拉訊號

PD_L_int‧‧‧初始的下拉訊號

PD_INT‧‧‧中間訊號

PD_LNG‧‧‧第二延遲訊號

PD_MD‧‧‧第一延遲訊號

PD_VDDI_H‧‧‧內部電源供應器開關控制訊號

PD_VSSI_L‧‧‧內部地電壓開關控制訊號

PDL‧‧‧第一電源供應器控制訊號

PDR‧‧‧第二電源供應器控制訊號

WL,WLR‧‧‧字元線

VDD‧‧‧外部電源供應器

VDDI‧‧‧內部電源供應器

VSS‧‧‧外部地電壓

VSSI‧‧‧內部地電壓

INT、INT2‧‧‧訊號

圖1說明各種電路模組，其支援一習知的記憶體元件之週邊電路的電源切斷機制。

圖2為根據本發明之一實施例，說明一記憶體元件之週邊電路的一啟動/切斷序列機制。

圖3為根據本發明之一實施例，圖例說明實施具有一啟動/切斷序列機制的一記憶體元件。

圖4為根據本發明之一實施例，圖例說明本發明之啟動/切斷序列機制之電源切斷控制模組。

圖5為根據本發明之一實施例，圖例說明本發明之啟動/切斷序列機制之電源切斷選擇模組。

圖6為根據本發明之一實施例，圖例說明本發明之啟動/切斷序列機制之一延遲鏈。

圖7為根據本發明之一實施例，圖例說明本發明之啟動/切斷序列機制之一x解碼器。

Claims (20)

1. 一種於一電源切斷程序中控制一記憶體元件之一字元線訊號的方法，包含：下拉該字元線訊號至一低邏輯狀態；在該字元線訊號已下拉至該低邏輯狀態之後，切斷從一外部電源供應器至一內部電源供應器之一電流路徑；以及在已完全切斷從該外部電源供應器至該內部電源供應器之該電流路徑之後，切斷從一外部地電壓至一內部地電壓之一電流路徑。
2. 如請求項1所述之方法，包含產生一電源切斷訊號，以打開一PMOS電晶體，以從該外部電源供應器傳遞一外部供應電壓至一反向器之一輸入節點，該反向器將該外部供應電壓轉換成位於該低邏輯狀態之該字元線訊號。
3. 如請求項2所述之方法，更包含產生一內部電源供應器開關控制訊號，供切斷從該外部電源供應器至該內部電源供應器之該電流路徑，其中在該電源切斷訊號產生之後才產生該內部電源供應器開關控制訊號。
4. 如請求項3所述之方法，更包含產生一內部地電壓開關控制訊號，供切斷從該外部地電壓至該內部地電壓之該電流路徑，其中在該內部電源供應器開關控制訊號產生之後才產生該內部地電壓開關控制訊號。
5. 一種於一電源啟動程序中控制一記憶體元件之一字元線訊號的方法，包含：連接從一外部地電壓至一內部地電壓的一電流路徑；在已連接從該外部地電壓至該內部地電壓的該電流路徑之後，連接從一外部電源供應器至一內部電源供應器之一電流路徑；以及在已連接從該外部電源供應器至該內部電源供應器之該電流路徑之後，維持一字元線於一正常操作模式。
6. 如請求項5所述之方法，更包含產生一內部地電壓切換控制訊號，供連接從該外部地電壓至該內部地電壓之該電流路徑。
7. 如請求項6所述之方法，更包含產生一內部電源供應器開關控制訊號，供連接從該外部電源供應器至該內部電源供應器之該電流路徑，其中在該內部地電壓開關控制訊號產生之後才產生該內部電源供應器開關控制訊號。
8. 如請求項7所述之方法，其中該維持該字元線於該正常操作模式之步驟包含產生一電源切斷訊號，供關閉耦合於該外部電源供應器與一反向器之一輸入節點之間的一PMOS電晶體，該反向器回應一輸入訊號而產生該字元線訊號。
9. 一種記憶體元件，包含：一電源切斷控制模組，供回應一電源切斷訊號而產生一初始上拉訊號；一電源切斷選擇模組，與該電源切斷控制模組耦合，供產生一上拉訊號，以致能電源控制裝置回應該上拉訊號而產生位於一低邏輯狀態之一字元線訊號；一第一延遲鏈，與該電源切斷控制模組及該電源切斷選擇模組耦合，該第一延遲鏈回應該初始上拉訊號而產生一第一延遲訊號，並傳送該第一延遲訊號至該電源切斷選擇模組，該電源切斷選擇模組回應該第一延遲訊號而產生一內部電源供應器開關控制訊號，其中該內部電源供應器開關控制訊號之時序落後該上拉訊號之時序；一第二延遲鏈，與該電源切斷選擇模組耦合，供回應由該電源切斷選擇模組所產生的一中間訊號而產生一第二延遲訊號，該第二延遲訊號迴授至該電源切斷選擇模組，以產生一內部地電壓開關控制訊號，其中該內部地電壓開關控制訊號之時序落後該內部電源供應器開關控制訊號之時序；以及一解碼器，與該電源切斷選擇模組耦合，供回應該上拉訊號而下拉該字元線訊號至一低邏輯狀態、在該字元線訊號已被下拉至該低邏輯狀態之後，回應該內部電源供應器開關控制訊號而切斷從一外部電源供應器至一內部電源供應器之一電流路徑，以及在該外部電源供應器至該內部電源供應器之該電流路徑已被完全切斷之後，回應該內部地電壓開關控制訊號而切斷從一外部地電壓至一內部地電壓之一電流路徑。
10. 如請求項9所述之記憶體元件，包含一第一NMOS電晶體，該第一NMOS電晶體具有連接至該外部地電壓的一源極、透過一負載連接至該解碼器的一汲極、以及受該內部地電壓開關控制訊號所控制的一閘極。
11. 如請求項10所述之記憶體元件，其中當送出該電源切斷訊號之後，該內部地電壓開關控制訊號係位於一低邏輯狀態以關閉該第一NMOS電晶體。
12. 如請求項11所述之記憶體元件，其中該解碼器包含一電源供應器開關，供回應該內部電源供應器開關控制訊號而產生一內部電源供應器電壓。
13. 如請求項12所述之記憶體元件，其中該電源供應器開關包含一第一PMOS電晶體，該第一PMOS電晶體具有耦合至一外部電源供應器的一源極、受該內部電源供應器開關控制訊號所控制的一閘極、以及耦合至一第一電阻串的一汲極。
14. 如請求項13所述之記憶體元件，其中該解碼器包含一第二電阻串，該第二電阻串具有耦合至一地電壓控制訊號的一輸入端，以及產生該內部地電壓的一輸出端。
15. 如請求項9所述之記憶體元件，其中該解碼器包含一反向器，該反向器具有耦合至一字元線的一輸出端，以及用以從該解碼器之外部接收一解碼訊號的一輸入端。
16. 如請求項15所述之記憶體元件，其中該解碼器包含一第二PMOS電晶體，該第二PMOS電晶體具有耦合至該外部電源供應器的一源極、連接至該反向器之該輸入端的一汲極、以及受該下拉訊號所控制的一閘極。
17. 如請求項16所述之記憶體元件，其中該解碼器包含一第二NMOS電晶體，該第二NMOS電晶體具有耦合至該外部地電壓的一源極、連接至該反向器之該輸出端的一汲極、以及受該上拉訊號所控制的一閘極。
18. 如請求項9所述之記憶體元件，其中該第一延遲鏈包含一第一反向器串，且該第二延遲鏈包含一第二反向器串。
19. 如請求項9所述之記憶體元件，其中該電源切斷選擇模組包含一第三反向器串，供回應該第一延遲訊號而產生該中間訊號。
20. 如請求項19所述之記憶體元件，其中該電源切斷選擇模組包含一第四反向器串，供回應該中間訊號而產生該第二延遲訊號。