KR100278663B1 - 반도체 집적회로의 바이어스 회로 - Google Patents

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Abstract

동작전압의 변화, 온도 변화, 및 공정 변화에 무관하게 안정적으로 일정한 바이어스 전류를 공급할 수 있으며 반도체 집적회로가 파우워 다운 상태로부터 스탠바이 상태나 액티브 상태로 천이할 때 바이어스 전류를 빠르게 일정한 레벨에 도달시킬 수 있는 바이어스 회로가 개시된다. 상기 바이어스 회로는, 제1바이어스 회로, 제2바이어스 회로, 전류 합산회로, 제1풀다운 수단, 제2풀다운 수단, 및 자동 펄스 발생기를 구비한다. 상기 제1바이어스 회로는 온도상승에 따라 전류를 증가시킨다. 상기 제2바이어스 회로는 온도상승에 따라 전류를 감소시킨다. 상기 전류 합산회로는 상기 제1바이어스 회로의 출력단의 신호에 응답하여 상기 제1바이어스 회로의 전류를 반사시키고 상기 제2바이어스 회로의 출력단의 신호에 응답하여 상기 제2바이어스 회로의 전류를 반사시키며 반사된 전류들을 합하여 제1바이어스 전류를 출력한다. 상기 제1풀다운 수단은 시동펄스에 응답하여 상기 제1바이어스 회로의 출력단의 전압레벨을 낮춘다. 상기 제2풀다운 수단은 상기 시동펄스에 응답하여 상기 제2바이어스 회로의 출력단의 전압레벨을 낮춘다. 상기 자동 펄스 발생기는 상기 반도체 집적회로의 파우워 다운 신호에 응답하여 상기 시동펄스를 자동으로 발생한다.

Description

반도체 집적회로의 바이어스 회로
본 발명은 반도체 집적회로에 관한 것으로, 특히 외부에서 인가되는 전원전압(Power Potential)을 받아 소정의 바이어스 전류를 발생하는 바이어스(Bias) 회로에 관한 것이다.
반도체 집적회로의 바이어스 회로는 외부에서 인가되는 전원전압(Power Potential)을 받아 소정의 바이어스 전류를 발생하는 회로로서, 바이어스 회로로부터 출력되는 바이어스 전류에 의해 MOS 트랜지스터와 같은 스위칭 수단을 갖는 내부회로들의 동작이 제어된다. 특히 상기 바이어스 회로는 동작전압의 변화, 온도 변화, 및 공정 변화에 무관하게 안정적으로 소정의 일정한 바이어스 전류를 공급하여야 한다.
한편 고속 반도체 메모리 집적회로에서는 파우워 다운(Power-Down) 상태로부터 스탠바이(Stand-by) 상태나 액티브(Active) 상태로 천이할 때 상기 바이어스 전류가 빠르게 일정한 레벨에 도달되어야 하며, 상기 바이어스 전류가 일정한 레벨에 도달되는 시간이 길 경우에는 내부회로들이 오동작할 수 있다.
따라서 본 발명이 이루고자하는 기술적 과제는, 동작전압의 변화, 온도 변화, 및 공정 변화에 무관하게 안정적으로 일정한 바이어스 전류를 공급할 수 있으며 반도체 집적회로가 파우워 다운 상태로부터 스탠바이 상태나 액티브 상태로 천이할 때 바이어스 전류를 빠르게 일정한 레벨에 도달시킬 수 있는 바이어스 회로를 제공하는 데 있다.
도 1은 본 발명의 일실시예에 따른 바이어스 회로의 회로도
도 2는 도 1에 도시된 자동 펄스 발생기의 회로도
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 집적회로의 바이어스 회로는, 온도상승에 따라 전류를 증가시키는 제1바이어스 회로; 온도상승에 따라 전류를 감소시키는 제2바이어스 회로; 상기 제1바이어스 회로의 출력단의 신호에 응답하여 상기 제1바이어스 회로의 전류를 반사시키고 상기 제2바이어스 회로의 출력단의 신호에 응답하여 상기 제2바이어스 회로의 전류를 반사시키며 반사된 전류들을 합하여 제1바이어스 전류를 출력하는 전류 합산회로; 시동펄스에 응답하여 상기 제1바이어스 회로의 출력단의 전압레벨을 낮추는 제1풀다운 수단; 상기 시동펄스에 응답하여 상기 제2바이어스 회로의 출력단의 전압레벨을 낮추는 제2풀다운 수단; 및 상기 반도체 집적회로의 파우워 다운 신호에 응답하여 상기 시동펄스를 자동으로 발생하는 자동 펄스 발생기를 구비하는 것을 특징으로 한다.
상기 본 발명에 따른 바이어스 회로는, 상기 전류 합산회로로부터 출력되는 상기 제1바이어스 전류를 반사시키는 제1전류 미러; 상기 제1전류 미러의 출력단의 전류를 반사시켜 제2바이어스 전류를 출력하는 제2전류 미러; 및 상기 시동펄스에 응답하여 상기 제1전류 미러의 출력단의 전압레벨을 낮추는 제3풀다운 수단을 더 구비할 수 있다.
따라서 상기 본 발명에 따른 바이어스 회로에 의해 동작전압의 변화, 온도 변화, 및 공정 변화에 무관하게 안정적으로 일정한 바이어스 전류가 공급될 수 있으며 바이어스 전류가 빠르게 일정한 레벨에 도달될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예에 한정되는 것으로 해석되어져서는 안된다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 도면상에서 동일한 부호 및 번호는 동일한 요소를 지칭한다.
도 1은 본 발명의 일실시예에 따른 바이어스 회로의 회로도이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 바이어스 회로는, 제1바이어스 회로(10), 제2바이어스 회로(20), 전류 합산회로(30), 제1풀다운 수단(60), 제2풀다운 수단(70), 및 자동 펄스 발생기(90)를 구비한다. 상기 바이어스 회로는, 제1전류 미러(40), 제2전류 미러(50), 및 제3풀다운 수단(80)을 더 구비하여 사용될 수 있다.
상기 제1바이어스 회로(10)는 온도상승에 따라 전류(I1)를 증가시키고 온도하강에 따라 전류(I1)를 감소시킨다. 즉 상기 전류(I1)는 온도에 비례한다. 상기 제2바이어스 회로(20)는 온도상승에 따라 전류(I3)를 감소시키고 온도하강에 따라 전류(I3)를 증가시킨다. 즉 상기 전류(I3)는 온도에 반비례한다. 상기 전류 합산회로(30)는, 상기 제1바이어스 회로(10)의 출력단(A)의 신호에 응답하여 상기 전류(I1)을 반사(Mirroring)시키고 상기 제2바이어스 회로(20)의 출력단(B)의 신호에 응답하여 상기 전류(I3)를 반사시키며 반사된 전류들(I4,I5)을 합하여 제1바이어스 전류(Ibias1)를 출력한다.
상기 제1풀다운 수단(60)은 시동펄스(Startup Pulse)(SP)에 응답하여 상기 제1바이어스 회로(10)의 출력단(A)의 전압레벨을 낮추고, 상기 제2풀다운 수단(70)은 상기 시동펄스(SP)에 응답하여 상기 제2바이어스 회로(20)의 출력단(B)의 전압레벨을 낮춘다.
상기 자동 펄스 발생기(90)는 반도체 집적회로의 파우워 다운 신호(PWRDN)에 응답하여 상기 시동펄스(SP)를 자동으로 발생한다. 즉 상기 자동 펄스 발생기(90)는 상기 파우워 다운 신호(PWRDN)가 논리"하이"로부터 논리"로우"로 천이될 때 상기 시동펄스(SP)를 발생한다. 상기 파우워 다운 신호(PWRDN)는, 상기 반도체 집적회로의 파우워 다운 상태 동안에는 논리"하이"이고, 상기 파우워 다운 상태가 끝날 때, 즉 상기 파우워 다운 상태로부터 스탠바이 상태나 액티브 상태로 천이될 때 논리"하이"로부터 논리"로우"로 천이된다.
상술하였듯이 상기 바이어스 회로는, 상기 제1전류 미러(40), 상기 제2전류 미러(50), 및 상기 제3풀다운 수단(80)을 더 구비하여 사용될 수 있다.
상기 제1전류 미러(40)는 상기 전류 합산회로(30)로부터 출력되는 상기 제1바이어스 전류(Ibias1)를 반사시키고, 상기 제2전류 미러(50)는 상기 제1전류 미러(40)의 출력단의 전류(I6)를 반사시켜 제2바이어스 전류(Ibias2)를 출력한다. 상기 제3풀다운 수단(80)은 상기 시동펄스(SP)에 응답하여 상기 제1전류 미러(40)의 출력단(C)의 전압레벨을 낮춘다.
이하 각 요소의 상세한 구성을 살펴보면 다음과 같다.
상기 제1바이어스 회로(10)는 피모스 트랜지스터들(11,12), 엔모스 트랜지스터들(13,14), 저항(R1), 및 다이오드들(D1,D2)을 포함한다. 상기 피모스 트랜지스터(11)의 소오스에는 전원전압(VDD)이 인가되고, 상기 피모스 트랜지스터(11)의 게이트 및 드레인은 전기적으로 공통 연결되며 또한 상기 제1바이어스 회로(10)의 출력단(A)에 전기적으로 연결된다. 상기 피모스 트랜지스터(12)의 소오스에는 상기 전원전압(VDD)이 인가되고, 상기 피모스 트랜지스터(12)의 게이트는 상기 피모스 트랜지스터(11)의 게이트에 전기적으로 연결된다. 상기 엔모스 트랜지스터(13)의 드레인은 상기 피모스 트랜지스터(11)의 드레인 및 게이트에 전기적으로 연결되고, 상기 엔모스 트랜지스터(13)의 게이트는 상기 피모스 트랜지스터(12)의 드레인에 전기적으로 연결된다. 상기 엔모스 트랜지스터(14)의 드레인 및 게이트는 상기 피모스 트랜지스터(12)의 드레인에 전기적으로 공통 연결된다. 상기 저항(R1)의 한 노드는 상기 엔모스 트랜지스터(13)의 소오스에 전기적으로 연결되고, 상기 저항(R1)의 다른 노드는 상기 다이오드(D1)의 양극 단에 전기적으로 연결된다. 상기 다이오드(D1)의 음극 단에는 접지전압(GND)이 인가된다. 상기 다이오드(D2)의 양극 단은 상기 엔모스 트랜지스터(14)의 소오스에 전기적으로 연결되고, 상기 다이오드(D2)의 음극 단에는 접지전압(GND)이 인가된다.
상기 제2바이어스 회로(20)는, 피모스 트랜지스터(21), 엔모스 트랜지스터(22), 및 저항(R2)을 포함한다. 상기 피모스 트랜지스터(21)의 소오스에는 전원전압(VDD)이 인가되고, 상기 피모스 트랜지스터(21)의 게이트 및 드레인은 전기적으로 공통 연결되며 또한 상기 제2바이어스 회로(20)의 출력단(B)에 전기적으로 연결된다. 상기 엔모스 트랜지스터(22)의 드레인은 상기 피모스 트랜지스터(21)의 게이트 및 드레인에 전기적으로 연결되고, 상기 엔모스 트랜지스터(22)의 게이트는 상기 제1바이어스 회로(10)의 상기 엔모스 트랜지스터(13)의 게이트에 전기적으로 연결된다. 상기 저항(R2)의 한 노드는 상기 엔모스 트랜지스터(22)의 소오스에 전기적으로 연결되고, 상기 저항(R2)의 다른 노드에는 접지전압(GND)이 인가된다.
상기 전류 합산회로(30)는, 피모스 트랜지스터들(31,32)을 포함한다. 상기 피모스 트랜지스터(31)의 소오스에는 전원전압(VDD)이 인가되고, 상기 피모스 트랜지스터(31)의 게이트는 상기 제1바이어스 회로(10)의 출력단(A)에 전기적으로 연결된다. 상기 피모스 트랜지스터(32)의 소오스에는 전원전압(VDD)이 인가되고, 상기 피모스 트랜지스터(32)의 게이트는 상기 제2바이어스 회로(20)의 출력단(B)에 전기적으로 연결된다. 또한 상기 피모스 트랜지스터(31)의 드레인 및 상기 피모스 트랜지스터(32)의 드레인은 전기적으로 공통 연결되고 상기 전류 합산회로(30)의 출력단에 전기적으로 연결된다.
상기 제1풀다운 수단(60)은 엔모스 트랜지스터(61)로 구성된다. 상기 엔모스 트랜지스터(61)의 드레인은 상기 제1바이어스 회로(10)의 출력단(A)에 전기적으로 연결되고, 상기 엔모스 트랜지스터(61)의 게이트에는 상기 시동펄스(SP)가 인가되며, 상기 엔모스 트랜지스터(61)의 소오스에는 접지전압(GND)이 인가된다.
상기 제2풀다운 수단(70)은 엔모스 트랜지스터(71)로 구성된다. 상기 엔모스 트랜지스터(71)의 드레인은 상기 제2바이어스 회로(20)의 출력단(B)에 전기적으로 연결되고, 상기 엔모스 트랜지스터(71)의 게이트에는 상기 시동펄스(SP)가 인가되며, 상기 엔모스 트랜지스터(71)의 소오스에는 접지전압(GND)이 인가된다.
한편 상기 제1전류 미러(40)는 엔모스 트랜지스터들(41,42,43,44)을 포함한다. 상기 엔모스 트랜지스터(42)의 드레인 및 게이트는 상기 전류 합산회로(30)의 출력단, 즉 상기 피모스 트랜지스터들(31,32)의 공통 연결된 드레인들에 전기적으로 연결된다. 상기 엔모스 트랜지스터(44)의 드레인은 상기 엔모스 트랜지스터(42)의 소오스에 전기적으로 연결되고, 상기 엔모스 트랜지스터(44)의 게이트는 상기 엔모스 트랜지스터(42)의 게이트에 전기적으로 연결되며, 상기 엔모스 트랜지스터(44)의 소오스에는 접지전압(GND)이 인가된다. 상기 엔모스 트랜지스터(41)의 드레인은 상기 제1전류 미러(40)의 출력단(C)에 전기적으로 연결되고, 상기 엔모스 트랜지스터(41)의 게이트는 상기 엔모스 트랜지스터(42)의 게이트 및 드레인에 전기적으로 연결된다. 상기 엔모스 트랜지스터(43)의 드레인은 상기 엔모스 트랜지스터(41)의 소오스에 전기적으로 연결되며, 상기 엔모스 트랜지스터(43)의 게이트는 상기 엔모스 트랜지스터(41)의 게이트에 전기적으로 연결되며, 상기 엔모스 트랜지스터(43)의 소오스에는 접지전압(GND)이 인가된다.
상기 제2전류 미러(50)는 피모스 트랜지스터들(51,52)을 포함한다. 상기 피모스 트랜지스터(51)의 소오스에는 전원전압(VDD)이 인가되고, 상기 피모스 트랜지스터(51)의 게이트는 상기 제1전류 미러(40)의 출력단(C)에 전기적으로 연결되며, 상기 피모스 트랜지스터(51)의 드레인은 상기 제2바이어스 전류(Ibias2)를 출력한다. 상기 피모스 트랜지스터(52)의 소오스에는 전원전압(VDD)이 인가되고, 상기 피모스 트랜지스터(52)의 게이트 및 드레인은 상기 제1전류 미러(40)의 출력단(C)에 전기적으로 공통 연결된다.
상기 제3풀다운 수단(80)은 엔모스 트랜지스터(81)로 구성된다. 상기 엔모스 트랜지스터(81)의 드레인은 상기 제1전류 미러(40)의 출력단(C)에 전기적으로 연결되고, 상기 엔모스 트랜지스터(81)의 게이트에는 상기 시동펄스(SP)가 인가되며, 상기 엔모스 트랜지스터(81)의 소오스에는 접지전압(GND)이 인가된다.
도 2는 도 1에 도시된 자동 펄스 발생기의 회로도이다.
도 2를 참조하면, 상기 자동 펄스 발생기는, 상기 파우워 다운 신호(PWRDN)를 소정의 시간 반전 지연시키는 반전 지연기(100)와, 상기 파우워 다운 신호(PWRDN)와 상기 반전 지연기(100)의 출력신호를 노아 게이팅하여 상기 시동펄스(SP)를 발생하는 노아 게이트(110)을 포함한다.
상기 반전 지연기(100)는 직렬연결된 홀수개의 인버터들로 구성되며, 도 2에서는 3개의 인버터들(101,102,103)로 구성된 경우가 도시되어 있다. 상기 자동 펄스 발생기는 필요에 따라 다른 논리 게이트들로 구성될 수 있는 것은 자명하다.
상기 자동 펄스 발생기는 상기 파우워 다운 신호(PWRDN)가 논리"하이"로부터 논리"로우"로 천이될 때 상기 반전 지연기(100)의 지연시간에 해당하는 포지티브 펄스폭을 갖는 상기 시동펄스(SP)를 발생한다. 상기 파우워 다운 신호(PWRDN)는, 상기 반도체 집적회로의 파우워 다운 상태 동안에는 논리"하이"이고, 상기 파우워 다운 상태가 끝날 때, 즉 상기 파우워 다운 상태로부터 스탠바이 상태나 액티브 상태로 천이될 때 논리"하이"로부터 논리"로우"로 천이된다.
이하 도 1 및 도 2를 참조하여 상술한 본 발명에 따른 바이어스 회로의 동작을 상세히 설명하겠다.
상기 제1바이어스 회로(10)의 엔모스 트랜지스터들(13,14)과 상기 제2바이어스 회로(20)의 엔모스 트랜지스터(22)의 게이트들은 공통 연결되어 있으므로, 상기 엔모스 트랜지스터들(13,14,22)의 게이트들의 전압레벨은 동일하다. 상기 저항들(R1,R2)을 적절히 조절하여 상기 엔모스 트랜지스터들(13,14,22)의 소오스들의 전압레벨을 동일하게 만든다면, 다음 수학식 1이 성립된다.
VD1+I1R1=VD2
여기서, VD1 은 상기 제1바이어스 회로(10)의 다이오드(D1)의 양극 단과 음극 단 사이의 전압을 나타내고, VD2 는 상기 제1바이어스 회로(10)의 다이오드(D2)의 양극 단과 음극 단 사이의 전압을 나타내며, I1 은 상기 다이오드(D1)을 통해 흐르는 전류를 나타낸다.
한편 다이오드 전류식은 다음 수학식 2로 표현된다.
I=IsEXP(VD/VT)
여기서, Is 는 다이오드의 포화(Saturation) 전류를 나타내고, VD 는 다이오드의 양극 단과 음극 단 사이의 전압을 나타내며, VT 는 열전압(Thermal Voltage)을 나타낸다. 상기 수학식 2로부터 다이오드의 양극 단과 음극 단 사이의 전압 VD 는 다음 수학식 3으로 표현될 수 있다.
VD=VTln(I/Is)
따라서 상기 수학식 3을 상기 수학식 1에 대입하면 다음 수학식 4로 표현된다.
VTln(I1/Is)+I1R1=VTln(I2/Is)
여기서, I1 은 상기 다이오드(D1)을 통해 흐르는 전류를 나타내고, I2 는 상기 다이오드(D2)를 통해 흐르는 전류를 나타낸다. 예컨데 상기 엔모스 트랜지스터(14)의 길이(Length)는 상기 엔모스 트랜지스터(13)의 길이와 동일하고 상기 엔모스 트랜지스터(14)의 폭(Width)이 상기 엔모스 트랜지스터(13)의 폭의 8배일 경우에 I2 는 8 I1 가 된다. 따라서 상기 수학식 4를 정리하면 I1 은 다음 수학식 5로 표현된다.
I1=(VTln8)/R1
여기서, 상기 저항 R1 과 ln8 은 상수값이고 상기 VT 는 KT/q 에 비례한다. 상기 K 는 볼쯔만 상수(Boltzmann's constant)를 나타내고, T 는 온도를 나타낸다.
따라서 상기 제1바이어스 회로(10)에서의 전류 I1 은 온도 T 에 비례한다. 즉 온도가 상승하면 전류 I1 은 증가되고 온도가 하강하면 전류 I1 은 감소된다.
또한 상기 제2바이어스 회로(20)에서의 전류 I3 는 다음 수학식 6으로 표현된다.
I3=VD2/R2
여기서, VD2 는 상기 저항 R2 의 두 단 사이의 전압을 나타내며 상기 다이오드(D2)의 양극 단과 음극 단 사이의 전압과 동일하다. 따라서 상기 수학식 3을 상기 수학식 6에 대입하면 다음 수학식 7로 표현된다.
I3=VTln(I2/Is)(1/R2)
여기서, Is 는 온도 T 에 비례하고 VT 도 온도 T 에 비례한다.
그런데 Is 가 VT 보다 지배적(Dominant)이므로, 상기 제2바이어스 회로(20)에서의 전류 I3 은 온도 T 에 반비례한다. 즉 온도가 상승하면 전류 I3 은 감소되고 온도가 하강하면 전류 I3 은 증가된다.
한편 상기 전류 합산회로(30)의 피모스 트랜지스터(31)와 상기 제1바이어스 회로(10)의 피모스 트랜지스터(11)가 전류 미러를 형성한다. 이에 따라 상기 피모스 트랜지스터(31)는 상기 피모스 트랜지스터(11)의 게이트 및 드레인의 신호, 즉 상기 제1바이어스 회로(10)의 출력단(A)의 신호에 응답하여 상기 제1바이어스 회로(10)의 전류(I1)를 반사시켜 반사된 전류(I4)를 발생한다. 여기에서 상기 제1바이어스 회로(10)의 전류(I1)는 온도에 비례하므로, 상기 반사된 전류(I4)도 온도에 비례한다.
또한 상기 전류 합산회로(30)의 피모스 트랜지스터(32)와 상기 제2바이어스 회로(20)의 피모스 트랜지스터(21)가 전류 미러를 형성한다. 이에 따라 상기 피모스 트랜지스터(32)는 상기 피모스 트랜지스터(21)의 게이트 및 드레인의 신호, 즉 상기 제2바이어스 회로(20)의 출력단(B)의 신호에 응답하여 상기 제2바이어스 회로(20)의 전류(I3)를 반사시켜 반사된 전류(I5)를 발생한다. 여기에서 상기 제2바이어스 회로(20)의 전류(I3)는 온도에 반비례하므로, 상기 반사된 전류(I5)도 온도에 반비례한다.
상기 반사된 전류들(I4,I5)은 서로 합산되어 상기 제1바이어스 전류(Ibias1)로서 출력된다. 따라서 온도가 상승할 경우에는 상기 전류(I4)는 증가하고 상기 전류(I5)는 감소하며 반대로 온도가 하강할 경우에는 상기 전류(I4)는 감소하고 상기 전류(I5)는 증가함으로써, 상기 제1바이어스 전류(Ibias1)는 온도 변화에 무관하게 일정한 값을 유지하게 된다. 또한 상기 제1바이어스 전류(Ibias1)는 동작전압(VDD)의 변화, 공정 변화에 무관하게 안정적으로 일정한 값을 유지한다.
다음에 상기 제1전류 미러(40)는 상기 전류 합산회로(30)로부터 출력되는 상기 제1바이어스 전류(Ibias1)를 반사시키고, 상기 제2전류 미러(50)는 상기 제1전류 미러(40)의 출력단의 전류(I6)를 반사시켜 제2바이어스 전류(Ibias2)를 출력한다. 여기에서 상기 제1바이어스 전류(Ibias1)는 온도 변화에 무관하게 일정한 값을 유지하므로, 상기 제2바이어스 전류(Ibias2)도 역시 온도 변화에 무관하게 일정한 값을 유지하게 된다. 또한 상기 제2바이어스 전류(Ibias2)는 동작전압(VDD)의 변화, 공정 변화에 무관하게 안정적으로 일정한 값을 유지한다. 상기 제1전류 미러(40) 및 상기 제2전류 미러(50)는 통상의 전류 미러이므로, 여기에서 상세한 동작설명은 생략하겠다.
한편 상기 반도체 집적회로가 파우워 다운 상태로부터 스탠바이 상태나 액티브 상태로 천이할 때 상기 파우워 다운 신호(PWRDN)는 논리"하이"로부터 논리"로우"로 천이된다. 이에 따라 상기 자동 펄스 발생기(90)가 포지티브 펄스폭을 갖는 상기 시동펄스(SP)를 발생한다. 상기 시동펄스(SP)의 포지티브 구간동안에 상기 제1풀다운 수단(60)의 엔모스 트랜지스터(61), 상기 제2풀다운 수단(70)의 엔모스 트랜지스터(71), 및 상기 제3풀다운 수단(80)의 엔모스 트랜지스터(81)가 턴온된다. 이에 따라 상기 제1바이어스 회로(10)의 출력단(A)의 전압레벨, 상기 제2바이어스 회로(20)의 출력단(B)의 전압레벨, 및 상기 제1전류 미러(40)의 출력단(C)의 전압레벨이 낮아지게 된다.
그 결과 상기 제1바이어스 회로(10)의 피모스 트랜지스터(11)의 게이트와 소오스 사이의 전압이 커지게 되어, 상기 피모스 트랜지스터(11)를 통해 흐르는 전류가 더욱 증가하게 된다. 또한 상기 제2바이어스 회로(20)의 피모스 트랜지스터(21)의 게이트와 소오스 사이의 전압이 커지게 되어, 상기 피모스 트랜지스터(21)를 통해 흐르는 전류가 더욱 증가하게 된다. 따라서 상기 전류 합산회로(30)의 피모스 트랜지스터들(31,32)에서 각각 반사된 전류들(I4,I5)도 더욱 증가하게 되며, 이에 따라 상기 제1바이어스 전류(Ibias1)는 빠르게 일정한 레벨에 도달된다.
마찬가지로 상기 제2전류 미러(50)의 피모스 트랜지스터(52)의 게이트와 소오스 사이의 전압이 커지게 되어, 상기 피모스 트랜지스터(52)를 통해 흐르는 전류가 더욱 증가하게 된다. 따라서 상기 제2전류 미러(50)의 피모스 트랜지스터(51)에서 반사된 상기 제2바이어스 전류(Ibias2)도 빠르게 일정한 레벨에 도달된다.
상술하였듯이 본 발명에 따른 바이어스 회로는, 동작전압의 변화, 온도 변화, 및 공정 변화에 무관하게 안정적으로 일정한 바이어스 전류를 공급할 수 있으며 반도체 집적회로가 파우워 다운 상태로부터 스탠바이 상태나 액티브 상태로 천이할 때 바이어스 전류를 빠르게 일정한 레벨에 도달시킬 수 있는 장점이 있다. 따라서 상기 본 발명에 따른 바이어스 회로를 사용하는 반도체 집적회로는 안정적으로 동작하게 되는 장점이 있다.

Claims (12)

  1. 반도체 집적회로의 바이어스 회로에 있어서,
    온도상승에 따라 전류를 증가시키는 제1바이어스 회로;
    온도상승에 따라 전류를 감소시키는 제2바이어스 회로;
    상기 제1바이어스 회로의 출력단의 신호에 응답하여 상기 제1바이어스 회로의 전류를 반사시키고 상기 제2바이어스 회로의 출력단의 신호에 응답하여 상기 제2바이어스 회로의 전류를 반사시키며 반사된 전류들을 합하여 제1바이어스 전류를 출력하는 전류 합산회로;
    시동펄스에 응답하여 상기 제1바이어스 회로의 출력단의 전압레벨을 낮추는 제1풀다운 수단; 및
    상기 시동펄스에 응답하여 상기 제2바이어스 회로의 출력단의 전압레벨을 낮추는 제2풀다운 수단을 구비하는 것을 특징으로 하는 바이어스 회로.
  2. 제1항에 있어서, 상기 바이어스 회로는,
    상기 반도체 집적회로의 파우워 다운 신호에 응답하여 상기 시동펄스를 자동으로 발생하는 자동 펄스 발생기를 더 구비하는 것을 특징으로 하는 바이어스 회로.
  3. 제1항에 있어서, 상기 제1바이어스 회로는,
    전원전압이 인가되는 소오스, 상기 출력단에 전기적으로 공통 연결되는 드레인 및 게이트를 갖는 제1피모스 트랜지스터;
    상기 전원전압이 인가되는 소오스, 상기 제1피모스 트랜지스터의 게이트에 전기적으로 연결되는 게이트를 갖는 제2피모스 트랜지스터;
    상기 제1피모스 트랜지스터의 드레인 및 게이트에 전기적으로 연결되는 드레인, 상기 제2피모스 트랜지스터의 드레인에 전기적으로 연결되는 게이트를 갖는 제1엔모스 트랜지스터;
    상기 제2피모스 트랜지스터의 드레인에 전기적으로 공통 연결되는 드레인 및 게이트를 갖는 제2엔모스 트랜지스터;
    상기 제1엔모스 트랜지스터의 소오스에 전기적으로 연결되는 한 노드를 갖는 저항;
    상기 저항의 타 노드와 접지전압 사이에 전기적으로 연결되는 제1다이오드; 및
    상기 제2엔모스 트랜지스터의 소오스와 상기 접지전압 사이에 전기적으로 연결되는 제2다이오드를 구비하는 것을 특징으로 하는 바이어스 회로.
  4. 제1항에 있어서, 상기 제2바이어스 회로는,
    전원전압이 인가되는 소오스, 상기 출력단에 전기적으로 연결되는 드레인 및 게이트를 갖는 제1피모스 트랜지스터;
    상기 제1피모스 트랜지스터의 드레인 및 게이트에 전기적으로 연결되는 드레인, 상기 제1바이어스 회로의 상기 제1엔모스 트랜지스터의 게이트에 전기적으로 연결되는 게이트를 갖는 제1엔모스 트랜지스터; 및
    상기 제1엔모스 트랜지스터의 소오스와 접지전압 사이에 전기적으로 연결되는 저항을 구비하는 것을 특징으로 하는 바이어스 회로.
  5. 제1항에 있어서, 상기 전류 합산회로는,
    전원전압이 인가되는 소오스, 상기 제1바이어스 회로의 출력단에 전기적으로 연결되는 게이트를 갖는 제1피모스 트랜지스터; 및
    상기 전원전압이 인가되는 소오스, 상기 제2바이어스 회로의 출력단에 전기적으로 연결되는 게이트, 상기 제1피모스 트랜지스터의 드레인에 전기적으로 연결되는 드레인을 갖는 제2피모스 트랜지스터를 구비하는 것을 특징으로 하는 바이어스 회로.
  6. 제1항에 있어서, 상기 제1풀다운 수단은,
    상기 제1바이어스 회로의 출력단에 전기적으로 연결되는 드레인, 상기 시동펄스가 인가되는 게이트, 접지전압이 인가되는 소오스를 갖는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 바이어스 회로.
  7. 제1항에 있어서, 상기 제2풀다운 수단은,
    상기 제2바이어스 회로의 출력단에 전기적으로 연결되는 드레인, 상기 시동펄스가 인가되는 게이트, 접지전압이 인가되는 소오스를 갖는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 바이어스 회로.
  8. 제1항에 있어서, 상기 바이어스 회로는,
    상기 전류 합산회로로부터 출력되는 상기 제1바이어스 전류를 반사시키는 제1전류 미러;
    상기 제1전류 미러의 출력단의 전류를 반사시켜 제2바이어스 전류를 출력하는 제2전류 미러; 및
    상기 시동펄스에 응답하여 상기 제1전류 미러의 출력단의 전압레벨을 낮추는 제3풀다운 수단을 더 구비하는 것을 특징으로 하는 바이어스 회로.
  9. 제8항에 있어서, 상기 바이어스 회로는,
    상기 반도체 집적회로의 파우워 다운 신호에 응답하여 상기 시동펄스를 자동으로 발생하는 자동 펄스 발생기를 더 구비하는 것을 특징으로 하는 바이어스 회로.
  10. 제8항에 있어서, 상기 제1전류 미러는,
    상기 전류 합산회로의 출력단에 전기적으로 연결되는 드레인 및 게이트를 갖는 제1엔모스 트랜지스터;
    상기 제1엔모스 트랜지스터의 소오스에 전기적으로 연결되는 드레인, 상기 제1엔모스 트랜지스터의 게이트 및 드레인에 전기적으로 연결되는 게이트, 접지전압이 인가되는 소오스를 갖는 제2엔모스 트랜지스터;
    출력단에 연결되는 드레인, 상기 제1엔모스 트랜지스터의 게이트 및 드레인에 전기적으로 연결되는 게이트를 갖는 제3엔모스 트랜지스터; 및
    상기 제3엔모스 트랜지스터의 소오스에 전기적으로 연결되는 드레인, 상기 제3엔모스 트랜지스터의 게이트에 전기적으로 연결되는 게이트, 접지전압이 인가되는 소오스를 갖는 제4엔모스 트랜지스터를 구비하는 것을 특징으로 하는 바이어스 회로.
  11. 제8항에 있어서, 상기 제2전류 미러는,
    전원전압이 인가되는 소오스, 상기 제1전류 미러의 출력단에 전기적으로 연결되는 드레인 및 게이트를 갖는 제1피모스 트랜지스터; 및
    상기 전원전압이 인가되는 소오스, 상기 제1피모스 트랜지스터의 드레인 및 게이트에 전기적으로 연결되는 게이트, 상기 제2바이어스 전류를 출력하는 드레인을 갖는 제2피모스 트랜지스터를 구비하는 것을 특징으로 하는 바이어스 회로.
  12. 제8항에 있어서, 상기 제3풀다운 수단은,
    상기 제1전류 미러의 출력단에 전기적으로 연결되는 드레인, 상기 시동펄스가 인가되는 게이트, 접지전압이 인가되는 소오스를 갖는 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 바이어스 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7548482B2 (en) 2006-01-17 2009-06-16 Samsung Electronics Co., Ltd. Memory device for early stabilizing power level after deep power down mode exit

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6388507B1 (en) * 2001-01-10 2002-05-14 Hitachi America, Ltd. Voltage to current converter with variation-free MOS resistor
KR100783635B1 (ko) * 2001-12-27 2007-12-10 주식회사 하이닉스반도체 반도체 장치의 전압 검출 회로
US6788134B2 (en) * 2002-12-20 2004-09-07 Freescale Semiconductor, Inc. Low voltage current sources/current mirrors
US6985028B2 (en) * 2003-03-28 2006-01-10 Texas Instruments Incorporated Programmable linear-in-dB or linear bias current source and methods to implement current reduction in a PA driver with built-in current steering VGA
JP3561716B1 (ja) * 2003-05-30 2004-09-02 沖電気工業株式会社 定電圧回路
US7116588B2 (en) * 2004-09-01 2006-10-03 Micron Technology, Inc. Low supply voltage temperature compensated reference voltage generator and method
KR100596978B1 (ko) * 2004-11-15 2006-07-05 삼성전자주식회사 온도-비례 전류 제공회로, 온도-반비례 전류 제공회로 및이를 이용한 기준전류 제공회로
JP4491405B2 (ja) * 2004-11-15 2010-06-30 三星電子株式会社 抵抗素子のないバイアス電流発生回路
US20060203883A1 (en) * 2005-03-08 2006-09-14 Intel Corporation Temperature sensing
US7372321B2 (en) * 2005-08-25 2008-05-13 Cypress Semiconductor Corporation Robust start-up circuit and method for on-chip self-biased voltage and/or current reference
JP4934396B2 (ja) * 2006-10-18 2012-05-16 ルネサスエレクトロニクス株式会社 半導体集積回路装置
KR101498219B1 (ko) 2008-11-04 2015-03-05 삼성전자주식회사 가변 저항 메모리 장치 및 그것을 포함하는 메모리 시스템
KR101241378B1 (ko) * 2008-12-05 2013-03-07 한국전자통신연구원 기준 바이어스 발생 회로
JP5367620B2 (ja) * 2010-03-05 2013-12-11 ルネサスエレクトロニクス株式会社 電流源回路および半導体装置
IN2013CH05594A (ko) * 2013-12-04 2015-06-12 Lsi Corp

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4789819A (en) * 1986-11-18 1988-12-06 Linear Technology Corporation Breakpoint compensation and thermal limit circuit
US5349286A (en) * 1993-06-18 1994-09-20 Texas Instruments Incorporated Compensation for low gain bipolar transistors in voltage and current reference circuits
KR0148732B1 (ko) * 1995-06-22 1998-11-02 문정환 반도체 소자의 기준전압 발생회로
IT1298560B1 (it) * 1998-02-05 2000-01-12 Sgs Thomson Microelectronics Generatore di corrente molto stabile in temperatura
US6107868A (en) * 1998-08-11 2000-08-22 Analog Devices, Inc. Temperature, supply and process-insensitive CMOS reference structures

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7548482B2 (en) 2006-01-17 2009-06-16 Samsung Electronics Co., Ltd. Memory device for early stabilizing power level after deep power down mode exit

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Publication number Publication date
JP2000242347A (ja) 2000-09-08
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TW413927B (en) 2000-12-01

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