KR100221658B1 - 다이나믹 바이어스 회로 - Google Patents

Abstract

본 발명은 반도체 메모리 디바이스에서 바이어스를 걸어주는 바이어싱 회로에 관한 것으로 특히, 메모리에서 스탠바이 전류소모를 줄이기 위해서 리퍼런스 전압을 칩 인에이블 시에만 생성하고 원하는 목적 타이밍에 리퍼런스, 전압을 안정시키기 위해 스타트-업 회로를 제공하기 위한 다이나믹 바이어스 회로를 제공하면, 칩이 동작하지 않을 때에는 아주 작은 양의 전력을 소비하는 제품의 리퍼런스 전압을 생성할 때, 리퍼런스 전압이 칩 인에이블(CE)신호에 따라 생성되도록 고안해서 대기 상태에서 소모되는 전류의 량을 줄일 수 있다.

Description

다이나믹 바이어스 회로

제1도는 종래 다이나믹 비이어스 회로의 구성 예시도.

제2도는 본 발명에 다른 다이나믹 바이어스 회로의 구성 예시도.

본 발명은 반도체 메모리 디바이스에서 바이어스를 걸어주는 바이어스 회로에 관한 것으로 특히, 메모리에서 스탠바이 전류소모를 줄이기 위해서 리퍼런스 전압을 칩 인에이블 시에만 생성하고 원하는 목적 타이밍에 리퍼런스 전압을 안정시키기 위해 스타트-업 회로를 제공하기 위한 다이나믹 바이어 회로에 관한 것이다.

일반적으로, 종래의 바이어스 회로는 첨부한 제1도에 도시되어 있는 바와 같이, 전류 구동율이 동일하며 각각의 게이트가 공통으로 연결되며 공통적으로 연결되어 있는 소스단자에 소정의 양전압(VDD)가 연결되어 있는 제1∼3 PMOS 트랜지스터(P1∼P3)와, 상기 제3PMOS트랜지스터(P3)의 드레인 단자에 연결되어 있는 제2저항(R2)와, 상기 제2저항(R2)을 통해 입력되는 신호를 접지로 도통시키는 제3다이오드(D3)와, 상기 제1PMOS 트랜지스터(P1)의 드레인 단자에 드레인 단자가 연결되어 있고 스타업 회로(10)에서 발생되는 신호를 게이트 단자에 입력받아 온/오프 동작하는 제1NMOS 트랜지스터(N1)와, 상기 제1NMOS 트랜지스터(N1)의 소스 단자에 걸리는 전압을 입력받아 접지로 도통시키는 제1다이오드(D1)와, 상기 제1NMOS 트랜지스터(N1)의 게이트 단자에 걸리는 전압을 게이트 단자에 입력받고 드레인 단자에는 사기 제1PMOS 트랜지스터(P2)의 드레인 단자에 걸리는 전압을 입력받는 상기 제2NMOS 트랜지스터(N2), 및 상기 제2NMOS 트랜지스터(N2)의 소스단자에 걸리는 전압을 제1저항(R1)을 통해 입력받아 접지로 도통시키는 제2다이오드(D2)로 구성된다.

상기와 같이 구성되는 종래 다이나믹 바이어스 회로의 동작을 살펴보면, 초기에 구동전압(VDD)가 인가되면 스탠드-업 회로(10)에 의해 노드(NB)에 걸리는 전압이 올라가면서 회로의 각 브랜치에 전류가 흐른다.

칩에 구동전압(VDD)만 가해지면 바이어스 전압이 형성되는 회로이다.

이때, 제1, 제2NMOS 트랜지스터(N1,N2)는 커런트 미러로 동작한다.

즉, 제1, 제2다이오드(D1,D2)에 흐르는 커런트는 같게 되고 그때의 전류양은 제1저항(R1)과 제1, 제2다이오드(D1, D2)의 면적비에 따라 결정되고, 제3다이오드(D3)에 흐르는 다이오드 커넌트와 같게 된다.

따라서, 제1저항(R1)의 저항값과 다이오드 커런트와 D70 다이오드전압에 따라 제2바이어스(BIAS2) 전압이 결정되고, 상기 제2바이어스 (BIAS2)의 전압은 구동전압(VDD)과 온도에 따라 변하지 않는 콘스탠트 리퍼런트 전압이다.

각 다이오드에 흐르는 전류를 I(REF)라 하면 I(REF)와 제2바이어스(BIAS2) 전압은 아래의 식과 같다.

상술한 종래의 기술은 파워(VDD)만 인가되면 회로가 동작해서 바이어스 전압을 안정화시키는데. 이때 전압이 안정되는데 걸리는 시간이 길고, 스탠-바이 시에도 바이어스 전압이 형성되는데 필요한 전류소모가 필요해서 스탠 바이 파워 소모가 크다는 문제점이 발생되었다.

상기와 같은 문제점을 해소하기 위한 본 발명의 목적은 메모리에서 스탠바이 전류소모를 줄이기 위해서 리퍼런스 전압을 칩 인에이블 시에만 생성하고 원하는 목적 타밍에 리퍼런스 전압을 안정시키기 위해 스타트-업 회로를 제공하기 위한 다이나믹 바이어스 회를 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명의 특징은, 전류 구동율이 동일하며 각각의 게이트가 공통으로 연결되며 공통적으로, 연결되어 있는 소스 단자에 소정의 양전압이 연결되어 있는 제1∼3PMOS 트랜지스터와, 상기 제3PMOS 트랜지스터의 드레인 단자에 연결되어 있는 제2저항와, 상기 제2저항을 통해 입력되는 신호를 접지로 도통시키는 제3다이오드와, 상기 제1PMOS 트랜지스터의 드레인 단자에 드레인 단자가 연결되어 있고 스타업 회로에서 발생되는 신호를 게이트 단자에 입력받아 온/오프 동작하는 제1NMOS 트랜지스터와, 상기 제1NMOS 트랜지스터의 소스 단자에 걸리는 전압을 입력받아 접지로 도통시키는 제1다이오드와, 상기 제1NMOS 트랜지스터의 게이트 단자에 걸리는 전압을 게이트 단자에 입력받고 드레인 단자에는 상기 제2PMOS 트랜지스터의 드레인 단자에 걸리는 전압을 입력받는 제2NMOS 트랜지스터, 및 상기 제2NMOS 트랜지스터의 소스단자에 걸리는 전압을 제1저항을 통해 입력받아 접지로 단자에 도통시키는 제2다이오드로 구성되는 바이어스회로와 상기 제1NMOS 트랜지스터의 드레인 단자에 대기상태의 전압을 걸어주는 스탠드-업 회로를 포함하여 구성되는 다이나믹 바이어스 회로에 있어서:

상기 스탠드-업 회로가 게이트 단자에 외부에서 유입되는 칩 인에이블신호에 따라 온/오프 동작하며 소스 단자에 입력되는 구동전압을 드레인 단자로 도통시켜 제1바이어스 전압을 상기 구동전압으로 풀업하는 제4PMOS 트랜지스터와, 상기 칩 인에이블신호를 입력받아 반전하여 출력하는 제1, 제2인버터와, 상기 제2인버터의 출력신호를 제3저항을 통해 입력받아 반전하여 출력하는 제2인버터와, 상기 제3인버터와 제1인버터의 출력신호를 입력받아 부정 논리합 연산동작하여 그 연산치를 출력하는 노아 게이트와, 상기 노아 게이트의 출력신호를 입력받아 반전하여 출력하는 제4인버터와, 게이트 단자에 입력되는 상기 제4인버터의 출력신호의 상태에 따라 온/오프 동작하며 온동작시 소스 단자에 입력되는 구동전압를 드레인 단자에 도통시키켜 제1NMOS 트랜지스터의 드레인 단자와 게이트 단자에 걸어주는 제5PMOS 트랜지스터, 및 상기 제5PMOS 트랜지스터의 드레인 단자에 드레인 단자가 연결되어 있으며 게이트 단자에 상기 제1인버터의 출력신호를 입력받아 온/오프 동작하는 제3NMOS트랜지스터로 구성되는 데 있다.

이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명한다.

제2도는 본 발명에 따른 다이나믹 바이어스 회로의 구성도로서, 일점 쇄선으로 묶은 부분에 대해서는 종래와 동일하므로 상세한 구성의 설명은 생략하고 칩 인에이블(CE)신호에 관련 한 부분에 대하여 살펴보면 다음과 같다.

게이트 단자에 입력되는 칩 인에이블(CE)신호에 따라 온/오프 동작하며 소스 단자에 입력되는 구동전압(VDD)를 드레인 단자로 도통시켜 제1바이어스 전압을 상기 구동전압(VDD)으로 풀업하는 제4PMOS 트랜지스터(P4)와, 상기 칩 인에이블(CE)신호를 입력받아 반전하여 출력하는 제1, 제2인버터(I1,I2)와, 상기 제2인버터(I2)의 출력신호를 제3저항(R3)을 통해 입력받아 반전하여 출력하는 제3인버터(I3)와, P6 : 3~5째줄 누락 상기 노아 게이트(NOR)의 출력신호를 입력받아 반전하여 출력하는 제4인버터(I4)와, 게이트 단자에 입력되는 상기 제4인버터(I4)의 출력신호의 상태에 따라 온/오프 동작하며 온동작시 소스 단자에 입력되는 구동전압(VDD)를 드레인 단자로 도통시켜 제1NMOS 트랜지스터(N1)의 드레인 단자와 게이트 단자에 걸어주는 제5PMOS 트랜지스터(P5), 및 상기 제5PMOS 트랜지스터(P5)의 드레인 단자에 드레인 단자가 연결되어 있으며 게이트 단자에 상기 제1인버터(I1)의 출력신호를 입력받아 온/오프 동작하는 제3NMOS 트랜지스터(N3)로 구성된다.

이러한 구성이 종래의 스탠드-업 회로의 기능을 수행하며, 칩 인에이블 상태에 따라 구동하게 된다.

그 동작을 살펴보면, 구동전압(VDD)가 인가되어도 칩 인에이블(CE)신호가 로우이면 제1바이어스 전압이 VDD전압을 갖기 때문에 제1내지 제3PMOS 트랜지스터(P1∼P3)들은 모두 턴오프 상태이다.

또한, 로우상태의 상기 칩 인에이블(CE)신호가 제3NMOS트랜지스터(N3)의 게이트에 인가되서 턴 오프 시켜, 이 회로에서 그라운드로의 전류 흐름이 없게 한다.

상기 칩 인에이블(CE)신호가 하이로 되면 제4PMOS 트랜지스터(P4)가 오프되서 제1∼3PMOS 트랜지스터(P1∼P3)의 게이트 전압은 구동전압(VDD)의 전압 레벨에서 조금씩 떨어진다.

이때, 노아 게이트(NOR)의 입력중 제1인버터(11)의 출력신호는 하이를 유지하고 있다가 상기 칩 인에이블(CE)신호가 하이가 되는 순간 로우가 되며, 상기 노아 게이트(NOR)의 다른 입력은 로우 상태에서 상기 칩 인에이블(CE)신호가 하이가 되면 제2저항(R3)과 제3인버터(I3)를 통해 지연된 후 하이 상태가 된다.

따라서, 상기 노아 게이트(NOR)의 두 입력이 동시에 로우인 구간이 생김에 따라 상기 노아 게이트(NOR)의 출력은 소트 펄스가 생긴다.

이후, 상긴 제5PMOS 트랜지스터(P5)의 게이트는 소트 펄스의 기간 동안 로우가 되서 노드(NB)에 소트 펄스 동안 구동전압(VDD)이 가해져서 커런트 밀러가 바이어스 되는 것을 도와 준다.

상술한 바와 같이 동작하는 본 발명에 따른 다이나믹 바이어스 회로를 제공하면, 칩이 동작하지 않을 때에는 아주 작은 양의 전력을 소비하는 제품의 리퍼런스 전압을 생성할 때, 리퍼런스 전압이 칩 인에이블(CE)신호에 따라 생성되도록 고안해서 대기 상태에서 소모되는 전류의 량을 줄일 수 있다.

Claims (1)

1. 전류 구동율이 동일하며 각각의 게이트가 공통으로 연결되며 공통적으로 연결되어 있는 소스단자에 소정의 양전압이 연결되어 있는 제1∼3PMOS 트랜지스터와, 상기 제3PMOS 트랜지스터의 드레인 단자에 연결되어 있는 제2저항과, 상기 제2저항을 통해 입력되는 신호를 접지로 도통시키는 제3다이오드와, 상기 제1PMOS 트랜지스터의 드레인 단자에 드레인 단자가 연결되어 있고 스타업 회로에서 발생되는 신호를 게이트 단자에 입력받아 온/오프 동작하는 제1NMOS 트랜지스터와, 상기 제1NMOS 트랜지스터의 소스 단자에 걸리는 전압을 입력받아 접지로 도통시키는 제1다이오드와, 상기 제1NMOS 트랜지스터의 게이트 단자에 걸리는 전압을 게이트 단자에 입력받고 드레인 단자에는 상기 제2PMOS 트랜지스터의 드레인 단자에 걸리는 전압을 입력받는 제2NMOS 트랜지스터, 및 상기 제2NMOS 트랜지스터의 소스단자에 걸리는 전압을 제1저항을 통해 입력받아 접지로 도통시키는 제2다이오드로 구성되는 바이어스 회로와 상기 제1NMOS 트랜지스터의 드레인 단자에 대기상태의 전압을 걸어주는 스탠드-업 회로를 포함하여 구성되는 다이나믹 바이어스 회로에 있어서, 상기 스탠드-업 회로가 게이트 단자에 외부에서 유입되는 칩 인에이블신호에 따라 온/오프 동작하며 소스 단자에 입력되는 구동전압을 드레인 단자로 도통시켜 제1바이어스 전압을 상기 구동전압으로 풀업하는 제4PMOS 트랜지스터와; 상기 칩 인에이블신호를 입력받아 반전하여 출력하는 제1, 제2인버터와; 상기 제2인버터의 출력신호를 제3저항을 통해 입력받아 반전하여 출력하는 제3인버터와; 상기 제3인버터와 제1인버터의 출력신호를 입력받아 부정 논리합 연산동작하여 그 연산치를 출력하는 노아 게이트와; 상기 노아 게이트의 출력신호를 입력받아 반전하여 출력하는 제4인버터와; 게이트 단자에 입력되는 상기 제4인버터의 출력신호의 상태에 따라 온/오프 동작하여 온동작시 소스 단자에 입력되는 구동전압를 드레인 단자로 도통시키켜 제1NMOS 트랜지스터의 드레인 단자와 게이트 단자에 걸어주는 제5PMOS 트랜지스터; 및 상기 제5PMOS 트랜지스터의 드레인 단자에 드레인 단자가 연결되어 있으며 게이트 단자에 상기 제1인버터의 출력신호를 입력받아 온/오프 동작하는 제3NMOS 트랜지스터로 구성되는 것을 특징으로 하는 다이나믹 바이어스 회로.