JPH1186542A - 内部電源電圧発生回路 - Google Patents
内部電源電圧発生回路Info
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- JPH1186542A JPH1186542A JP9237953A JP23795397A JPH1186542A JP H1186542 A JPH1186542 A JP H1186542A JP 9237953 A JP9237953 A JP 9237953A JP 23795397 A JP23795397 A JP 23795397A JP H1186542 A JPH1186542 A JP H1186542A
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Abstract
(57)【要約】
【課題】 安定した内部電源電圧を発生する内部電源電
圧発生回路を提供する。 【解決手段】 内部電源電圧供給ノードＮＩと、外部電
源電圧ノードＮＥと、外部電源電圧を内部電源電圧に変
換するＶＤＣ１６と、外部電源電圧の大きさによって遅
延時間が可変とされる遅延部１３と、２入力ＯＲ回路１
５と、外部電源電圧ノードＮＥと内部電源電圧供給ノー
ドＮＩとの間に接続されたＰチャネルＭＯＳトランジス
タ１７とを備え、大電流消費時に活性化される信号／Ｓ
ＯＰに応答して、内部電源電圧供給ノードＮＩに電流が
供給される。
圧発生回路を提供する。 【解決手段】 内部電源電圧供給ノードＮＩと、外部電
源電圧ノードＮＥと、外部電源電圧を内部電源電圧に変
換するＶＤＣ１６と、外部電源電圧の大きさによって遅
延時間が可変とされる遅延部１３と、２入力ＯＲ回路１
５と、外部電源電圧ノードＮＥと内部電源電圧供給ノー
ドＮＩとの間に接続されたＰチャネルＭＯＳトランジス
タ１７とを備え、大電流消費時に活性化される信号／Ｓ
ＯＰに応答して、内部電源電圧供給ノードＮＩに電流が
供給される。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、詳しくは、外部から供給される外部電源電圧を所
定の内部電源電圧に変換して内部回路に供給する内部電
源電圧発生回路に関するものである。
関し、詳しくは、外部から供給される外部電源電圧を所
定の内部電源電圧に変換して内部回路に供給する内部電
源電圧発生回路に関するものである。
【０００２】
【従来の技術】近年、ダイナミックランダムアクセスメ
モリ（ＤＲＡＭ）などの半導体集積回路において、トラ
ンジスタなどの微細化に伴い、ゲート酸化膜の耐圧性の
問題より、外部電源電圧Ｅｘｔ．Ｖｃｃから降圧された
内部電源電圧Ｉｎｔ．Ｖｃｃを用いる内部電源降圧方式
が使用されるようになった。しかしながら、ＤＲＡＭの
センス動作のように急激に大きな電流を消費する場合、
内部電源電圧Ｉｎｔ．Ｖｃｃの低下が起きる場合があ
る。このことを図６を用いて説明する。
モリ（ＤＲＡＭ）などの半導体集積回路において、トラ
ンジスタなどの微細化に伴い、ゲート酸化膜の耐圧性の
問題より、外部電源電圧Ｅｘｔ．Ｖｃｃから降圧された
内部電源電圧Ｉｎｔ．Ｖｃｃを用いる内部電源降圧方式
が使用されるようになった。しかしながら、ＤＲＡＭの
センス動作のように急激に大きな電流を消費する場合、
内部電源電圧Ｉｎｔ．Ｖｃｃの低下が起きる場合があ
る。このことを図６を用いて説明する。
【０００３】図６において、横軸は時間で、縦軸は電圧
の大きさを表す。図６に示されるように、仮に負荷とな
る内部回路に流れる消費電流Ｉがパルス的な場合、従来
の内部電源降圧回路（ＶＤＣ）では、内部電源電圧Ｉｎ
ｔ．Ｖｃｃの降下後τ0 の遅れをもって電流の供給を開
始する。したがって、実線により図示されるように内部
電源電圧が低下する。
の大きさを表す。図６に示されるように、仮に負荷とな
る内部回路に流れる消費電流Ｉがパルス的な場合、従来
の内部電源降圧回路（ＶＤＣ）では、内部電源電圧Ｉｎ
ｔ．Ｖｃｃの降下後τ0 の遅れをもって電流の供給を開
始する。したがって、実線により図示されるように内部
電源電圧が低下する。
【０００４】この電圧の低下を防ぐ１つの手段として、
図７に示される内部電源電圧発生回路が考えられてい
る。
図７に示される内部電源電圧発生回路が考えられてい
る。
【０００５】図７に示されるように、この回路は、セン
ス動作などにおいて大きな電流を消費する場合のトリガ
となる信号／ＳＯＰが遅延回路１８と２入力ＯＲ回路１
５に入力され、遅延回路１８の出力はインバータ１４を
介して２入力ＯＲ回路１５に入力される。そして、２入
力ＯＲ回路１５から出力される信号／ＳＮＳＡＣＴはＰ
チャネルＭＯＳトランジスタ１７のゲートに供給され
る。また、ＰチャネルＭＯＳトランジスタ１７は、外部
電源電圧ノードＮＥと内部電源電圧供給ノードＮＩとの
間に接続される。また、ＶＤＣは外部電源電圧を入力す
るとともに内部電源電圧を内部電源電圧供給ノードＮＩ
に供給する。なお、上記遅延回路１８と、インバータ１
４と、２入力ＯＲ回路１５は１ショットパルス発生回路
２８を構成する。
ス動作などにおいて大きな電流を消費する場合のトリガ
となる信号／ＳＯＰが遅延回路１８と２入力ＯＲ回路１
５に入力され、遅延回路１８の出力はインバータ１４を
介して２入力ＯＲ回路１５に入力される。そして、２入
力ＯＲ回路１５から出力される信号／ＳＮＳＡＣＴはＰ
チャネルＭＯＳトランジスタ１７のゲートに供給され
る。また、ＰチャネルＭＯＳトランジスタ１７は、外部
電源電圧ノードＮＥと内部電源電圧供給ノードＮＩとの
間に接続される。また、ＶＤＣは外部電源電圧を入力す
るとともに内部電源電圧を内部電源電圧供給ノードＮＩ
に供給する。なお、上記遅延回路１８と、インバータ１
４と、２入力ＯＲ回路１５は１ショットパルス発生回路
２８を構成する。
【０００６】このような回路では、信号／ＳＯＰがハイ
（Ｈ）レベルからロー（Ｌ）レベルに遷移すると、遅延
回路１８によって遅延される時間により決められるパル
ス幅を有するＬレベルの活性化された信号／ＳＮＳＡＣ
Ｔが１ショットパルス発生回路２８から出力される。し
たがって、信号／ＳＮＳＡＣＴがＬレベルの期間だけＰ
チャネルＭＯＳトランジスタ１７がオン状態となり、内
部電源電圧供給ノードＮＩに外部電源電圧ノードＮＥか
ら電流が供給される。これにより、ＶＤＣ１６から内部
電源電圧供給ノードＮＩへの電流供給の開始がτ0 遅れ
ることを、ＰチャネルＭＯＳトランジスタ１７を介した
電流供給で補うことにより、図６の破線で示されるよう
に内部電源電圧の低下を防ぐことができる。
（Ｈ）レベルからロー（Ｌ）レベルに遷移すると、遅延
回路１８によって遅延される時間により決められるパル
ス幅を有するＬレベルの活性化された信号／ＳＮＳＡＣ
Ｔが１ショットパルス発生回路２８から出力される。し
たがって、信号／ＳＮＳＡＣＴがＬレベルの期間だけＰ
チャネルＭＯＳトランジスタ１７がオン状態となり、内
部電源電圧供給ノードＮＩに外部電源電圧ノードＮＥか
ら電流が供給される。これにより、ＶＤＣ１６から内部
電源電圧供給ノードＮＩへの電流供給の開始がτ0 遅れ
ることを、ＰチャネルＭＯＳトランジスタ１７を介した
電流供給で補うことにより、図６の破線で示されるよう
に内部電源電圧の低下を防ぐことができる。
【０００７】
【発明が解決しようとする課題】しかしながら、図７に
示された従来の内部電源電圧発生回路は、ＰチャネルＭ
ＯＳトランジスタ１７のゲートに供給されるＬレベルの
パルスの幅が一定であるため、実際の半導体デバイスに
おける内部電源電圧レベルのマージンとの関係で問題を
生じる。
示された従来の内部電源電圧発生回路は、ＰチャネルＭ
ＯＳトランジスタ１７のゲートに供給されるＬレベルの
パルスの幅が一定であるため、実際の半導体デバイスに
おける内部電源電圧レベルのマージンとの関係で問題を
生じる。
【０００８】すなわち、たとえば、３．３Ｖ系の半導体
デバイスの場合、３．０Ｖ〜３．６Ｖまでを保証してい
る。したがって、外部電源電圧Ｅｘｔ．Ｖｃｃが３．０
Ｖの場合には内部電源電圧の低下を効果的に防ぐことが
できるが、外部電源電圧Ｅｘｔ．Ｖｃｃが３．６Ｖの場
合には、ＰチャネルＭＯＳトランジスタ１７によって内
部電源電圧供給ノードＮＩに過剰に電流を供給してしま
い、内部電源電圧Ｉｎｔ．Ｖｃｃが上昇してしまうとい
う問題が生ずる。なお、この問題は、デバイスの信頼性
および消費電力に関わるものである。
デバイスの場合、３．０Ｖ〜３．６Ｖまでを保証してい
る。したがって、外部電源電圧Ｅｘｔ．Ｖｃｃが３．０
Ｖの場合には内部電源電圧の低下を効果的に防ぐことが
できるが、外部電源電圧Ｅｘｔ．Ｖｃｃが３．６Ｖの場
合には、ＰチャネルＭＯＳトランジスタ１７によって内
部電源電圧供給ノードＮＩに過剰に電流を供給してしま
い、内部電源電圧Ｉｎｔ．Ｖｃｃが上昇してしまうとい
う問題が生ずる。なお、この問題は、デバイスの信頼性
および消費電力に関わるものである。
【０００９】本発明は、このような問題を解消するため
になされたもので、安定した内部電源電圧を発生する内
部電源電圧発生回路を提供することを目的とする。
になされたもので、安定した内部電源電圧を発生する内
部電源電圧発生回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】請求項１に係る内部電源
電圧発生回路は、内部回路に接続された内部電源電圧供
給ノードと、外部電源電圧に基づいて内部電源電圧を生
成し、内部電源電圧供給ノードに供給する電圧変換手段
と、外部電源電圧の大きさに応じて、内部電源電圧供給
ノードの電位を保持するための電流を供給する電流供給
手段とを備えるものである。
電圧発生回路は、内部回路に接続された内部電源電圧供
給ノードと、外部電源電圧に基づいて内部電源電圧を生
成し、内部電源電圧供給ノードに供給する電圧変換手段
と、外部電源電圧の大きさに応じて、内部電源電圧供給
ノードの電位を保持するための電流を供給する電流供給
手段とを備えるものである。
【００１１】請求項２に係る内部電源電圧発生回路は、
請求項１に記載の内部電源電圧発生回路であって、電流
供給手段は、外部電源電圧ノードと、外部電源電圧ノー
ドと内部電源電圧供給ノードとの間に接続されたトラン
ジスタと、内部回路で消費される電流が大きくなると
き、トランジスタを外部電源電圧の大きさに応じた期
間、導通状態にするトランジスタ制御手段とを含むもの
である。
請求項１に記載の内部電源電圧発生回路であって、電流
供給手段は、外部電源電圧ノードと、外部電源電圧ノー
ドと内部電源電圧供給ノードとの間に接続されたトラン
ジスタと、内部回路で消費される電流が大きくなると
き、トランジスタを外部電源電圧の大きさに応じた期
間、導通状態にするトランジスタ制御手段とを含むもの
である。
【００１２】請求項３に係る内部電源電圧発生回路は、
請求項２に記載の内部電源電圧発生回路であって、トラ
ンジスタ制御手段は、外部電源電圧を基準電圧と比較す
る電圧レベル判定手段を含み、上記トランジスタはＰチ
ャネルＭＯＳトランジスタである。
請求項２に記載の内部電源電圧発生回路であって、トラ
ンジスタ制御手段は、外部電源電圧を基準電圧と比較す
る電圧レベル判定手段を含み、上記トランジスタはＰチ
ャネルＭＯＳトランジスタである。
【００１３】請求項４に係る内部電源電圧発生回路は、
内部回路に接続された内部電源電圧供給ノードと、外部
電源電圧に基づいて内部電源電圧を生成し、内部電源電
圧供給ノードに供給する電圧変換手段と、外部電源電圧
の大きさを基準電圧と比較する電圧レベル判定手段と、
電圧レベル判定手段における比較結果に応じた大きさの
電流を内部電源電圧供給ノードに供給する電流供給手段
とを備えるものである。
内部回路に接続された内部電源電圧供給ノードと、外部
電源電圧に基づいて内部電源電圧を生成し、内部電源電
圧供給ノードに供給する電圧変換手段と、外部電源電圧
の大きさを基準電圧と比較する電圧レベル判定手段と、
電圧レベル判定手段における比較結果に応じた大きさの
電流を内部電源電圧供給ノードに供給する電流供給手段
とを備えるものである。
【００１４】請求項５に係る内部電源電圧発生回路は、
請求項４に記載の内部電源電圧発生回路であって、電流
供給手段はトランジスタを含み、電圧レベル判定手段の
比較結果によってトランジスタのサイズが変化されるも
のである。
請求項４に記載の内部電源電圧発生回路であって、電流
供給手段はトランジスタを含み、電圧レベル判定手段の
比較結果によってトランジスタのサイズが変化されるも
のである。
【００１５】請求項６に係る内部電源電圧発生回路は、
内部回路に接続された内部電源電圧供給ノードと、外部
電源電圧に基づいて内部電源電圧を生成し、内部電源電
圧供給ノードに供給する電圧変換手段と、内部回路で消
費される電流が大きくなったとき、内部電源電圧の大き
さが所定の基準値以下の場合にだけ内部電源電圧供給ノ
ードに電流を供給する電流供給手段とを備えるものであ
る。
内部回路に接続された内部電源電圧供給ノードと、外部
電源電圧に基づいて内部電源電圧を生成し、内部電源電
圧供給ノードに供給する電圧変換手段と、内部回路で消
費される電流が大きくなったとき、内部電源電圧の大き
さが所定の基準値以下の場合にだけ内部電源電圧供給ノ
ードに電流を供給する電流供給手段とを備えるものであ
る。
【００１６】請求項７に係る内部電源電圧発生回路は、
請求項６に記載の内部電源電圧発生回路であって、電流
供給手段は、内部電源電圧の大きさと基準電圧の大きさ
とを比較する比較手段を含むものである。
請求項６に記載の内部電源電圧発生回路であって、電流
供給手段は、内部電源電圧の大きさと基準電圧の大きさ
とを比較する比較手段を含むものである。
【００１７】請求項８に係る内部電源電圧発生回路は、
内部回路に接続された内部電源電圧供給ノードと、外部
電源電圧ノードと、外部電源電圧ノードと内部電源電圧
供給ノードとの間に接続されたＰチャネルＭＯＳトラン
ジスタと、反転入力端子に参照電圧が供給され、非反転
入力端子が内部電源電圧供給ノードに接続された比較手
段と、比較手段とＰチャネルＭＯＳトランジスタのゲー
トとの間に接続され、内部回路の通常動作時には比較手
段の出力ノードとＰチャネルＭＯＳトランジスタのゲー
トとを接続するとともに、内部回路で消費される電流が
大きくなったときは比較手段の出力ノードとＰチャネル
ＭＯＳトランジスタの接続を切るとともにＰチャネルＭ
ＯＳトランジスタのゲートに接地電圧を供給する切換手
段とを備えるものである。
内部回路に接続された内部電源電圧供給ノードと、外部
電源電圧ノードと、外部電源電圧ノードと内部電源電圧
供給ノードとの間に接続されたＰチャネルＭＯＳトラン
ジスタと、反転入力端子に参照電圧が供給され、非反転
入力端子が内部電源電圧供給ノードに接続された比較手
段と、比較手段とＰチャネルＭＯＳトランジスタのゲー
トとの間に接続され、内部回路の通常動作時には比較手
段の出力ノードとＰチャネルＭＯＳトランジスタのゲー
トとを接続するとともに、内部回路で消費される電流が
大きくなったときは比較手段の出力ノードとＰチャネル
ＭＯＳトランジスタの接続を切るとともにＰチャネルＭ
ＯＳトランジスタのゲートに接地電圧を供給する切換手
段とを備えるものである。
【００１８】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。
施の形態を詳しく説明する。なお、図中同一符号は同一
または相当部分を示す。
【００１９】［実施の形態１］図１は、本発明の実施の
形態１に係る内部電源電圧発生回路の構成を示す図であ
る。図１に示されるように、この回路は、内部回路（図
示していない。）に接続される内部電源電圧供給ノード
ＮＩと、外部電源電圧に基づいて内部電源電圧を発生
し、内部電源電圧供給ノードＮＩに供給するＶＤＣ１６
と、外部電源電圧ノードＮＥと、外部電源電圧ノードＮ
Ｅと内部電源電圧供給ノードＮＩとの間に接続されたＰ
チャネルＭＯＳトランジスタ１７と、センス動作などに
おいて大電流を消費する場合のトリガとなる信号／ＳＯ
Ｐを遅延させる遅延部１３と、遅延部１３に接続された
インバータ１４と、信号／ＳＯＰとインバータ１４の出
力信号とを入力して信号／ＳＮＳＡＣＴをＰチャネルＭ
ＯＳトランジスタ１７のゲートに供給する２入力ＯＲ回
路１５とを備える。
形態１に係る内部電源電圧発生回路の構成を示す図であ
る。図１に示されるように、この回路は、内部回路（図
示していない。）に接続される内部電源電圧供給ノード
ＮＩと、外部電源電圧に基づいて内部電源電圧を発生
し、内部電源電圧供給ノードＮＩに供給するＶＤＣ１６
と、外部電源電圧ノードＮＥと、外部電源電圧ノードＮ
Ｅと内部電源電圧供給ノードＮＩとの間に接続されたＰ
チャネルＭＯＳトランジスタ１７と、センス動作などに
おいて大電流を消費する場合のトリガとなる信号／ＳＯ
Ｐを遅延させる遅延部１３と、遅延部１３に接続された
インバータ１４と、信号／ＳＯＰとインバータ１４の出
力信号とを入力して信号／ＳＮＳＡＣＴをＰチャネルＭ
ＯＳトランジスタ１７のゲートに供給する２入力ＯＲ回
路１５とを備える。
【００２０】ここで、遅延部１３は、遅延回路１０，１
１と、信号ＶＣＨ，／ＶＣＨによって開閉されるトラン
スミッションゲート１２Ａ，１２Ｂとを含む。
１と、信号ＶＣＨ，／ＶＣＨによって開閉されるトラン
スミッションゲート１２Ａ，１２Ｂとを含む。
【００２１】図２は、図１に示されるトランスミッショ
ンゲート１２Ａ，１２Ｂに供給される信号ＶＣＨ，／Ｖ
ＣＨを生成する外部電源電圧レベル判定回路９の構成を
示す回路図である。
ンゲート１２Ａ，１２Ｂに供給される信号ＶＣＨ，／Ｖ
ＣＨを生成する外部電源電圧レベル判定回路９の構成を
示す回路図である。
【００２２】図２に示されるように、この回路は、外部
電源電圧ノードＮＥと、接地ノード２と、ノードＮ１，
Ｎ２と、外部電源電圧ノードＮＥとノードＮ１との間に
接続された定電流源３と、ノードＮ１と接地ノード２と
の間に接続された抵抗素子４と、外部電源電圧ノードＮ
ＥとノードＮ２との間に接続された抵抗素子５と、ノー
ドＮ２と接地ノード２との間に接続された抵抗素子６
と、反転入力端子がノードＮ１に、非反転入力端子がノ
ードＮ２にそれぞれ接続された差動増幅器７と、差動増
幅器７の出力ノードに接続されたインバータ８とを含
む。
電源電圧ノードＮＥと、接地ノード２と、ノードＮ１，
Ｎ２と、外部電源電圧ノードＮＥとノードＮ１との間に
接続された定電流源３と、ノードＮ１と接地ノード２と
の間に接続された抵抗素子４と、外部電源電圧ノードＮ
ＥとノードＮ２との間に接続された抵抗素子５と、ノー
ドＮ２と接地ノード２との間に接続された抵抗素子６
と、反転入力端子がノードＮ１に、非反転入力端子がノ
ードＮ２にそれぞれ接続された差動増幅器７と、差動増
幅器７の出力ノードに接続されたインバータ８とを含
む。
【００２３】以下、本実施の形態に係る内部電源電圧発
生回路の動作を説明する。抵抗素子５，６を同じ抵抗値
にすると、ノードＮ２の電位ＶＲＥＦ２は外部電源電圧
Ｅｘｔ．Ｖｃｃ×（１／２）となる。したがって、たと
えばＥｘｔ．Ｖｃｃ＝３．６Ｖの場合１．８Ｖとなる。
ここで、定電流源３はノードＮ１の電位ＶＲＥＦ１を
１．６５（＝３．３／２）Ｖとするような定電流を抵抗
素子４へ流す。これにより、もしＥｘｔ．Ｖｃｃ≧３．
３Ｖであれば、ＶＲＥＦ２≧ＶＲＥＦ１となるため、差
動増幅器７から出力される信号ＶＣＨはＨレベルとな
る。
生回路の動作を説明する。抵抗素子５，６を同じ抵抗値
にすると、ノードＮ２の電位ＶＲＥＦ２は外部電源電圧
Ｅｘｔ．Ｖｃｃ×（１／２）となる。したがって、たと
えばＥｘｔ．Ｖｃｃ＝３．６Ｖの場合１．８Ｖとなる。
ここで、定電流源３はノードＮ１の電位ＶＲＥＦ１を
１．６５（＝３．３／２）Ｖとするような定電流を抵抗
素子４へ流す。これにより、もしＥｘｔ．Ｖｃｃ≧３．
３Ｖであれば、ＶＲＥＦ２≧ＶＲＥＦ１となるため、差
動増幅器７から出力される信号ＶＣＨはＨレベルとな
る。
【００２４】一方、Ｅｘｔ．Ｖｃｃ＜３．３Ｖであれば
信号ＶＣＨはＬレベルとなる。次に、遅延部１３の動作
を説明する。もし信号ＶＣＨがＨレベルであれば、トラ
ンスミッションゲート１２Ｂがオフしトランスミッショ
ンゲート１２Ａがオンするため、遅延部１３での信号の
遅延は遅延回路１１のみによることとなる。
信号ＶＣＨはＬレベルとなる。次に、遅延部１３の動作
を説明する。もし信号ＶＣＨがＨレベルであれば、トラ
ンスミッションゲート１２Ｂがオフしトランスミッショ
ンゲート１２Ａがオンするため、遅延部１３での信号の
遅延は遅延回路１１のみによることとなる。
【００２５】一方、信号ＶＣＨがＬレベルであれば、ト
ランスミッションゲート１２Ａがオフしトランスミッシ
ョンゲート１２Ｂがオンするため、遅延部１３での信号
の遅延は遅延回路１０，１１によることとなる。
ランスミッションゲート１２Ａがオフしトランスミッシ
ョンゲート１２Ｂがオンするため、遅延部１３での信号
の遅延は遅延回路１０，１１によることとなる。
【００２６】このように、外部電源電圧Ｅｘｔ．Ｖｃｃ
×（１／２）が電位ＶＲＥＦ１より大きい場合は２入力
ＯＲ回路１５からは幅の短いパルス状の活性化された信
号／ＳＮＳＡＣＴがＰチャネルＭＯＳトランジスタ１７
のゲートに供給され、外部電源電圧Ｅｘｔ．Ｖｃｃ×
（１／２）が電位ＶＲＥＦ１より小さい場合は２入力Ｏ
Ｒ回路１５からは幅の長いパルス状の活性化された信号
／ＳＮＳＡＣＴがＰチャネルＭＯＳトランジスタ１７の
ゲートに供給される。
×（１／２）が電位ＶＲＥＦ１より大きい場合は２入力
ＯＲ回路１５からは幅の短いパルス状の活性化された信
号／ＳＮＳＡＣＴがＰチャネルＭＯＳトランジスタ１７
のゲートに供給され、外部電源電圧Ｅｘｔ．Ｖｃｃ×
（１／２）が電位ＶＲＥＦ１より小さい場合は２入力Ｏ
Ｒ回路１５からは幅の長いパルス状の活性化された信号
／ＳＮＳＡＣＴがＰチャネルＭＯＳトランジスタ１７の
ゲートに供給される。
【００２７】したがって、外部電源電圧Ｅｘｔ．Ｖｃｃ
が高い場合にはＰチャネルＭＯＳトランジスタ１７から
内部電源電圧供給ノードＮＩに少ない量の電流が供給さ
れ、外部電源電圧Ｅｘｔ．Ｖｃｃが低い場合にはＰチャ
ネルＭＯＳトランジスタ１７から内部電源電圧供給ノー
ドＮＩに供給される電流が増大される。
が高い場合にはＰチャネルＭＯＳトランジスタ１７から
内部電源電圧供給ノードＮＩに少ない量の電流が供給さ
れ、外部電源電圧Ｅｘｔ．Ｖｃｃが低い場合にはＰチャ
ネルＭＯＳトランジスタ１７から内部電源電圧供給ノー
ドＮＩに供給される電流が増大される。
【００２８】以上より、本実施の形態１に係る内部電源
電圧発生回路によれば、従来より安定した内部電源電圧
を内部回路に供給することができる。
電圧発生回路によれば、従来より安定した内部電源電圧
を内部回路に供給することができる。
【００２９】［実施の形態２］図３は、本発明の実施の
形態２に係る内部電源電圧発生回路の構成を示す図であ
る。図３に示されるように、この回路は上記実施の形態
１に係る内部電源電圧発生回路と同様な構成を有する
が、遅延部１３の代わりに遅延回路１８が備えられ、ま
た、ソースが外部電源電圧ノードＮＥに接続されゲート
には２入力ＯＲ回路１５から出力された信号／ＳＮＳＡ
ＣＴが供給されるＰチャネルＭＯＳトランジスタ１９
と、外部電源電圧を基準電圧と比較するＥｘｔ．Ｖｃｃ
レベル判定回路９と、ソースがＰチャネルＭＯＳトラン
ジスタ１９のドレインに接続され、ドレインが内部電源
電圧供給ノードＮＩに接続され、ゲートがＥｘｔ．Ｖｃ
ｃレベル判定回路に接続されたＰチャネルＭＯＳトラン
ジスタ２０とをさらに備える点で相違する。
形態２に係る内部電源電圧発生回路の構成を示す図であ
る。図３に示されるように、この回路は上記実施の形態
１に係る内部電源電圧発生回路と同様な構成を有する
が、遅延部１３の代わりに遅延回路１８が備えられ、ま
た、ソースが外部電源電圧ノードＮＥに接続されゲート
には２入力ＯＲ回路１５から出力された信号／ＳＮＳＡ
ＣＴが供給されるＰチャネルＭＯＳトランジスタ１９
と、外部電源電圧を基準電圧と比較するＥｘｔ．Ｖｃｃ
レベル判定回路９と、ソースがＰチャネルＭＯＳトラン
ジスタ１９のドレインに接続され、ドレインが内部電源
電圧供給ノードＮＩに接続され、ゲートがＥｘｔ．Ｖｃ
ｃレベル判定回路に接続されたＰチャネルＭＯＳトラン
ジスタ２０とをさらに備える点で相違する。
【００３０】このような回路では、外部電源電圧がＥｘ
ｔ．Ｖｃｃレベル判定回路９で基準とされるある電圧レ
ベルより高い場合には、Ｅｘｔ．Ｖｃｃレベル判定回路
９からはＨレベルの信号ＶＣＨが出力されるため、Ｐチ
ャネルＭＯＳトランジスタ２０がオフし、内部電源電圧
供給ノードＮＩには１ショットパルスの信号／ＳＮＳＡ
ＣＴにより、ＰチャネルＭＯＳトランジスタ１７を介し
てのみ外部電源電圧ノードＮＥから電流が供給される。
ｔ．Ｖｃｃレベル判定回路９で基準とされるある電圧レ
ベルより高い場合には、Ｅｘｔ．Ｖｃｃレベル判定回路
９からはＨレベルの信号ＶＣＨが出力されるため、Ｐチ
ャネルＭＯＳトランジスタ２０がオフし、内部電源電圧
供給ノードＮＩには１ショットパルスの信号／ＳＮＳＡ
ＣＴにより、ＰチャネルＭＯＳトランジスタ１７を介し
てのみ外部電源電圧ノードＮＥから電流が供給される。
【００３１】一方、外部電源電圧がＥｘｔ．Ｖｃｃレベ
ル判定回路９で基準とされるある電圧レベルより低い場
合には、Ｅｘｔ．Ｖｃｃレベル判定回路９からはＬレベ
ルの信号ＶＣＨが出力される。これにより、Ｐチャネル
ＭＯＳトランジスタ２０がオンするため、ＰチャネルＭ
ＯＳトランジスタ１７の他にＰチャネルＭＯＳトランジ
スタ１９，２０を介しても外部電源電圧ノードＮＥから
内部電源電圧供給ノードＮＩに電流が供給される。
ル判定回路９で基準とされるある電圧レベルより低い場
合には、Ｅｘｔ．Ｖｃｃレベル判定回路９からはＬレベ
ルの信号ＶＣＨが出力される。これにより、Ｐチャネル
ＭＯＳトランジスタ２０がオンするため、ＰチャネルＭ
ＯＳトランジスタ１７の他にＰチャネルＭＯＳトランジ
スタ１９，２０を介しても外部電源電圧ノードＮＥから
内部電源電圧供給ノードＮＩに電流が供給される。
【００３２】以上より、本実施の形態２に係る内部電源
電圧発生回路によれば、外部電源電圧がある基準電圧よ
り低い場合には、内部電源電圧ノードＮＩへの電流供給
能力がより上げられるため、外部電源電圧レベルに対応
して安定した電流供給が可能となる。
電圧発生回路によれば、外部電源電圧がある基準電圧よ
り低い場合には、内部電源電圧ノードＮＩへの電流供給
能力がより上げられるため、外部電源電圧レベルに対応
して安定した電流供給が可能となる。
【００３３】［実施の形態３］図４は、本発明の実施の
形態３に係る内部電源電圧発生回路の構成を示す図であ
る。図４に示されるように、この回路は、図７に示され
た従来の内部電源電圧発生回路と同様な構成を有する
が、反転入力端子に電圧ＶＲＥＦＨが入力され非反転入
力端子に内部電源電圧Ｉｎｔ．Ｖｃｃが入力される差動
増幅器２１と、差動増幅器２１から出力された信号と２
入力ＯＲ回路１５から出力された信号／ＳＮＳＡＣＴと
を入力しＰチャネルＭＯＳトランジスタ１７のゲートに
出力信号を供給する２入力ＯＲ回路２２を備える点で相
違する。
形態３に係る内部電源電圧発生回路の構成を示す図であ
る。図４に示されるように、この回路は、図７に示され
た従来の内部電源電圧発生回路と同様な構成を有する
が、反転入力端子に電圧ＶＲＥＦＨが入力され非反転入
力端子に内部電源電圧Ｉｎｔ．Ｖｃｃが入力される差動
増幅器２１と、差動増幅器２１から出力された信号と２
入力ＯＲ回路１５から出力された信号／ＳＮＳＡＣＴと
を入力しＰチャネルＭＯＳトランジスタ１７のゲートに
出力信号を供給する２入力ＯＲ回路２２を備える点で相
違する。
【００３４】このような回路では、電圧ＶＲＥＦＨを内
部電源電圧より大きな値に設定すると、１ショットパル
スをなす信号／ＳＮＳＡＣＴは、内部電源電圧が電圧Ｖ
ＲＥＦＨより低い限りにおいてのみＰチャネルＭＯＳト
ランジスタ１７のゲートに供給されることとなる。
部電源電圧より大きな値に設定すると、１ショットパル
スをなす信号／ＳＮＳＡＣＴは、内部電源電圧が電圧Ｖ
ＲＥＦＨより低い限りにおいてのみＰチャネルＭＯＳト
ランジスタ１７のゲートに供給されることとなる。
【００３５】したがって、本実施の形態３に係る内部電
源電圧発生回路によれば、１ショットパルスによる電流
供給が短周期で繰返し行なわれる場合などの内部電源電
圧の上昇が起きる恐れを抑えることができ、内部電源電
圧供給ノードＮＩへの安定した電流供給が可能となる。
源電圧発生回路によれば、１ショットパルスによる電流
供給が短周期で繰返し行なわれる場合などの内部電源電
圧の上昇が起きる恐れを抑えることができ、内部電源電
圧供給ノードＮＩへの安定した電流供給が可能となる。
【００３６】［実施の形態４］図５は、本発明の実施の
形態４に係る内部電源電圧発生回路の構成を示す図であ
る。図５に示されるように、この回路は、上記図４に示
された回路と同様な構成を有するが、差動増幅器２３の
反転入力端子には電圧ＶＲＥＦが入力されるとともに、
反転増幅器２３の出力ノードとＰチャネルＭＯＳトラン
ジスタ２７のゲートとの間にはＣＭＯＳのトランスミッ
ションゲート２４が備えられ、ＰチャネルＭＯＳトラン
ジスタ２７のゲートと接地ノード２との間にＮチャネル
ＭＯＳトランジスタ２６が接続され、２入力ＯＲ回路１
５とＮチャネルＭＯＳトランジスタ２６のゲートとの間
にはインバータ２５が接続されるとともに、インバータ
２５の出力ノードとトランスミッションゲート２４に含
まれるＰチャネルＭＯＳトランジスタのゲートが接続さ
れる点で相違する。
形態４に係る内部電源電圧発生回路の構成を示す図であ
る。図５に示されるように、この回路は、上記図４に示
された回路と同様な構成を有するが、差動増幅器２３の
反転入力端子には電圧ＶＲＥＦが入力されるとともに、
反転増幅器２３の出力ノードとＰチャネルＭＯＳトラン
ジスタ２７のゲートとの間にはＣＭＯＳのトランスミッ
ションゲート２４が備えられ、ＰチャネルＭＯＳトラン
ジスタ２７のゲートと接地ノード２との間にＮチャネル
ＭＯＳトランジスタ２６が接続され、２入力ＯＲ回路１
５とＮチャネルＭＯＳトランジスタ２６のゲートとの間
にはインバータ２５が接続されるとともに、インバータ
２５の出力ノードとトランスミッションゲート２４に含
まれるＰチャネルＭＯＳトランジスタのゲートが接続さ
れる点で相違する。
【００３７】このような回路では、信号／ＳＮＳＡＣＴ
がＨレベルである期間はトランスミッションゲート２４
が開いた状態となり、差動増幅器２３から出力された信
号はＰチャネルＭＯＳトランジスタ２７のゲートに供給
されるため通常の内部電源降圧動作を行なう。
がＨレベルである期間はトランスミッションゲート２４
が開いた状態となり、差動増幅器２３から出力された信
号はＰチャネルＭＯＳトランジスタ２７のゲートに供給
されるため通常の内部電源降圧動作を行なう。
【００３８】一方、大電流消費のトリガとなる信号／Ｓ
ＯＰに基づく１ショットパルスをなす信号／ＳＮＳＡＣ
Ｔが、Ｌレベルとなる期間はトランスミッションゲート
２４は閉じ、差動増幅器２３の出力ノードは開放状態と
なる。また、インバータ２５から出力される信号はＨレ
ベルとなるためＰチャネルＭＯＳトランジスタ２５がオ
ンし、外部電源電圧ノードＮＥから内部電源電圧供給ノ
ードＮＩへ大きな電流が供給される。
ＯＰに基づく１ショットパルスをなす信号／ＳＮＳＡＣ
Ｔが、Ｌレベルとなる期間はトランスミッションゲート
２４は閉じ、差動増幅器２３の出力ノードは開放状態と
なる。また、インバータ２５から出力される信号はＨレ
ベルとなるためＰチャネルＭＯＳトランジスタ２５がオ
ンし、外部電源電圧ノードＮＥから内部電源電圧供給ノ
ードＮＩへ大きな電流が供給される。
【００３９】以上より、本実施の形態４に係る内部電源
電圧発生回路によれば、通常の内部電源降圧動作による
電流供給と、大電流消費の際の電流供給とが共に１つの
ＰチャネルＭＯＳトランジスタ２７を介して行なわれる
ため、チップのレイアウト面積の効率化を図ることがで
きる。
電圧発生回路によれば、通常の内部電源降圧動作による
電流供給と、大電流消費の際の電流供給とが共に１つの
ＰチャネルＭＯＳトランジスタ２７を介して行なわれる
ため、チップのレイアウト面積の効率化を図ることがで
きる。
【００４０】
【発明の効果】請求項１に係る内部電源電圧発生回路に
よれば、外部電源電圧の大きさに応じて内部電源電圧の
供給ノードに電流を供給することができる。
よれば、外部電源電圧の大きさに応じて内部電源電圧の
供給ノードに電流を供給することができる。
【００４１】請求項２および３に係る内部電源電圧発生
回路によれば、内部電源電圧供給ノードに電流を供給す
る時間を外部電源電圧の大きさに応じて調節することに
よって、安定した電流の供給を実現することができる。
回路によれば、内部電源電圧供給ノードに電流を供給す
る時間を外部電源電圧の大きさに応じて調節することに
よって、安定した電流の供給を実現することができる。
【００４２】請求項４および５に係る内部電源電圧発生
回路によれば、電圧レベル判定手段における比較結果に
応じた大きさの電流を内部電源電圧供給ノードに供給す
ることができる。
回路によれば、電圧レベル判定手段における比較結果に
応じた大きさの電流を内部電源電圧供給ノードに供給す
ることができる。
【００４３】請求項６および７に係る内部電源電圧発生
回路によれば、内部電源電圧を所定の基準値より上昇し
ないよう安定して発生させることができる。
回路によれば、内部電源電圧を所定の基準値より上昇し
ないよう安定して発生させることができる。
【００４４】請求項８に係る内部電源電圧発生回路によ
れば、内部電源降圧動作と大電流消費の際の電流供給動
作とにおいて、ＰチャネルＭＯＳトランジスタを共有し
レイアウト面積の削減を図ることができる。
れば、内部電源降圧動作と大電流消費の際の電流供給動
作とにおいて、ＰチャネルＭＯＳトランジスタを共有し
レイアウト面積の削減を図ることができる。
【図１】 本発明の実施の形態１に係る内部電源電圧発
生回路の構成を示す図である。
生回路の構成を示す図である。
【図２】 図１に示される信号ＶＣＨ，／ＶＣＨを発生
させる回路の構成を示す回路図である。
させる回路の構成を示す回路図である。
【図３】 本発明の実施の形態２に係る内部電源電圧発
生回路の構成を示す図である。
生回路の構成を示す図である。
【図４】 本発明の実施の形態３に係る内部電源電圧発
生回路の構成を示す図である。
生回路の構成を示す図である。
【図５】 本発明の実施の形態４に係る内部電源電圧発
生回路の構成を示す図である。
生回路の構成を示す図である。
【図６】 従来の技術における課題を説明するためのグ
ラフである。
ラフである。
【図７】 従来の内部電源電圧発生回路の構成を示す図
である。
である。
９ 外部電源電圧レベル判定回路、１０，１１ 遅延回
路、１２Ａ，１２Ｂ，２４ トランスミッションゲー
ト、１３ 遅延部、１４，２５ インバータ、１５ ２
入力ＯＲ回路、１６ 内部電源降圧回路（ＶＤＣ）、１
７，１９，２０，２７ ＰチャネルＭＯＳトランジス
タ、２１，２３ 差動増幅器、２２ ２入力ＯＲ回路、
２６ ＮチャネルＭＯＳトランジスタ、ＮＩ 内部電源
電圧供給ノード、ＮＥ 外部電源電圧ノード。
路、１２Ａ，１２Ｂ，２４ トランスミッションゲー
ト、１３ 遅延部、１４，２５ インバータ、１５ ２
入力ＯＲ回路、１６ 内部電源降圧回路（ＶＤＣ）、１
７，１９，２０，２７ ＰチャネルＭＯＳトランジス
タ、２１，２３ 差動増幅器、２２ ２入力ＯＲ回路、
２６ ＮチャネルＭＯＳトランジスタ、ＮＩ 内部電源
電圧供給ノード、ＮＥ 外部電源電圧ノード。
Claims (8)
- 【請求項１】 内部回路に接続された内部電源電圧供給
ノードと、 外部電源電圧に基づいて内部電源電圧を生成し、前記内
部電源電圧供給ノードに供給する電圧変換手段と、 前記外部電源電圧の大きさに応じて、前記内部電源電圧
供給ノードの電位を保持するための電流を供給する電流
供給手段とを備えた内部電源電圧発生回路。 - 【請求項２】 前記電流供給手段は、 外部電源電圧ノードと、 前記外部電源電圧ノードと前記内部電源電圧供給ノード
との間に接続されたトランジスタと、 前記内部回路で消費される電流が大きくなるとき、前記
トランジスタを前記外部電源電圧の大きさに応じた期
間、導通状態にするトランジスタ制御手段とを含む、請
求項１に記載の内部電源電圧発生回路。 - 【請求項３】 前記トランジスタ制御手段は、前記外部
電源電圧を基準電圧と比較する電圧レベル判定手段を含
み、 前記トランジスタはＰチャネルＭＯＳトランジスタであ
る、請求項２に記載の内部電源電圧発生回路。 - 【請求項４】 内部回路に接続された内部電源電圧供給
ノードと、 外部電源電圧に基づいて内部電源電圧を生成し、前記内
部電源電圧供給ノードに供給する電圧変換手段と、 前記外部電源電圧の大きさを基準電圧と比較する電圧レ
ベル判定手段と、 前記電圧レベル判定手段における比較結果に応じた大き
さの電流を前記内部電源電圧供給ノードに供給する電流
供給手段とを備えた内部電源電圧発生回路。 - 【請求項５】 前記電流供給手段はトランジスタを含
み、 前記電圧レベル判定手段の前記比較結果によって前記ト
ランジスタのサイズが変化される、請求項４に記載の内
部電源電圧発生回路。 - 【請求項６】 内部回路に接続された内部電源電圧供給
ノードと、 外部電源電圧に基づいて内部電源電圧を生成し、前記内
部電源電圧供給ノードに供給する電圧変換手段と、 前記内部回路で消費される電流が大きくなったとき、前
記内部電源電圧の大きさが所定の基準値以下の場合にだ
け前記内部電源電圧供給ノードに電流を供給する電流供
給手段とを備えた内部電源電圧発生回路。 - 【請求項７】 前記電流供給手段は、前記内部電源電圧
の大きさと基準電圧の大きさとを比較する比較手段を含
む、請求項６に記載の内部電源電圧発生回路。 - 【請求項８】 内部回路に接続された内部電源電圧供給
ノードと、 外部電源電圧ノードと、 前記外部電源電圧ノードと前記内部電源電圧供給ノード
との間に接続されたＰチャネルＭＯＳトランジスタと、 反転入力端子に参照電圧が供給され、非反転入力端子が
前記内部電源電圧供給ノードに接続された比較手段と、 前記比較手段と前記ＰチャネルＭＯＳトランジスタのゲ
ートとの間に接続され、前記内部回路の通常動作時には
前記比較手段の出力ノードと前記ＰチャネルＭＯＳトラ
ンジスタのゲートとを接続するとともに、前記内部回路
で消費される電流が大きくなったときは前記比較手段の
出力ノードと前記ＰチャネルＭＯＳトランジスタの接続
を切るとともに前記ＰチャネルＭＯＳトランジスタのゲ
ートに接地電圧を供給する切換手段とを備えた内部電源
電圧発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9237953A JPH1186542A (ja) | 1997-09-03 | 1997-09-03 | 内部電源電圧発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9237953A JPH1186542A (ja) | 1997-09-03 | 1997-09-03 | 内部電源電圧発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1186542A true JPH1186542A (ja) | 1999-03-30 |
Family
ID=17022922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9237953A Pending JPH1186542A (ja) | 1997-09-03 | 1997-09-03 | 内部電源電圧発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1186542A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6768370B2 (en) | 2001-10-31 | 2004-07-27 | Nec Electronics Corporation | Internal voltage step-down circuit |
| WO2010134228A1 (ja) * | 2009-05-19 | 2010-11-25 | パナソニック株式会社 | 電源発生回路及び集積回路 |
| WO2014156711A1 (ja) * | 2013-03-27 | 2014-10-02 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
-
1997
- 1997-09-03 JP JP9237953A patent/JPH1186542A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6768370B2 (en) | 2001-10-31 | 2004-07-27 | Nec Electronics Corporation | Internal voltage step-down circuit |
| WO2010134228A1 (ja) * | 2009-05-19 | 2010-11-25 | パナソニック株式会社 | 電源発生回路及び集積回路 |
| US8981734B2 (en) | 2009-05-19 | 2015-03-17 | Panasonic Corporation | Power source generation circuit and integrated circuit |
| US9882399B2 (en) | 2009-05-19 | 2018-01-30 | Panasonic Corporation | Power source generation circuit and integrated circuit |
| WO2014156711A1 (ja) * | 2013-03-27 | 2014-10-02 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
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