KR20100088923A

KR20100088923A - 오피 앰프 회로

Info

Publication number: KR20100088923A
Application number: KR1020090008068A
Authority: KR
Inventors: 노유종
Original assignee: 주식회사 하이닉스반도체
Priority date: 2009-02-02
Filing date: 2009-02-02
Publication date: 2010-08-11
Also published as: US20100194477A1; US8054132B2

Abstract

본 발명은 인에이블 신호에 따라 동작전압을 생성하는 인에이블 회로부; 상기 동작 전압에 따라 반전 단자와 비반전 단자에서 입력되는 전압의 차이를 증폭하여 제 1 드라이빙 전압으로 출력하는 제 1 회로부; 상기 제 1 드라이빙 전압레벨에 따라 입력전압을 제 2 드라이빙 전압으로 출력하는 제 2 회로부; 및 상기 제 1 및 제 2 드라이빙 전압에 의해 생성되는 저항에 따라 입력전압을 분배하고, 분배된 전압을 출력단을 통해 출력하는 제 3 회로부를 포함하는 오피 앰프 회로를 제공한다.

전압 증폭, 고전압, 오피 앰프

Description

오피 앰프 회로{OP amp circuit}

본 발명은 오피 앰프 회로에 관한 것으로, 특히 전압을 고전압으로 증폭하여 안정되게 제공하는 오피 앰프 회로에 관한 것이다.

불휘발성 메모리 소자는 데이터의 기록 및 삭제가 자유로운 램(RAM; Random Access Memory)의 장점과 전원의 공급 없이도 저장된 데이터를 보존하는 롬(ROM; Read Only Memory)의 장점을 동시에 지니고 있어 최근 디지털 카메라, PDA(Personal Digital Assistant), MP3 플레이어 등 휴대용 전자기기의 저장매체로 널리 채택되고 있다.

불휘발성 메모리 소자는 메모리 셀 어레이, 행 디코더, 페이지 버퍼를 포함한다. 상기 메모리 셀 어레이는 행들을 따라 신정된 복수개의 워드 라인들과 열들을 따라 신장된 복수개의 비트 라인들과 상기 비트라인들에 각각 대응되는 복수개의 셀 스트링들로 이루어진다.

메모리 셀들은 프로그램 상태에 따라서 문턱전압이 달라진다. 각각의 메모리 셀의 문턱전압은 저장하고자 하는 데이터의 상태에 따라서 동일한 문턱전압을 갖도록 하는 것이 가장 이상적이다. 그러나 실제 메모리 셀들의 프로그램을 진행하면, 메모리 셀의 소자적인 특성, 커플링 영향 등의 다양한 외부 환경에 의해 각각의 영역에서 확률적인 분포를 이루고 있다.

불휘발성 메모리 소자는 하나의 비트 정보를 저장할 수 있는 싱글 레벨 셀(Single Level Cell)과, 두개 이상의 비트 정보를 저장할 수 있는 멀티 레벨 셀(Multi Level Cell)을 포함한다.

싱글 레벨 셀이나, 두 비트 정보를 저장할 수 있는 멀티 레벨 셀의 문턱전압분포는 대략 4.5V 이내에 모두 존재한다. 따라서 검증전압을 생성하는 레귤레이터(Regulator)의 출력 드라이버로 PMOS 트랜지스터 소자로 구성된 증폭 회로를 이용하였다. PMOS 트랜지스터의 경우 브레이크다운(Breakdown) 전압은 5V 정도이다.

하지만 3비트, 4비트 등으로 메모리 소자에 저장할 수 있는 비트 데이터의 개수가 늘어날수록 메모리 셀의 문턱전압 분포는 점점 올라가고 이런 높은 전압을 받아서 독출, 검증 등을 하기 위한 전압을 생성할 때는 일반적인 PMOS 트랜지스터 소자로 구성되는 전압 증폭회로는 사용할 수가 없게 된다.

따라서 본 발명이 이루고자 하는 기술적 과제는 전압을 고전압으로 증폭하여 안정되게 공급할 수 있는 오피 앰프 회로를 제공하는데 있다.

본 발명의 특징에 따른 오피 앰프 회로는,

인에이블 신호에 따라 동작전압을 생성하는 인에이블 회로부; 상기 동작 전압에 따라 반전 단자와 비반전 단자에서 입력되는 전압의 차이를 증폭하여 제 1 드라이빙 전압으로 출력하는 제 1 회로부; 상기 제 1 드라이빙 전압레벨에 따라 입력전압을 제 2 드라이빙 전압으로 출력하는 제 2 회로부; 및 상기 제 1 및 제 2 드라이빙 전압에 의해 생성되는 저항에 따라 입력전압을 분배하고, 분배된 전압을 출력단을 통해 출력하는 제 3 회로부를 포함한다.

상기 제 2 회로부는, 입력전압과 제 2 드라이빙 전압이 출력되는 제 1 노드 사이에 연결되는 다수의 폴리저항들과, 상기 제 1 드라이빙 전압에 의해 상기 제 1 노드를 접지노드로 연결하는 제 1 트랜지스터를 포함한다.

상기 제 2 드라이빙 전압은 상기 폴리저항들과, 상기 트랜지스터들의 저항값에 의해 상기 입력전압이 분배된 전압 레벨인 것을 특징으로 한다.

상기 입력전압이 입력되는 입력단과, 출력단 사이에 연결되어 상기 제 2 드라이빙 전압에 의해 구동되는 제 2 트랜지스터와; 상기 출력단과 접지노드의 사이에 연결되어 상기 제 1 드라이빙 전압에 의해 구동되는 제 3 트랜지스터를 포함한 다.

상기 제 2 및 제 3 트랜지스터는 N 타입 트랜지스터인 것을 특징으로 한다.

상기 출력단으로 출력되는 전압은, 상기 제 2 드라이빙 전압에 의해 턴온 되는 정도가 달라지는 제 2 트랜지스터의 저항값과, 상기 제 1 드라이빙 전압에 의해 턴온 되는 정도가 달라지는 제 3 트랜지스터의 저항값에 의해 분배되는 전압인 것을 특징으로 한다.

이상에서 설명한 바와 같이, 본 발명에 따른 오피 앰프 회로는 브레이크다운 전압이 높은 트랜지스터와 전류량을 제어하는 저항을 이용함으로써 고전압을 증폭하여 안정되게 공급할 수 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.

도 1a는 전압 증폭 회로를 나타낸다.

도 1a의 전압 증폭 회로(100)는 불휘발성 메모리 소자의 데이터 독출전압(VREAD)을 출력하기 위한 회로이다.

도 1a를 참조하면, 전압 증폭 회로(100)는 기준 전압 생성부(110)와 전압 증 폭부(120)를 포함한다.

기준 전압 생성부(110)는 입력되는 제 1 기준전압(VREF)을 온도변화에 따라서 변경시켜 제 2 기준전압(TEMP_REF)으로 출력한다. 전압 증폭부(120)는 제 2 기준전압(TEMP_REF)과 독출 기준전압(REFTOREAD)을 비교하여 독출전압(VREAD)으로 증폭 출력한다.

제 1 기준전압(VREF)은 불휘발성 메모리 소자의 백업전압(VBG)을 이용하여 기준전압을 발생하는 기준전압 발생회로에서 제공된다.

기준 전압 생성부(110)는 제 1 NMOS 트랜지스터(N1)와 제 3 저항(R3)을 포함하고, 전압 증폭부(120)는 제 1 및 제 2 저항(R1, R2)과 OP 앰프(130)를 포함한다.

제 1 NMOS 트랜지스터(N1)는 전원전압과 노드(a1)의 사이에 연결되고, 제 1 NMOS 트랜지스터(N1)의 게이트에는 제 1 기준전압(VREF)이 입력한다. 제 3 저항(R3)은 노드(a1)와 접지노드 사이에 연결된다.

노드(a1)의 전압 레벨은 제 1 NMOS 트랜지스터(N1)가 온도에 따라 다른 저항 레벨을 갖기 때문에 온도에 따라 변경되는 제 2 기준전압(TEMP_VREF)이 된다.

제 1 저항(R1)은 노드(a1)와 노드(a2) 사이에 연결되고, 노드(a2)는 OP 앰프(130)의 반전 단자(-)에 연결된다. OP 앰프(130)의 비반전 단자(+)에는 독출 기준전압(REFTOREAD)이 입력된다.

제 2 저항(R2)은 노드(a2)와 노드(a3)의 사이에 연결된다. 노드(a3)는 OP 앰프(130)의 출력단에 연결된다. 그리고 노드(a3)에서 출력되는 전압이 독출전압(VREAD)이 된다.

OP 앰프(130)는 제 1 및 제 2 저항(R1, R2)에 따라서 독출 기준전압(REFTOREAD)을 증폭하여 독출전압(VREAD)로서 출력한다.

상기 OP 앰프(130)는 다음과 같은 회로로 구성된다.

도 1b는 도1a의 OP 앰프의 회로도이다.

도 1b를 참조하면, OP 앰프(130)는 제 1 내지 제 3 회로부(131 내지 132)로 구성된다. 제 1 회로부(131)는 OP 앰프(130)의 동작을 인에이블 시키고, 제 2 회로부(132)는 반전(-) 및 비반전(+) 단자에서 입력되는 전압의 차이에 따른 드라이빙 전압(SECST)을 출력하고, 제 3 회로부(133)는 드라이빙 전압에 따라 독출전압(VREAD)을 안정되게 출력하는 출력 드라이버이다.

제 1 회로부(131)는 제 1 PMOS 트랜지스터(P1)와, 제 2 및 제 3 NMOS 트랜지스터(N2, N3)를 포함하고, 제 2 회로부(132)는 제 2 내지 제 4 PMOS 트랜지스터(P2 내지 P4)와 제 4 및 제 5 NMOS 트랜지스터(N4, N5)를 포함한다.

제 3 회로부(133)는 제 5 PMOS 트랜지스터(P5)와 제 6 NMOS 트랜지스터(N6)및 제 1 커패시터(C1)를 포함한다.

제 1 PMOS 트랜지스터(P1)와 제 2 및 제 3 NMOS 트랜지스터(N2, N3)는 전원전압(VDD)과 접지노드 사이에 직렬로 연결된다.

제 1 PMOS 트랜지스터(P1)의 게이트를 통해서 출력되는 제 1 전압(PBIAS)가 제 2 ㅎ회로부(132)로 입력되어 안정적으로 전압이 입력되게 한다. 제 2 NMOS 트랜지스터(N2)의 게이트에는 인에이블 신호(ENABLE)가 입력되며, 제 3 NMOS 트랜지스터(N3)의 게이트에는 전압(VBG)이 인가된다.

제 2 PMOS 트랜지스터(P2)는 제 2 전압(XHV) 입력단과 노드(K1)의 사이에 연결되고, 제 2 PMOS 트랜지스터(P2)의 게이트에는 제 1 전압(PBIAS)이 입력된다. 제 2 전압(XHV)은 출력하기 위한 독출전압 레벨 중 가장 큰 전압 레벨이 입력된다. 싱글 레벨 셀 또는 2비트의 정보를 저장할 수 있는 멀티 레벨 셀을 사용하는 불휘발성 메모리 소자에서는 4.5V 정도가 공급된다. 앞서 언급한 바와 같이 제 1 회로부(131)로부터 생성되는 제 1 전압(PBIAS)에 의해서 제 2 PMOS 트랜지스터(P2)가 안정적으로 턴온된다.

제 3 PMOS 트랜지스터(P3)는 노드(K1)와 노드(K2)가 연결되고, 제 4 PMOS 트랜지스터(P4)는 노드(K1)와 노드(K3)의 사이에 연결된다. 제 3 PMOS 트랜지스터(P3)의 게이트는 OP 앰프(130)의 반전 단자(-)와 연결되고, 제 4 PMOS 트랜지스터(P4)의 게이트는 비반전 단자(+)에 연결된다.

제 4 NMOS 트랜지스터(N4)는 노드(K2)와 접지노드 사이에 연결되고, 제 5 NMOS 트랜지스터(N5)는 노드(K3)와 접지노드 사이에 연결된다. 제 4 NMOS 트랜지스터(N4)의 게이트와 제 5 NMOS 트랜지스터(N5)의 게이트는 노드(K2)에 공통 연결된다.

제 5 PMOS 트랜지스터(P5)는 제 2 전압(XHV) 입력 노드와 노드(K4)에 연결되고, 제 5 PMOS 트랜지스터(P5)의 게이트에는 제 1 전압(PBIAS)이 입력된다.

제 6 NMOS 트랜지스터(N6)는 노드(K4)와 접지노드 사이에 연결되고, 제 6 NMOS 트랜지스터(N6)의 게이트는 노드(K3)에 연결된다. 그리고 제 1 커패시터(C1)는 노드(K4)와 노드(K3)의 사이에 연결된다.

상기의 OP 앰프(130)의 제 3 회로부(133)는 PMOS로 구성되는 출력 드라이버로서 4.5V 이하의 낮은 레벨에만 적용될 수 있다.

따라서 3비트 정보 이상을 저장할 수 있는 멀티 레벨 셀들을 포함하는 불휘발성 메모리 소자에서 독출전압의 레벨은 4.5V 보다는 더 높아지게 된다. 따라서 다음의 실시 예와 같은 OP 앰프 회로를 이용하여 전압 증폭 회로를 구성한다.

도 2는 본 발명의 실시 예에 따른 OP 앰프의 회로도를 나타낸다.

도 2를 참조하면, 본 발명의 실시 예에 따른 OP 앰프(200)는 제 1 내지 제 4 회로부(210 내지 240)를 포함한다.

제 1 회로부(210)는 OP 앰프(200)의 동작을 인에이블 시키고, 제 2 회로부(220)는 반전(-) 및 비반전(+) 단자에서 입력되는 전압의 차이에 따라 증폭되는 제 1 드라이빙 전압(SECSTG)을 출력하고, 제 3 회로부(230)는 출력 전압이 높아짐에 따라 문제가 되는 전류량이 커지는 것을 막기 위한 전류이득을 보완하여 제 2 드라이빙 전압(DRVSTG)을 출력하는 역할을 한다.

그리고 제 4 회로부(240)는 제 3 회로부(230)에서 제공하는 제 1 및 제 2 드라이빙 전압에 따라 독출전압(VREAD)을 출력한다.

제 1 회로부(210)는 제 1 PMOS 트랜지스터(PM1)와 제 1 및 제 2 NMOS 트랜지스터(NM1, NM2)를 포함하고, 제 2 회로부(220)는 제 2 내지 제 4 PMOS 트랜지스터(PM2 내지 PM4)와 제 2 및 제 4 NMOS 트랜지스터(NM2, NM3)를 포함한다.

제 3 회로부(230)는 제 1 내지 제 3 폴리(Poly) 저항(PR1 내지 PR3)과 제 4 NMOS 트랜지스터(NM4)를 포함하고, 제 4 회로부(240)는 제 5 및 제 6 NMOS 트랜지 스터(NM5, NM6)를 포함한다.

제 1 PMOS 트랜지스터(PM1)와 제 1 및 제 2 NMOS 트랜지스터(NM1, NM2)는 전원전압(VDD)과 접지노드 사이에 직렬로 연결된다. 인에이블 신호(ENABLE)가 입력되어 제 1 회로부(210)가 동작하면 제 1 PMOS 트랜지스터(PM1)의 게이트에 제 1 전압(PBIAS)이 잡힌다. 제 1 전압(PBIAS)에 따라서 제 2 PMOS 트랜지스터(PM2)를 안정적으로 턴온 될 수 있다.

제 1 NMOS 트랜지스터(NM1)의 게이트에는 인에이블 신호(ENABLE)가 입력되고, 제 2 NMOS 트랜지스터(NM2)의 게이트에는 전압(VBG)이 인가된다.

제 2 PMOS 트랜지스터(PM2)는 고전압(XHV) 입력단과 노드(D1)의 사이에 연결되고, 제 2 PMOS 트랜지스터(PM2)의 게이트에는 제 1 전압(PBIAS)이 인가된다.

제 3 PMOS 트랜지스터(PM3)는 노드(D1)와 노드(D2) 사이에 연결되고, 제 4 PMOS 트랜지스터(PM4)는 노드(D1)와 노드(D3) 사이에 연결된다. 제 3 PMOS 트랜지스터(PM3)의 게이트는 반전단자(-)에 연결되고, 제 4 PMOS 트랜지스터(PM4)의 게이트는 비반전 단자(+)에 연결된다.

제 2 NMOS 트랜지스터(NM2)는 노드(D2)와 접지노드 사이에 연결되고, 제 3 NMOS 트랜지스터(NM3)는 노드(D3)와 접지노드 사이에 연결된다. 그리고 제 2 및 제 4 NMOS 트랜지스터(NM2, NM3)의 게이트는 노드(D2)에 공통 연결된다.

노드(D3)에서 제 1 드라이빙 전압(SECSTG)이 출력된다.

제 1 내지 제 3 폴리 저항(PR1 내지 PR3)은 고전압(XHV) 입력단과 노드(D4)에 직렬로 연결되고, 제 4 NMOS 트랜지스터(NM4)는 노드(D4)와 접지노드의 사이에 연결된다. 제 4 NMOS 트랜지스터(NM4)의 게이트에 제 1 드라이빙 전압(SECSTG)이 입력된다. 노드(D4)에서 제 2 드라이빙 전압(DRVSTG)이 인가된다.

제 5 NMOS 트랜지스터(NM5)는 고전압(XHV) 입력단과 노드(D5)에 연결되고, 제 6 NMOS 트랜지스터(NM6)는 노드(D5)와 접지노드 사이에 연결된다. 제 5 NMOS 트랜지스터(NM5)의 게이트에는 제 2 드라이빙 전압(DRVSTG)이 입력되고, 제 6 NMOS 트랜지스터(NM6)의 게이트에는 제 1 드라이빙 전압(SECSTG)이 입력된다.

고전압(XHV)은 8V 이상의 전압이다. 그리고 제 1 내지 제 3 폴리저항(PR1 내지 PR3)은 제 5 NMOS 트랜지스터(NM5)를 턴 온 시키기 위한 제 2 드라이빙 전압(DRVSTG)을 생성할 때, 전류량이 크게 증가하는 것을 방지하기 위한 저항으로, 일반 저항을 사용하는데 비해 사이즈(size)가 커지는 문제를 해결할 수 있다.

상기 OP 앰프(200)의 동작은 다음과 같다.

인에이블 신호에 따라서 동작이 시작되면, 제 1 전압(PBIAS)이 제 2 PMOS 트랜지스터(PM2)를 턴 온 시킨다. 그리고 제 2 회로부(220)는 반전단자(-)와 비반전 단자(+)에 입력되는 전압의 차이를 증폭하여 제 1 드라이빙 전압(SECSTG)을 출력한다. 이때 제 2 회로부(220)는 외부 전압의 노이즈(noise)에 둔감하고 작은 전압 스텝에도 안정되게 생성되어야 하므로 PMOS 를 이용한 차동 증폭회로로 구성되었다.

제 3 회로부(230)는 공통 소오스(common source) 형식으로 구성되고, 제 4 회로부(240)는 공통 드레인(common drain 또는 source follower)로 구성되어 안정적인 전압을 출력할 수 있게 한다. 제 5 NMOS 트랜지스터(NM5)는 고전압에 대해서 안정적이므로 본 발명의 실시 예에서는 8V 이상의 고전압(XHV)이 입력되고, 노 드(D5)를 통해서 독출전압이 출력된다.

이때 제 1 드라이빙 전압(SECSTG)에 따라서 제 4 NMOS 트랜지스터(NM4)가 턴온 되는 정도가 달라지므로 제 2 드라이빙 전압(DRVSTG)레벨이 변경된다. 그리고 제 2 드라이빙 전압(DRVSTG)에 의해서 제 5 NMOS 트랜지스터(NM5)가 턴온 되는 정도가 다르게 된다. 따라서 고전압(XHV)는 제 1 드라잉 전압(SECSTG)에 의해 제어된다고 할 수 있으며, 제 1 드라이빙 전압(SECSTG)은 반전단자(-)와 비반전 단자(+)에 입력되는 전압차이에 따라 다르게 되는 것으로 OP 앰프의 역할이 수행된다.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

도 1a는 전압 증폭 회로를 나타낸다.

도 1b는 도1a의 OP 앰프의 회로도이다.

*도면의 주요 부분의 간단한 설명*

200 : OP 앰프

210 ~ 240 : 제 1 내지 제 4 회로부

Claims

인에이블 신호에 따라 동작전압을 생성하는 인에이블 회로부;

상기 동작 전압에 따라 반전 단자와 비반전 단자에서 입력되는 전압의 차이를 증폭하여 제 1 드라이빙 전압으로 출력하는 제 1 회로부;

상기 제 1 드라이빙 전압레벨에 따라 입력전압을 제 2 드라이빙 전압으로 출력하는 제 2 회로부; 및

상기 제 1 및 제 2 드라이빙 전압에 의해 생성되는 저항에 따라 입력전압을 분배하고, 분배된 전압을 출력단을 통해 출력하는 제 3 회로부를 포함하는 오피 앰프 회로.
제 1항에 있어서,

상기 제 2 회로부는,

입력전압과 제 2 드라이빙 전압이 출력되는 제 1 노드 사이에 연결되는 다수의 폴리저항들과,

상기 제 1 드라이빙 전압에 의해 상기 제 1 노드를 접지노드로 연결하는 제 1 트랜지스터를 포함하는 오피 앰프 회로.
제 2항에 있어서,

상기 제 2 드라이빙 전압은 상기 폴리저항들과, 상기 트랜지스터들의 저항값 에 의해 상기 입력전압이 분배된 전압 레벨인 것을 특징으로 하는 오피 앰프 회로.
제 3항에 있어서,

상기 입력전압이 입력되는 입력단과, 출력단 사이에 연결되어 상기 제 2 드라이빙 전압에 의해 구동되는 제 2 트랜지스터와;

상기 출력단과 접지노드의 사이에 연결되어 상기 제 1 드라이빙 전압에 의해 구동되는 제 3 트랜지스터를 포함하는 오피 앰프 회로.
제 4항에 있어서,

상기 제 2 및 제 3 트랜지스터는 N 타입 트랜지스터인 것을 특징으로 하는 오피 앰프 회로.
제 5항에 있어서,

상기 출력단으로 출력되는 전압은,

상기 제 2 드라이빙 전압에 의해 턴온 되는 정도가 달라지는 제 2 트랜지스터의 저항값과, 상기 제 1 드라이빙 전압에 의해 턴온 되는 정도가 달라지는 제 3 트랜지스터의 저항값에 의해 분배되는 전압인 것을 특징으로 하는 오피 앰프 회로.