KR20100089365A - 내부 전압 발생 회로를 구비하는 반도체 장치 - Google Patents

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KR20100089365A
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조용호
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이태윤
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삼성전자주식회사
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Abstract

본 발명은 내부전압 발생회로를 구비하는 반도체 메모리 장치를 공개한다. 이 장치는 기준 전압과 입력 전압의 차이에 응답하여 비교 전압을 출력하는 비교 전압 발생부, 상기 비교 전압에 응답하여 외부로부터 입력되는 외부 전원 전압을 조절하여 내부 전압을 출력하는 내부 전압 구동부, 및 상기 내부 전압이 출력되는 출력 노드와 접지 전압 사이에 직렬로 연결된 제1 저항부 및 온도에 따라 저항의 크기가 가변되는 제2 저항부를 구비하여 온도에 따라 가변되는 상기 입력 전압을 출력하는 입력 전압 발생부를 구비하는 내부전압 발생회로를 구비하는 것을 특징으로 한다.

Description

내부 전압 발생 회로를 구비하는 반도체 장치{Semiconductor memory device comprising internal voltage generator}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 온도에 따라 발생되는 내부 전압의 크기를 가변시킬 수 있는 내부 전압 발생 회로를 구비하는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치와 같은 반도체 장치는 저전력 동작과 안정적인 동작을 위하여 반도체 장치의 외부로부터 인가되는 외부 전압으로부터 내부 전압을 발생하는 내부 전압 발생 회로를 구비한다.
내부 전압 발생 회로로부터 발생된 내부 전압은 반도체 장치의 내부 회로의 전원 전압으로 사용된다. 즉, 반도체 메모리 장치의 경우, 상기 내부 전압은 메모리 셀 어레이로 공급될 수도 있고, 워드 라인 구동 회로나 제어 신호의 타이밍(예를 들면, 워드 라인 인에이블 신호가 활성화된 후 된 후 센스 증폭기 인에이블 신호가 활성화되기까지 필요한 지연 시간)을 조절하기 위한 지연회로의 전원 전압으로 사용된다.
본 발명의 목적은 온도에 따라 가변되는 내부 전압을 발생하는 내부 전압 발생 회로를 구비하는 반도체 메모리 장치를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 내부전압 발생회로를 구비하는 반도체 메모리 장치는 기준 전압과 입력 전압의 차이에 응답하여 비교 전압을 출력하는 비교 전압 발생부, 상기 비교 전압에 응답하여 외부로부터 입력되는 외부 전원 전압을 조절하여 내부 전압을 출력하는 내부 전압 구동부, 및 상기 내부 전압이 출력되는 출력 노드와 접지 전압 사이에 직렬로 연결된 제1 저항부 및 온도에 따라 저항의 크기가 가변되는 제2 저항부를 구비하여 온도에 따라 가변되는 상기 입력 전압을 출력하는 입력 전압 발생부를 구비하는 내부전압 발생회로를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치는 복수개의 워드 라인들 및 복수개의 비트 라인들 각각의 사이에 연결된 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이, 센스 인에이블 신호에 응답하여 상기 복수개의 비트 라인들 중 해당하는 비트 라인의 신호를 감지하고 증폭하는 센스 증폭기, 및 상기 내부 전압이 인가되고, 외부로부터 입력되는 명령어에 응답하여 상기 복수개의 워드 라인들 중 해당하는 워드 라인을 구동하고, 상기 센스 인에이블 신호를 출력하는 제어부를 추가적으로 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1형태의 상기 제2 저항부는 접지 전압과 연결되는 게이트를 구비하고 문턱전압이 큰 PMOS 트랜지스터를 구비하여 온도가 하강하면 저항의 크기가 커지는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1 형태의 상기 제1 저항부는 상기 출력 노드와 상기 입력전압이 출력되는 중간 노드 사이에 연결되고, 상기 제2 저항부는 상기 중간 노드와 상기 접지 전압 사이에 연결되고, 상기 제어부는 상기 내부 전압이 인가되고, 상기 워드 라인이 구동된 후 상기 센스 인에이블 신호가 활성화될 때까지의 지연 시간을 확보하는 지연 회로를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2 형태의 상기 제2 저항부는 내부 전압과 연결되는 게이트를 구비하고, 문턱전압이 작은 NMOS 트랜지스터를 구비하여 온도가 하강하면 저항의 크기가 작아지는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제2 형태의 상기 제1 저항부는 상기 출력 노드와 상기 입력전압이 출력되는 중간 노드 사이에 연결되고, 상기 제2 저항부는 상기 중간 노드와 상기 접지 전압 사이에 연결되고, 상기 제어부는 상기 외부로부터 입력되는 명령어에 응답하여 상기 내부 전압을 이용하여 워드 라인을 구동하는 워드 라인 드라이버를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 제1 형태 및 제2 형태의 상기 제2 저항부는 상기 출력 노드와 상기 입력전압이 출력되는 중간 노 드 사이에 연결되고, 상기 제1 저항부는 상기 중간 노드와 상기 접지 전압 사이에 연결되는 것을 특징으로 한다.
따라서, 본 발명의 내부전압 발생회로를 구비하는 반도체 메모리 장치는 온도에 따라 내부전압의 크기를 조절할 수 있는 내부전압 발생회로를 구비하여 반도체 메모리 장치의 오동작을 방지할 수 있다.
이하, 첨부된 도면을 참고로 하여 본 발명의 내부 전압 발생 회로를 구비하는 반도체 메모리 장치를 설명하면 다음과 같다.
도 1은 본 발명의 내부전압 발생회로를 구비하는 반도체 메모리 장치의 내부전압 발생회로의 일실시예의 구성을 나타내는 것으로, 비교전압 발생부(10), 내부전압 구동부(20) 및 입력전압 발생부(30)를 구비하여 구성되어 있으며, 입력전압 발생부(30)는 제1 저항부(31) 및 제2 저항부(32)로 구성될 수 있으며, 제1 저항부(31)는 저항(R1)으로 구성될 수 있고, 제2 저항부(32)는 PMOS 트랜지스터(P2) 및 저항(R2)로 구성될 수 있다.
도 1에 나타낸 블럭들 각각의 기능을 설명하면 다음과 같다.
비교전압 발생부(10)는 기준 전압(Vref)과 입력 전압(Va)의 차이에 응답하여 비교 전압(Vb)을 출력한다. 예를 들면, 비교전압 발생부(10)는 차동 증폭 회로로 구성되어 입력 전압(Va)이 기준 전압(Vref)보다 낮아지게 되면 출력되는 비교 전압(Vb)의 레벨을 낮추고, 입력 전압(Va)이 기준 전압(Vref)보다 높아지게 되면 출 력되는 비교 전압(Vb)의 레벨이 높이도록 구성될 수 있다.
내부전압 구동부(20)는 외부 전원 전압(Vext)과 내부 전압(Vint)이 출력되는 노드 사이에 연결되고, 상기 비교 전압(Vb)에 응답하여 외부 전원 전압(Vext)을 조절하여 내부 전압(Vint)을 출력한다. 내부전압 구동부(20)는 PMOS 트랜지스터(P1)로 구성될 수 있으며, PMOS 트랜지스터(P1)는 상기 비교 전압(Vb)에 응답하여 외부 전원 전압(Vext)이 인가되는 단자로부터 내부 전압(Vint)이 출력되는 출력 노드(B)로 흐르는 전류량을 조절함으로써 상기 내부 전압(Vint)의 크기가 소정의 레벨이 되도록 조절하여 상기 내부 전압(Vint)을 출력한다.
입력전압 발생부(30)는 상기 내부 전압이 출력되는 상기 출력 노드(B)와 접지 전압 사이에 연결되고, 상기 내부 전압(Vint)을 입력하여 온도에 따라 가변되는 저항을 이용하여 온도에 따라 가변되는 입력 전압(Va)을 출력한다.
도 1에 나타낸 바와 같이, 입력전압 발생부(30)는 출력 노드(B)와 접지 전압 사이에 직렬로 연결된 제1 저항부(31) 및 제2 저항부(32)로 구성될 수 있으며, 제2 저항부(32)는 온도에 따라 저항의 크기가 가변된다. 예를 들면, 제1 저항부(31)는 상기 내부 전압(Vint)이 출력되는 노드와 상기 입력 전압(Va)이 출력되는 중간 노드(A) 사이에 연결되고, 제2 저항부(32)는 상기 입력 전압(Va)이 출력되는 상기 중간 노드(A)와 접지 전압 사이에 연결될 수 있다. 제2 저항부(32)는 상기 중간 노드(A)와 연결된 PMOS 트랜지스터(P2) 및 상기 PMOS 트랜지스터(P2)와 접지전압 사이에 연결된 저항(R2)으로 구성될 수 있으며, 상기 PMOS 트랜지스터(P2)의 게이트 단자에는 접지 전압이 인가된다. PMOS 트랜지스터(P2)의 벌크 바이어스 전압으로 상기 입력 전압(Va)(또는, 내부 전원 전압(Vint))이 인가될 수 있다.
제2 저항부(32)는 온도에 따라 저항의 크기가 가변된다. 즉, 상기 PMOS 트랜지스터(P2)는 온도가 내려가면 저항의 크기가 감소하고, 온도가 올라가면 저항의 크기가 증가하는 가변 저항으로 동작한다. 따라서, 입력전압 발생부(30)로부터 출력되는 입력 전압(Va)의 크기는 온도가 내려가면 감소하고, 온도가 올라가면 증가한다.
도 2는 본 발명의 내부전압 발생회로를 구비하는 반도체 메모리 장치의 내부전압 발생회로의 동작을 설명하기 위한 트랜지스터의 온도 특성 곡선을 나타낸 것으로서, 점선은 저온일 경우에, 실선은 고온일 경우에 트랜지스터의 게이트 소스 간 전압(Vgs)과 문턱 전압(Vth)의 차이값에 대한 트랜지스터의 드레인 소스 간 전류(Ids)의 변화를 각각 나타낸 것이다.
도 2를 참고하여 도 1에 나타낸 본 발명의 반도체 메모리 장치의 내부전압 발생회로의 일실시예의 동작을 설명하면 다음과 같다.
도 1에서, 내부 전압(Vint)은 아래와 같은 수식에 의해 결정된다.
Figure 112009006722437-PAT00001
상기 수학식(1)에서, R1, R2, 및 R(P2) 각각은 저항(R1)의 크기, 저항(R2)의 크기, 및 PMOS 트랜지스터(P2)의 저항의 크기를 각각 나타낸다.
PMOS 트랜지스터(P2)의 문턱 전압은 크도록 설계하고, PMOS 트랜지스터(P2) 의 게이트가 접지 전압에 연결함으로써, PMOS 트랜지스터(P2)의 게이트 소스 간 전압차와 문턱 전압의 차이는 온도 계수(Temperature coefficient)가 0인 전압(Vztc)보다 낮은 제1 전압(V1)이 되도록 한다. 즉, PMOS 트랜지스터(P2)의 바이어스 포인트가 온도 계수가 0인 전압(Vztc)보다 낮도록 설정한다.
도 2에 나타낸 바와 같이, PMOS 트랜지스터(P2)의 바이어스 포인트가 온도 계수가 0인 전압(Vztc)보다 낮은 경우, PMOS 트랜지스터(P2)의 드레인 소스 간 전류(Ids)는 저온일 때가 고온일 때보다 작다. 즉, PMOS 트랜지스터(P2)의 저항(R(P2))은 저온일 때가 고온일 때보다 커지게 되고, 결과적으로 상기 수학식(1)에 의한 내부 전압(Vint)은 저온일 때가 고온일 때보다 작아지게 된다.
도 3은 도 1에 나타낸 본 발명의 내부전압 발생회로를 구비하는 반도체 메모리 장치의 내부전압 발생회로의 시뮬레이션 결과를 나타낸 도면으로서, 외부 전원 전압(Vext)에 따른 내부 전압(Vint)의 변화를 나타낸 도면이다. 도 3에서, 점선은 저온일 경우를, 실선은 고온일 경우를 각각 나타낸다.
도 3에 나타낸 바와 같이, 본 발명의 반도체 메모리 장치의 내부전압 발생회로는 고온일 경우 약 1.2V의 내부 전압을 발생하고, 저온일 경우에는 이보다 조금 낮은 1.17V의 내부 전압을 발생한다.
도 1에서는, 제1 저항부(31)가 내부 전압(Vint)이 출력되는 출력 노드(B)와 입력 전압(Va)이 출력되는 중간 노드(A) 사이에 연결되고, 제2 저항부(32)가 중간 노드(A)와 접지 전압 사이에 연결되는 경우를 예시하였으나, 제2 저항부(32)가 출력 노드(B)와 중간 노드(A) 사이에 연결되고, 제1 저항부(31)가 중간 노드(A)와 접 지 전압 사이에 연결되도록 구성될 수도 있다. 이 경우, PMOS 트랜지스터(P2)의 바이어스 포인트를 온도 계수가 0인 전압(Vztc)보다 낮도록 설정하면 내부전압 발생회로는 고온일 경우에 저온일 경우보다 더 낮은 레벨의 내부 전압을 출력하게 된다.
도 4는 본 발명의 내부전압 발생회로를 구비한 반도체 장치의 내부전압 발생회로의 다른 실시예를 나타낸 것으로서, 비교전압 발생부(10), 내부전압 구동부(20), 및 입력전압 발생부(35)로 구성되어 있으며, 입력전압 발생부(35)는 제1 저항부(36) 및 제2 저항부(37)로 구성될 수 있고, 제2 저항부(37)는 NMOS 트랜지스터(N1) 및 저항(R2)으로 구성될 수 있다.
도 4에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
비교전압 발생부(10) 및 내부전압 구동부(20)의 기능은 도 2에서 설명한 것과 동일하다.
입력전압 발생부(35)는 상기 내부 전압(Vint)이 출력되는 출력 노드(A)와 접지 전압 사이에 연결되고, 상기 내부 전압(Vint)을 입력하여 온도에 따라 가변되는 저항을 이용하여 온도에 따라 가변되는 입력 전압(Va)을 출력한다.
도 4에 나타낸 바와 같이, 입력전압 발생부(35)는 내부 전압이 출력되는 출력 노드(B)와 접지 전압 사이에 직렬로 제1 저항부(36) 및 제2 저항부(37)로 구성될 수 있으며, 제2 저항부(37)는 온도에 따라 저항의 크기가 가변된다. 제2 저항부(37)는 상기 입력 전압(Va)이 출력되는 중간 노드(A)와 연결된 NMOS 트랜지스터(N1) 및 상기 NMOS 트랜지스터(N1)와 접지전압 사이에 연결된 저항(R2)으로 구성 될 수 있다. 상기 NMOS 트랜지스터(N1)의 게이트 단자에는 내부 전압(Vint)(또는 외부 전원 전압(Vext)이 인가될 수 있다.
제2 저항부(37)는 온도에 따라 저항의 크기가 가변된다. 즉, 상기 NMOS 트랜지스터(N1)는 온도가 내려가면 저항의 크기가 증가하고, 온도가 올라가면 저항의 크기가 감소하는 가변 저항으로 동작한다. 따라서, 입력전압 발생부(35)로부터 출력되는 입력 전압(Va)의 크기는 온도가 내려가면 증가하고, 온도가 올라가면 감소한다.
도 2를 참고하여 도 4에 나타낸 본 발명의 반도체 장치의 내부전압 발생회로의 다른 실시예의 동작을 설명하면 다음과 같다.
도 4에서, 내부 전압(Vint)은 아래와 같은 수학식에 의해 결정된다.
Figure 112009006722437-PAT00002
상기 수학식(2)에서, R1, R2, 및 R(N1)은 저항(R1)의 크기, 저항(R2)의 크기, 및 NMOS 트랜지스터(N1)의 저항의 크기를 각각 나타낸다.
NMOS 트랜지스터(N1)의 문턱전압을 작도록 설계하고, NMOS 트랜지스터(N1)의 게이트가 내부 전압에 연결함으로써, NMOS 트랜지스터(N1)의 게이트 소스 간 전압차와 문턱 전압의 차이는 온도 계수(Temperature coefficient)가 0인 전압(Vztc)보다 높은 제2 전압(V2)이 되도록 설정한다. 즉, NMOS 트랜지스터(N1)의 바이어스 포인트는 온도 계수가 0인 전압(Vztc)보다 높도록 설정된다.
도 2에 나타낸 바와 같이, NMOS 트랜지스터(N1)의 바이어스 포인트가 온도 계수가 0인 전압(Vztc)보다 높은 경우, NMOS 트랜지스터(N1)의 드레인 소스 간 전류(Ids)는 저온일 때가 고온일 때보다 크다. 즉, NMOS 트랜지스터(N1)의 저항은 저온일 때가 고온일 때보다 작아지게 되고, 결과적으로 내부 전압(Vint)은 저온일 때가 고온일 때보다 커지게 된다.
도 5는 도 4에 나타낸 본 발명의 반도체 장치의 내부전압 발생회로의 시뮬레이션 결과를 나타낸 도면으로서, 외부 전원 전압(Vext)에 따른 내부 전압(Vint)의 변화를 나타낸 도면이다. 도 5에서, 점선은 저온일 경우를, 실선은 고온일 경우를 각각 나타낸다.
도 5에 나타낸 바와 같이, 본 발명의 반도체 장치의 내부전압 발생회로는 고온일 경우 약 1.2V의 내부 전압을 발생하고, 저온일 경우에는 이보다 조금 높은 1.23V의 내부 전압을 발생한다.
도 4에서는, 제1 저항부(36)가 출력 노드(B)와 중간 노드(A) 사이에 연결되고, 제2 저항부(37)가 중간 노드(A)와 접지 전압 사이에 연결되는 경우를 예시하였지만, 도 1에서 설명한 바와 마찬가지로, 제2 저항부(37)가 출력 노드(B)와 중간 노드(A) 사이에 연결되고, 제1 저항부(36)가 중간 노드(A)와 접지 전압 사이에 연결되도록 구성될 수도 있다. 이 경우, NMOS 트랜지스터(N1)의 바이어스 포인트를 온도 계수가 0인 전압(Vztc)보다 높도록 설정하면 내부전압 발생회로는 고온일 경우에 저온일 경우보다 더 높은 레벨의 내부 전압을 출력하게 된다.
도 6은 본 발명의 내부전압 발생회로를 구비한 반도체 메모리 장치(100)의 일실시예의 구성을 나타내는 것으로서, 본 발명의 반도체 메모리 장치(100)는 메모리 셀 어레이(40), 센스 증폭기(50), 제어부(60), 및 내부전압 발생회로(70)를 구비하여 구성될 수 있다.
도 6에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
메모리 셀 어레이(40)는 복수개의 워드 라인들(WL) 및 복수개의 비트 라인들(BL) 각각의 사이에 연결된 복수개의 메모리 셀(MC)들을 구비하여 구성될 수 있으며, 메모리 셀(MC)에 데이터를 라이트하거나, 메모리 셀(MC)로부터 데이터를 리드한다.
센스 증폭기(50)는 센스 인에이블 신호(SEN)에 응답하여 상기 비트 라인들(BL) 중 해당하는 비트 라인의 신호를 감지하고 증폭한다.
내부전압 발생회로(70)는 도 1 및/또는 도 4에 나타낸 것과 동일한 구성을 가질 수 있으며, 외부 전원 전압(Vext)을 입력하여 온도에 따라 가변되는 내부 전압(Vint)을 출력한다.
제어부(60)는 상기 내부 전압이 인가되고, 외부로부터 입력되는 명령어에 응답하여 복수개의 워드 라인들(WL)중 해당하는 워드 라인을 구동하고, 상기 센스 인에이블 신호(SEN)를 센스 증폭기(50)로 출력한다.
도시하지는 않았지만, 제어부(60)는 외부로부터 입력되는 명령어에 응답하여 내부전압 발생회로(70)로부터 출력되는 내부 전압(Vint)을 이용하여 상기 워드 라인을 구동하는 워드 라인 드라이버(미도시) 및/또는 내부전압 발생회로(70)로부터 출력되는 내부 전압(Vint)이 인가되고, 상기 워드 라인이 구동된 후 상기 센스 증 폭기 인에이블 신호(SEN)가 활성화될 때까지 지연시간을 확보하는데 이용하는 지연 회로(미도시)를 구비하여 구성될 수 있다. 워드 라인 드라이버(미도시)로 인가되는 내부 전압(Vint)을 출력하는 내부전압 발생회로(70)는 도 4에 나타낸 것과 동일한 구성을 가질 수 있으며, 지연회로(미도시)로 인가되는 내부 전압(Vint)을 출력하는 내부전압 발생회로(70)는 도 1에 나타낸 것과 동일한 구성을 가질 수 있다.
반도체 메모리 장치에서 리드 동작시 비트 라인 간의 센싱 마진을 확보하기 위해 워드 라인이 인에이블된 후 센스 인에이블 신호가 활성화될 때까지 일정한 지연시간이 필요하며, 이러한 지연시간을 확보하기 위해 지연회로가 이용될 수 있다. 그런데, 고온일 경우, 지연 회로를 구성하는 트랜지스터들의 캐리어의 이동도가 감소하기 때문에 저온일 경우보다 지연시간이 길어진다. 따라서, 고온을 기준으로 상기 지연시간이 확보되도록 반도체 메모리 장치를 설계하게 되면, 저온에서는 상기 센싱 마진을 확보하기가 힘들어지며, 결과적으로, 반도체 메모리 장치가 오동작할 수 있다. 이 경우, 도 1에 나타낸 본 발명의 내부전압 발생회로로부터 출력된 내부 전압을 상기 지연회로의 전원 전압으로 공급하게 되면, 저온에서는 상기 지연회로의 전원 전압이 감소함에 따라 지연 시간이 길어지게 되어 상기 센싱 마진을 확보할 수 있게 되어 반도체 메모리 장치의 오동작을 방지할 수 있다.
또한, 도시하지는 않았지만, 메모리 셀(MC)은 상기 워드 라인과 연결된 게이트를 구비하는 셀 트랜지스터(미도시) 및 상기 셀 트랜지스터(미도시)와 연결된 셀 커패시터(미도시)로 구성될 수 있다. 그런데, 트랜지스터의 문턱 전압은 저온에서는 고온에서보다 높아지며, 높아진 셀 트랜지스터의 문턱 전압에 의해 반도체 메모 리 장치가 오동작할 수 있다. 이 경우, 도 4에 나타낸 본 발명의 내부전압 발생회로로부터 출력된 내부 전압을 이용하여 워드 라인을 구동하게 되면, 저온에서 워드 라인으로 더 높은 전압을 공급할 수 있게 되어, 상기 문턱 전압이 높아진 것을 보상할 수 있다. 결과적으로 반도체 메모리 장치의 오동작을 방지할 수 있다.
상기에서는 본 발명의 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 본 발명의 내부전압 발생회로를 구비한 반도체 메모리 장치의 내부전압 발생회로의 일실시예의 구성을 나타내는 것이다.
도 2는 본 발명의 내부전압 발생회로를 구비한 반도체 메모리 장치의 내부전압 발생회로의 동작을 설명하기 위한 온도에 따른 트랜지스터의 전류 특성을 나타내는 그래프이다.
도 3은 도 1에 나타낸 본 발명의 내부전압 발생회로를 구비한 반도체 메모리 장치의 내부전압 발생회로의 일실시예에 대한 시뮬레이션 결과를 나타낸 도면이다.
도 4는 본 발명의 내부전압 발생회로를 구비한 반도체 메모리 장치의 내부전압 발생회로의 다른 실시예의 구성을 나타내는 것이다.
도 5는 도 4에 나타낸 본 발명의 내부전압 발생회로를 구비한 반도체 메모리 장치의 내부전압 발생회로의 다른 실시예에 대한 시뮬레이션 결과를 나타낸 도면이다.
도 6은 본 발명의 내부전압 발생회로를 구비한 반도체 메모리 장치의 일실시예의 구성을 나타내는 것이다.

Claims (10)

  1. 기준 전압과 입력 전압의 차이에 응답하여 비교 전압을 출력하는 비교 전압 발생부;
    상기 비교 전압에 응답하여 외부로부터 입력되는 외부 전원 전압을 조절하여 내부 전압을 출력하는 내부 전압 구동부; 및
    상기 내부 전압이 출력되는 출력 노드와 접지 전압 사이에 직렬로 연결된 제1 저항부 및 온도에 따라 저항의 크기가 가변되는 제2 저항부를 구비하여 온도에 따라 가변되는 상기 입력 전압을 출력하는 입력 전압 발생부를 구비하는 내부전압 발생회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는
    복수개의 워드 라인들 및 복수개의 비트 라인들 각각의 사이에 연결된 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이;
    센스 인에이블 신호에 응답하여 상기 복수개의 비트 라인들 중 해당하는 비트 라인의 신호를 감지하고 증폭하는 센스 증폭기; 및
    상기 내부 전압이 인가되고, 외부로부터 입력되는 명령어에 응답하여 상기 복수개의 워드 라인들 중 해당하는 워드 라인을 구동하고, 상기 센스 인에이블 신호를 출력하는 제어부를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 제2 저항부는
    접지 전압과 연결되는 게이트를 구비하고 문턱전압이 큰 PMOS 트랜지스터를 구비하여 온도가 하강하면 저항의 크기가 커지는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 제1 저항부는
    상기 출력 노드와 상기 입력전압이 출력되는 중간 노드 사이에 연결되고,
    상기 제2 저항부는 상기 중간 노드와 상기 접지 전압 사이에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제어부는
    상기 내부 전압이 인가되고, 상기 워드 라인이 구동된 후 상기 센스 인에이블 신호가 활성화될 때까지의 지연 시간을 확보하는 지연 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제3항에 있어서, 상기 제2 저항부는
    상기 출력 노드와 상기 입력전압이 출력되는 중간 노드 사이에 연결되고,
    상기 제1 저항부는 상기 중간 노드와 상기 접지 전압 사이에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제2항에 있어서, 상기 제2 저항부는
    내부 전압과 연결되는 게이트를 구비하고, 문턱전압이 작은 NMOS 트랜지스터를 구비하여 온도가 하강하면 저항의 크기가 작아지는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제7항에 있어서, 상기 제1 저항부는
    상기 출력 노드와 상기 입력전압이 출력되는 중간 노드 사이에 연결되고,
    상기 제2 저항부는 상기 중간 노드와 상기 접지 전압 사이에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 제어부는
    상기 외부로부터 입력되는 명령어에 응답하여 상기 내부 전압을 이용하여 워드 라인을 구동하는 워드 라인 드라이버를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제7항에 있어서, 상기 제2 저항부는
    상기 출력 노드와 상기 입력전압이 출력되는 중간 노드 사이에 연결되고,
    상기 제1 저항부는 상기 중간 노드와 상기 접지 전압 사이에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
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