KR20040005076A - 데이터 센싱 회로 - Google Patents

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KR20040005076A
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Abstract

본 발명은 반도체 메모리 소자에 적용되는 데이터 센싱 회로에 관한 것으로, 전원 안정화부는 전원전압의 변화에 관계없이 일정한 레벨의 신호를 출력하여 온도 보상부를 안정적으로 동작시킨다. 온도 보상부는 온도 변화를 감지하여 온도 변화에 따른 제어신호를 출력하고, 센스앰프는 상기 제어신호에 따라 선택된 메모리 셀에 접속된 비트라인을 통해 흐르는 전류의 량과 기준 메모리 셀에 접속된 비트라인을 통해 흐르는 전류의 량을 감지 및 비교한다. 따라서 상기 제어신호에 따라 상기 센스앰프의 전류구동능력이 일정하게 유지되도록 함으로써 온도변화에 따른 데이터 센싱속도의 변화가 발생되지 않는다.

Description

데이터 센싱 회로 {Data sensing circuit}
본 발명은 반도체 메모리 소자에 적용되는 데이터 센싱 회로에 관한 것으로, 더욱 상세하게는 온도 변화에 관계없이 안정된 속도의 데이터 센싱이 이루어질 수 있도록 한 데이터 센싱 회로에 관한 것이다.
일반적으로 플래쉬 메모리 소자는 워드라인과 비트라인 간에 다수의 메모리 셀이 매트릭스 방식으로 접속된 메모리 셀 어레이와, 메모리 셀 어레이의 각 메모리 셀에 정보를 저장하거나 저장된 정보를 독출하기 위한 여러 가지의 주변 회로로 이루어진다.
메모리 셀에 정보를 저장하기 위해서는 워드라인과 비트라인을 통해 해당 메모리 셀의 게이트와 드레인에 프로그램 바이어스 전압을 각각 인가하여 문턱전압이 일정 레벨 이상으로 상승되도록 하며, 저장된 정보를 독출하기 위해서는 워드라인과 비트라인을 통해 해당 메모리 셀의 게이트와 드레인에 각각 독출 바이어스 전압을 인가한 상태에서 비트라인을 통해 흐르는 전류의 량을 센싱 회로를 이용하여 감지한다.
이러한 데이터 센싱 회로는 메모리 셀의 비트라인을 통해 흐르는 전류의 량과 기준(Reference) 메모리 셀의 비트라인을 통해 흐르는 전류의 량을 센스앰프(Sense amplifier)를 통해 감지 및 비교하도록 구성된다.
그러나 일반적으로 센스앰프는 PMOS 트랜지스터와 NMOS 트랜지스터로 구성된 차동증폭기 구조로 이루어지기 때문에 온도가 변화되면 CMOS 소자의 특성상 전류구동능력(Current drivability)이 변화되어 결과적으로 데이터 센싱 속도의 변화를 초래한다. 즉, 저온보다 상온에서, 상온보다 고온에서 센스앰프의 전류구동능력은 저하되기 때문에 종래의 데이터 센싱 회로는 온도가 상승함에 따라 센싱속도가 저하된다.
따라서 본 발명은 온도변화에 관계없이 센스앰프의 전류구동능력이 일정하게유지되도록 하므로써 상기한 단점을 해소할 수 있는 데이터 센싱 회로를 제공하는 데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 인에이블 신호에 따라 동작되며 전원전압의 변화에 관계없이 일정한 레벨의 신호를 출력하는 전원 안정화부와, 상기 전원 안정화부의 출력에 따라 안정적으로 동작되며 온도를 감지하여 온도 변화에 따른 제어신호를 출력하는 온도 보상부와, 반전된 상기 인에이블 신호 및 상기 온도 보상부로부터 출력되는 제어신호에 따라 선택된 메모리 셀에 접속된 비트라인을 통해 흐르는 전류의 량과 기준 메모리 셀에 접속된 비트라인을 통해 흐르는 전류의 량을 감지 및 비교하기 위한 센싱부를 포함하는 것을 특징으로 한다.
상기 전원 안정화부는 전원전압 및 제 1 노드 간에 접속되며 반전된 인에이블 신호에 따라 동작되는 제 1 PMOS 트랜지스터와, 상기 제 1 노드 및 제 2 노드 간에 접속되며 게이트가 출력단자에 접속된 제 2 PMOS 트랜지스터와, 상기 제 1 노드 및 출력단자 간에 접속되며 게이트가 출력단자에 접속된 제 3 PMOS 트랜지스터와, 상기 인에이블 신호 입력단자 및 상기 제 2 노드 간에 접속된 캐패시터와, 상기 제 2 노드 및 접지 간에 접속되며 게이트가 상기 제 2 노드에 접속된 제 1 NMOS 트랜지스터와, 상기 출력단자에 접속되며 게이트가 상기 제 2 노드에 접속된 제 2 NMOS 트랜지스터와, 상기 제 2 NMOS 트랜지스터 및 접지 간에 접속된 저항으로 이루어지며, 상기 제 1 NMOS 트랜지스터의 문턱전압이 상기 제 2 NMOS 트랜지스터의 문턱전압보다 큰 것을 특징으로 한다.
상기 온도 보상부는 전원전압 및 제어신호 출력단자 간에 접속되며 상기 전원 안정화부로부터 출력되는 신호에 따라 동작되는 PMOS 트랜지스터와, 상기 제어신호 출력단자 및 접지 간에 접속되며 다이오드로 동작되도록 구성된 NMOS 트랜지스터로 이루어진 것을 특징으로 한다.
도 1은 본 발명에 따른 센스앰프의 회로도.
도 2는 본 발명에 따른 제어신호 생성부의 회로도.
도 3은 온도 변화에 따른 다이오드의 전류-전압(I-V) 특성을 도시한 그래프도.
도 4는 본 발명에 따른 제어신호 생성부의 동작을 설명하기 위한 그래프도.
<도면의 주요 부분에 대한 부호의 설명>
10: 전원 안정화부20: 온도 보상부
본 발명의 데이터 센싱 회로는 전원 안정화부 및 온도 보상부로 이루어지며 제어신호를 생성하는 제어신호 생성부와, 메모리 셀에 연결된 비트라인의 전류 량을 센싱하기 위한 센스앰프로 이루어진다. 전원 안정화부는 전원전압의 변화에 관계없이 일정한 레벨의 신호를 출력하여 온도 보상부를 안정적으로 동작시킨다. 온도 보상부는 온도 변화를 감지하여 온도 변화에 따른 제어신호를 출력하고, 센스앰프는 상기 제어신호에 따라 선택된 메모리 셀에 접속된 비트라인을 통해 흐르는 전류의 량과 기준 메모리 셀에 접속된 비트라인을 통해 흐르는 전류의 량을 감지 및 비교한다. 즉, 상기 제어신호에 따라 상기 센스앰프의 전류구동능력이 일정하게 유지되도록 함으로써 온도변화에 따른 데이터 센싱속도의 변화가 발생되지 않도록 한다.
그러면 이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1은 본 발명에 따른 센스앰프의 회로도로서, 일반적인 차동증폭기 구조로 이루어지되, 반전된 인에이블 신호(ENb)와 제어신호(VBG)에 의해 구동된다.
반전된 인에이블 신호(ENb)에 의해 PMOS 트랜지스터(P3)가 동작되고, 제어신호(VBG)에 의해 NMOS 트랜지스터(N3)가 동작되면 두개의 PMOS 트랜지스터(P1 및 P2)와 두개의 NMOS 트랜지스터(N1 및 N2)로 이루어진 차동증폭기가 구동되는데, 상기 NMOS 트랜지스터(N1)의 게이트에는 독출하고자 하는 메모리 셀에 접속된 비트라인(BL)이 연결되고, NMOS 트랜지스터(N2)의 게이트에는 기준 메모리 셀에 접속된 비트라인(BLb)이 연결되어 있으므로 상기 차동증폭기는 독출하고자 하는 메모리 셀의 비트라인을 통해 흐르는 전류와 상기 기준 메모리 셀의 비트라인을 통해 흐르는 전류의 량을 감지 및 비교하여 데이터(Dout)를 출력한다.
그러면 상기 제어신호를 제공하는 제어신호 생성부를 도 2를 통해 설명하면 다음과 같다.
상기 제어신호 생성부는 인에이블 신호(EN)에 따라 동작되며 전원전압(Vcc)의 변화에 관계없이 일정한 레벨의 신호를 출력하는 전원 안정화부(10)와, 상기 전원 안정화부(10)의 출력에 따라 안정적으로 동작되며 온도를 감지하여 온도 변화에 따른 제어신호(VBG)를 출력하는 온도 보상부(20)로 이루어진다.
상기 전원 안정화부(10)는 전원전압(Vcc) 및 노드(K1) 간에 접속되며 인버터(I)에 의해 반전된 인에이블 신호(EN)에 따라 동작되는 PMOS 트랜지스터(P13)와, 상기 노드(K1) 및 노드(K2) 간에 접속되며 게이트가 출력단자(Vs)에 접속된 PMOS 트랜지스터(P11)와, 상기 노드(K1) 및 출력단자(Vs) 간에 접속되며 게이트가 출력단자(Vs)에 접속된 PMOS 트랜지스터(P12)와, 상기 인에이블 신호(EN) 입력단자 및 상기 노드(K2) 간에 접속된 캐패시터(C)와, 상기 노드(K2) 및 접지 간에 접속되며 게이트가 상기 노드(K2)에 접속된 NMOS 트랜지스터(N11)와, 상기 출력단자(Vs)에 접속되며 게이트가 상기 노드(K2)에 접속된 NMOS 트랜지스터(N12)와, 상기 NMOS 트랜지스터(N12) 및 접지 간에 접속된 저항(R)으로 이루어진다.
상기 온도 보상부(20)는 전원전압(Vcc) 및 제어신호(VBG) 출력단자 간에 접속되며 상기 전원 안정화부(10)로부터 출력되는 신호(Vs)에 따라 동작되는 PMOS 트랜지스터(P14)와, 상기 제어신호(VBG) 출력단자 및 접지 간에 접속되며 다이오드로 동작되도록 구성된 NMOS 트랜지스터(N13)로 이루어진다.
그러면 도 3 및 도 4를 참조하여 본 발명에 따른 데이터 센싱 회로의 동작을 설명하기로 한다.
먼저, 인에이블 신호(EN)가 로우(Low) 상태에서 하이(High) 상태로 변화되면, PMOS 트랜지스터(P13)가 동작되는 한편, 노드(K2)의 전위 상승에 의해 NMOS 트랜지스터(N11 및 N12)가 동작됨으로써 상기 전원 안정화부(10)의 구동이 시작된다.
상기 NMOS 트랜지스터(N11 및 N12)의 문턱전압을 각각 Vth1 및 Vth2라 할 때 Vth1 〉 Vth2이므로 상기 저항(R)을 통해 흐르는 전류(IR)= (Vth1 - Vth2)/R이 되고, 이에 따라 출력단자(Vs)에는 전원전압(Vcc)의 변동과 관계없이 항상 일정한 레벨의 전압이 출력된다.
따라서 상기 전원 안정화부(10)로부터 일정한 레벨의 신호(Vs)가 상기 PMOS 트랜지스터(P14)로 공급되기 때문에 상기 온도 보상부(20)는 안정된 동작을 시작한다.
이러한 상태에서 온도가 상승되면 도 3과 같이 다이오드로 동작되도록 구성된 상기 NMOS 트랜지스터(N13)의 동작특성에 의해 도 4와 같이 제어신호(VBG)의 전압레벨이 상승된다. 즉, 도 3의 선(A)는 저온에서의 NMOS 트랜지스터(N13)의 I-V 특성을 도시한 것이고, 선(B)는 고온에서의 NMOS 트랜지스터(N13)의 I-V 특성을 도시한 것인데, 전류가 일정할 때 온도가 상승할수록 제어신호(VBG)의 전압레벨도 상승된다. 또한, 도 4의 선(C), 선(D) 및 선(E)는 각각 저온, 상온 및 고온에서의 전원전압(Vcc)의 변화에 따른 제어신호(VBG)의 전압레벨 변화를 도시한 것이다.
상기와 같이 온도가 상승되면 상기 온도 보상부(20)로부터 출력되는 제어신호(VBG)의 전압레벨도 그에 따라 상승하기 때문에 상기 센스앰프의 전류원으로 작용하는 상기 NMOS 트랜지스터(N13)의 게이트 전압 상승에 의해 센스 앰프의 바이어스 전류가 상승한다.
상술한 바와 같이 본 발명의 데이터 센싱 회로는 전원 안정화부 및 온도 보상부로 이루어지며 제어신호를 생성하는 제어신호 생성부와, 메모리 셀에 연결된 비트라인의 전류 량을 센싱하기 위한 센스앰프로 이루어진다. 전원 안정화부는 전원전압의 변화에 관계없이 일정한 레벨의 신호를 출력하여 온도 보상부를 안정적으로 동작시킨다. 온도 보상부는 온도 변화를 감지하여 온도 변화에 따른 제어신호를출력하고, 센스앰프는 상기 제어신호에 따라 선택된 메모리 셀에 접속된 비트라인을 통해 흐르는 전류의 량과 기준 메모리 셀에 접속된 비트라인을 통해 흐르는 전류의 량을 감지 및 비교한다. 따라서 상기 제어신호에 따라 상기 센스앰프의 전류구동능력이 일정하게 유지되도록 함으로써 온도변화에 따른 데이터 센싱속도의 변화가 발생되지 않는다.

Claims (5)

  1. 인에이블 신호에 따라 동작되며 전원전압의 변화에 관계없이 일정한 레벨의 신호를 출력하는 전원 안정화부와,
    상기 전원 안정화부의 출력에 따라 안정적으로 동작되며 온도를 감지하여 온도 변화에 따른 제어신호를 출력하는 온도 보상부와,
    반전된 상기 인에이블 신호 및 상기 온도 보상부로부터 출력되는 제어신호에 따라 선택된 메모리 셀에 접속된 비트라인을 통해 흐르는 전류의 량과 기준 메모리 셀에 접속된 비트라인을 통해 흐르는 전류의 량을 감지 및 비교하기 위한 센싱부를 포함하는 것을 특징으로 하는 데이터 센싱 회로.
  2. 제 1 항에 있어서, 상기 전원 안정화부는 전원전압 및 제 1 노드 간에 접속되며 반전된 인에이블 신호에 따라 동작되는 제 1 PMOS 트랜지스터와,
    상기 제 1 노드 및 제 2 노드 간에 접속되며 게이트가 출력단자에 접속된 제 2 PMOS 트랜지스터와,
    상기 제 1 노드 및 출력단자 간에 접속되며 게이트가 출력단자에 접속된 제 3 PMOS 트랜지스터와,
    상기 인에이블 신호 입력단자 및 상기 제 2 노드 간에 접속된 캐패시터와,
    상기 제 2 노드 및 접지 간에 접속되며 게이트가 상기 제 2 노드에 접속된 제 1 NMOS 트랜지스터와,
    상기 출력단자에 접속되며 게이트가 상기 제 2 노드에 접속된 제 2 NMOS 트랜지스터와,
    상기 제 2 NMOS 트랜지스터 및 접지 간에 접속된 저항으로 이루어진 것을 특징으로 하는 데이터 센싱 회로.
  3. 제 2 항에 있어서, 상기 제 1 NMOS 트랜지스터의 문턱전압이 상기 제 2 NMOS 트랜지스터의 문턱전압보다 큰 것을 특징으로 하는 데이터 센싱 회로.
  4. 제 1 항에 있어서, 상기 온도 보상부는 전원전압 및 제어신호 출력단자 간에 접속되며 상기 전원 안정화부로부터 출력되는 신호에 따라 동작되는 PMOS 트랜지스터와,
    상기 제어신호 출력단자 및 접지 간에 접속되며 다이오드로 동작되도록 구성된 NMOS 트랜지스터로 이루어진 것을 특징으로 하는 데이터 센싱 회로.
  5. 제 1 항에 있어서, 상기 센스앰프는 차동증폭기로 구성된 것을 특징으로 하는 데이터 센싱 회로.
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* Cited by examiner, † Cited by third party
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KR101046668B1 (ko) * 2008-03-27 2011-07-06 후지쯔 세미컨덕터 가부시키가이샤 반도체 기억 장치, 반도체 기억 장치의 동작 방법 및 메모리 시스템
CN101593558B (zh) * 2008-05-26 2012-11-21 海力士半导体有限公司 读取非易失性存储装置中的数据的方法
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