KR101046668B1 - 반도체 기억 장치, 반도체 기억 장치의 동작 방법 및 메모리 시스템 - Google Patents

반도체 기억 장치, 반도체 기억 장치의 동작 방법 및 메모리 시스템 Download PDF

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Abstract

본 발명은 액세스 시간에 영향을 부여하지 않고, 센스 앰프의 동작에 따르는 비트선의 노이즈 발생을 방지하는 것을 목적으로 한다.
반도체 기억 장치(MEM)는, 데이터 판독시에 있어서 반도체 기억 장치(MEM) 내의 온도가 제1 온도일 때에, 센스 앰프(SA)와 비트선(BL, /BL)과의 분리 동작을 행한다. 반도체 기억 장치(MEM)는, 반도체 기억 장치(MEM) 내의 온도가 제2 온도일 때에 분리 동작을 금지한다. 반도체 기억 장치(MEM)의 온도에 따라서 분리 동작의 실행/금지를 제어함으로써, 센스 앰프(SA)의 동작에 따르는 비트선(BL, /BL)의 노이즈의 발생을 방지할 수 있고, 액세스 시간에 영향을 미치는 것을 방지할 수 있다.

Description

반도체 기억 장치, 반도체 기억 장치의 동작 방법 및 메모리 시스템{SEMICONDUCTOR MEMORY DEVICE, METHOD OF OPERATING SEMICONDUCTOR MEMORY DEVICE, AND MEMORY SYSTEM}
본 발명은, 비트선에 판독된 데이터의 신호량을 증폭시키는 센스 앰프를 갖는 반도체 기억 장치에 관한 것이다.
반도체의 소자 구조의 미세화에 의해, 비트선의 배선 피치는 좁아지고, 커플링 용량은 증가하고 있다. 예컨대 판독 동작에 있어서, 비트선 위의 판독 데이터 신호가, 인접하는 비트선의 커플링 노이즈에 의해 변화되면, 데이터 신호가 파괴될 우려가 있다. 특히, 센스 앰프가 동작할 때까지, 비트선 위의 판독 데이터 신호의 전하량은 얼마 되지 않는다. 이 때문에, 비트선의 전압은, 센스 앰프가 동작할 때의 전원 노이즈 등의 영향을 받기 쉽다. 그래서, 센스 앰프가 동작을 시작할 때에, 센스 앰프와 비트선을 접속하는 스위치를 일시적으로 오프함으로써, 비트선에 노이즈가 발생하는 것을 방지하는 방법이 제안되어 있다(예컨대 특허문헌 1 참조).
한편, 워드선의 활성화로부터 센스 앰프의 활성화까지의 시간을, 온도에 의존하여 변경하는 반도체 기억 장치가 제안되어 있다(예컨대 특허문헌 2 참조). 또 한, 비트선의 프리차지 전압을 온도에 의존하여 변경하는 반도체 기억 장치가 제안되어 있다(예컨대 특허문헌 3 참조).
[특허문헌 1] 일본 특허 공개 제2002-313099호 공보
[특허문헌 2] 일본 특허 공개 평2-146178호 공보
[특허문헌 3] 국제 공개 제2005-l24786호 공보
그러나, 판독 동작에 있어서, 센스 앰프와 비트선을 접속하는 스위치를 일시적으로 오프하면, 센스 앰프에 의한 비트선 위의 데이터 신호의 증폭 타이밍은 지연되고, 액세스 시간은 길어진다.
본 발명의 목적은, 액세스 시간에 영향을 부여하지 않고, 센스 앰프의 동작에 따르는 비트선의 노이즈의 발생을 방지하는 것이다.
반도체 기억 장치는, 데이터 판독시에 있어서 반도체 기억 장치 내의 온도가 제1 온도일 때에, 센스 앰프와 비트선과의 분리 동작을 행한다. 반도체 기억 장치는, 반도체 기억 장치 내의 온도가 제2 온도일 때에 분리 동작을 금지한다. 예컨대 반도체 기억 장치 내의 온도는, 반도체 기억 장치의 외부 또는 내부에 설치되는 온도 검출 회로에 의해 검출된다.
반도체 기억 장치의 온도에 따라서 분리 동작의 실행/금지를 제어함으로써, 센스 앰프의 동작에 따르는 비트선의 노이즈의 발생을 방지할 수 있고, 액세스 시간에 영향을 미치는 것을 방지할 수 있다.
이하, 실시형태를 도면을 이용하여 설명한다. 도면 중, 굵은선으로 도시한 신호선은, 복수개를 도시한다. 또한, 굵은선이 접속되어 있는 블록의 일부는, 복수 의 회로를 갖는다. 신호가 전달되는 신호선에는, 신호명과 동일 부호를 사용한다. 말미에 "Z"가 붙는 신호는, 정논리를 나타내고 있다. 선두에 "/"가 붙는 신호 및 말미에 "X"가 붙는 신호는, 부논리를 나타내고 있다. 도면 중의 이중 사각형은 외부 단자를 나타내고 있다. 외부 단자는, 예컨대 반도체칩 위의 패드, 또는 반도체칩이 수납되는 패키지의 리드이다. 외부 단자를 통해 공급되는 신호에는, 단자명과 동일한 부호를 사용한다.
도 1은, 일 실시형태에서의 반도체 메모리(MEM)를 도시하고 있다. 예컨대 반도체 메모리(MEM)는, DRAM(Dynamic RAM)이다. 메모리(MEM)는, 패키지에 봉입된 반도체 기억 장치로서 설계되어도 좋고, 시스템 LSI 등에 탑재되는 메모리 마크로(IP)로서 설계되어도 좋다. 이 예의 메모리(MEM)는, 클록 비동기 타입이지만, 클록 동기 타입에 적용되어도 좋다.
메모리(MEM)는, 커맨드 입력 회로(10), 커맨드 디코더(12), 코어 제어 회로(14), 전압 생성 회로(16), 어드레스 입력 회로(18), 데이터 입출력 회로(20) 및 메모리 코어(CORE)를 갖고 있다. 특히 도시하지 않지만, DRAM은, 셀프 리프레시 모드중에 리프레시 동작을 주기적으로 실행하기 위해, 내부 리프레시 요구를 주기적으로 생성하는 리프레시 요구 생성 회로, 및 리프레시하는 메모리셀을 도시하는 리프레시 어드레스 신호를 생성하는 리프레시 어드레스 카운터 등을 갖고 있다.
커맨드 입력 회로(10)는, 커맨드 신호(CMD)를 받고, 받은 커맨드 신호(CMD)를 내부 커맨드 신호(ICMD)로서 출력한다. 예컨대 커맨드 신호(CMD)는, 칩 셀렉트 신호/CS, 로우 어드레스 스트로브 신호/RAS, 칼럼 어드레스 스트로브 신호/CAS 및 기록 인에이블 신호/WE이다.
커맨드 디코더(12)는, 커맨드 신호(ICMD)를 디코드하고, 메모리 코어(CORE)의 액세스 동작을 실행하기 위해 액티브 커맨드 신호(ACTZ)(액티브 커맨드), 판독 커맨드 신호(RDZ)(판독 커맨드), 기록 커맨드 신호(WRZ)(기록 커맨드), 리프레시 커맨드 신호(REFZ)(리프레시 커맨드) 또는 프리차지 커맨드 신호(PREZ)(프리차지 커맨드)를 출력한다.
코어 제어 회로(14)는, 액티브 커맨드 신호(ACTZ), 판독 커맨드 신호(RDZ), 기록 커맨드 신호(WRZ), 리프레시 커맨드 신호(REFZ) 또는 프리차지 커맨트 신호(PREZ)에 응답하여, 메모리 코어(CORE)의 액세스 동작(판독 동작, 기록 동작 또는 리프레시 동작)을 제어하는 제어 신호(CNT)를 출력한다. 제어 신호(CNT)는, 비트선(BL, /BL)을 프리차지하기 위한 프리차지 제어 신호(BRSZ), 접속 스위치(BT)(분리 회로)를 제어하기 위한 비트 제어 신호(MCLK), 워드선(WL)을 활성화하기 위한 워드 제어 신호(WLZ), 센스 앰프(SA)를 활성화하기 위한 센스 앰프 제어 신호(LEZ), 칼럼 스위치(CSW)를 온하기 위한 칼럼 제어 신호(CLZ), 리드 증폭기(RA)를 활성화하기 위한 리드 증폭기 제어 신호(RAEZ) 및 라이트 앰프(WA)를 활성화하기 위한 라이트 앰프 제어 신호(WAEZ) 등을 포함한다.
제어 신호(BRSZ, MCLK, WLZ, LEZ)는, 액티브 커맨드 신호(ACTZ)에 동기하여 순차적으로 활성화되고, 프리차지 커맨드 신호(PREZ)에 동기하여 비활성화된다. 칼럼 제어 신호(CLZ)는, 판독 커맨드 신호(RDZ), 기록 커맨드 신호(WRZ) 및 리프레시 커맨드 신호(REFZ)에 동기하여 소정 기간 활성화된다. 리드 증폭기 제어 신 호(RAEZ)는, 판독 커맨드 신호(RDZ)에 동기하여 소정 기간 활성화된다. 라이트 앰프 제어 신호(WAEZ)는, 기록 커맨드 신호(WRZ)에 동기하여 소정 기간 활성화된다.
액티브 커맨드에 의해, 로우 어드레스 신호(RAD)에 의해 선택되는 워드선(WL)이 활성화된다. 판독 커맨드에 의해, 로우 어드레스 신호(RAD) 및 칼럼 어드레스 신호(CAD)에 의해 선택되는 메모리셀(MC)로부터 데이터가 판독된다. 기록 커맨드에 의해, 로우 어드레스 신호(RAD) 및 칼럼 어드레스 신호(CAD)에 의해 선택되는 메모리셀(MC)에 데이터가 기록된다. 리프레시 커맨드에 의해, 리프레시 어드레스 신호에 의해 선택되는 워드선(WL)에 접속된 메모리셀(MC)이 리프레시된다.
전압 생성 회로(16)는, 전원 전압(VDD)(예컨대 1.8 V)을 받고, 내부 전원 전압(VPP, VOO, VII, VPR, VMUX, VNN)을 생성한다. 내부 전원 전압(VPP, VOO, VII, VPR, VMUX, VNN)은, 전원 전압(VDD)의 변동에 의존하지 않는 일정 전압이다.
전압(VPP)(예컨대 2.8 V: 승압 전압)은, 워드선(WL)의 고레벨 전압 및 도 2에 도시하는 접속 스위치(BT)를 제어하는 스위치 제어 신호(MUX)(분리 제어 신호)의 제1 고레벨 전압이다. 전압(VOO)(예컨대 2.2 V)은 스위치 제어 신호(MUX)의 제2 고레벨 전압이다. 제1 고레벨 전압(VPP)은 메모리셀(MC)이 액세스될 때에 접속 스위치(BT)를 온하기 위한 전압이다. 제2 고레벨 전압(VOO)은, 메모리셀(MC)이 액세스되지 않을 때에 접속 스위치(BT)를 온하기 위한 전압이다.
전압(VII)(예컨대 1.6 V)은, 내부 전원 전압으로서, 내부 회로에 공급된다. 예컨대 내부 회로는, 커맨드 디코더(12), 코어 제어 회로(14) 및 메모리 코어(CORE)이다. 전압(VPR)(예컨대 0.8 V)은 비트선(BL, /BL) 프리차지 전압이다. 전 압(VMUX)(예컨대 0.7 V)은 메모리셀(MC)이 액세스될 때에 접속 스위치(BT)를 일시적으로 오프하기 위한 스위치 제어 신호(MUX)의 저레벨 전압이다. 전압(VNN)(예컨대 -0.3 V; 부전압)은, 워드선(WL)의 저레벨 전압이다.
어드레스 입력 회로(18)는, 액세스하는 메모리셀(MC)을 선택하기 위해 어드레스 단자(AD)에 공급되는 로우 어드레스 신호(RAD)와 칼럼 어드레스 신호(CAD)를 시분할로 받는다. 로우 어드레스 신호(RAD)는, 워드선(WL)을 선택하기 위해 로우 어드레스 스트로브 신호/RAS에 동기하여 공급된다. 칼럼 어드레스 신호(CAD)는, 비트선 쌍(BL, /BL)을 선택하기 위해 칼럼 어드레스 스트로브 신호/CAS에 동기하여 공급된다.
데이터 입출력 회로(20)는, 판독 동작시에, 메모리셀(MC)로부터 판독되는 판독 데이터를 상보의 데이터 버스(DB)를 통해 수신하고, 수신한 판독 데이터를 데이터 단자(DQ)(예컨대 16 비트)에 출력한다. 데이터 입출력 회로(20)는, 기록 동작시에, 데이터 단자(DQ)에 공급되는 기록 데이터 신호를 수신하고, 수신한 데이터 신호를 데이터 버스(DB)에 출력한다.
메모리 코어(CORE)는, 복수의 메모리 블록(RBLK), 각 메모리 블록(RBLK)에 대응하는 로우 디코더(RDEC), 메모리 블록(RBLK) 사이에 배치된 센스 앰프 영역(SAA), 로우 디코더(RDEC) 사이에 배치된 스위치 제어부(SCNT), 칼럼 디코더(CDEC), 리드 증폭기(RA) 및 라이트 앰프(WA)를 갖고 있다.
각 메모리 블록(RBLK)은, 매트릭스상으로 배치된 복수의 다이나믹 메모리셀(MC)과, 도면의 가로 방향으로 나열하는 메모리셀(MC)의 열에 접속된 복수의 워 드선(WL)과, 도면의 세로 방향으로 나열하는 메모리셀(MC)의 열에 접속된 복수의 비트선 쌍(BL, /BL)을 갖고 있다. 메모리셀(MC)은, 데이터를 전하로서 유지하기 위한 커패시터와, 이 커패시터의 일단을 비트선[BL(또는 /BL)]에 접속하기 위한 트랜스퍼 트랜지스터를 갖고 있다. 커패시터의 타단은, 기준 전압선에 접속되어 있다.
센스 증폭기 영역(SAA)은, 각 메모리 블록(RBLK)에 대응하는 프리차지 회로(PRE) 및 접속 스위치(BT)와, 메모리 블록(RBLK)에 공유되는 센스 앰프(SA) 및 칼럼 스위치(CSW)를 갖고 있다. 접속 스위치(BT)는, 각 메모리 블록(RBLK)의 비트선 쌍(BL, /BL)을 센스 앰프(SA)에 선택적으로 접속하기 위해 설치된다.
스위치 제어부(SCNT)는, 제어 신호(CNT)에 응답하여, 프리차지 회로(PRE), 접속 스위치(BT), 센스 앰프(SA) 및 칼럼 스위치(CSW)의 동작을 제어하기 위한 제어 신호를 생성한다. 스위치 제어부(SCNT)의 접속 제어 회로(CCNT)는, 외부 단자를 통해 공급되는 온도 신호(TEMP)를 받아 동작한다. 온도 신호(TEMP)는, 메모리(MEM) 내의 온도가 높을 때에(예컨대 60℃ 이상), 낮은 레벨로 설정된다. 온도 신호(TEMP)는, 메모리(MEM) 내의 온도가 낮을 때에(예컨대 60℃ 미만), 높은 레벨로 설정된다. 접속 제어 회로(CCNT)의 상세는, 도 4에 도시한다. 온도 신호(TEMP)를 생성하는 온도 검출 회로(TSENS1)의 상세는, 도 6 및 도 7에 도시한다.
로우 디코더(RDEC)는, 워드선(WL) 중 어느 하나를 선택하기 위해, 로우 어드레스 신호(RAD)를 디코드한다. 칼럼 디코더(CDEC)는, 데이터 단자(DQ)의 비트 수에 대응하는 수의 비트선 쌍(BL, /BL)을 선택하기 위해, 칼럼 어드레스 신호(CAD)를 디코드한다. 리드 증폭기(RA)는, 판독 액세스 동작시에, 칼럼 스위치(CSW)를 통해 출력되는 상보의 판독 데이터를 증폭한다. 라이트 앰프(WA)는, 기록 액세스 동작시에, 데이터 버스(DB)를 통해 공급되는 상보의 기록 데이터를 증폭하고, 비트선 쌍(BL, /BL)에 공급한다.
도 2는, 도 1에 도시한 메모리 코어(CORE)의 개요를 도시하고 있다. 이 예에서는, 메모리(MEM)는, 4개의 메모리 블록(RBLK0-3)을 갖고 있다. 스위치 제어부(SCNT)는, 센스 앰프 영역(SAA)의 각 접속 스위치(BT)의 블록에 대응하는 접속 제어 회로[CCNT(CCNT0L, CCNT0R, CCNT1L, CCNT1R, CCNT2L, CCNT2R, CCNT3L, CCNT3R)]를 갖고 있다. 접속 제어 회로(CCNT)의 숫자는, 대응하는 메모리 블록(RBLK)의 번호를 나타낸다. 접속 제어 회로(CCNT)의 "L", "R"은 대응하는 메모리 블록(RBLK)에 대한 위치(좌측 또는 우측)를 나타낸다.
접속 제어 회로(CCNT)는, 메모리 블록(RBLK0-3)을 선택하기 위한 로우 어드레스 신호(RAD)의 2비트(블록 선택 어드레스)를 이용하여 생성된 어드레스 디코드 신호[ADZ(AD0Z-AD3Z)]에 의해 선택된다. 어드레스 디코드 신호(AD0Z-AD3Z)는, 접속 제어 회로(CCNT) 내에서 생성되어도 좋고, 로우 디코더(RDEC) 내에서 생성되어도 좋다. 선택된 접속 제어 회로(CCNT)는, 비트 제어 신호(MCLK)의 고레벨 기간에, 온도 신호(TEMP)의 논리 레벨에 따라서 스위치 제어 신호[MUX(MUX0-3; 분리 제어 신호)]를 출력한다. 스위치 제어 신호(MUX)의 파형은, 도 8 및 도 9에 도시한다. 동일한 숫자를 갖는 한 쌍의 접속 제어 회로(CCNT)의 동작은, 서로 동일하다. 이 때문에, 신호선의 부하를 허용할 수 있으면, 하나의 접속 제어 회로(CCNT)로부터 출력되는 스위치 제어 신호(MUX)를, 하나의 메모리 블록(RBLK)에 대응하는 한 쌍의 접속 스위치(BT)에 공급하여도 좋다. 접속 제어 회로(CCNT)는, 판독 동작시에서, 메모리(MEM)의 온도에 따라서 센스 앰프(SA)와 비트선(BL, /BL)과의 접속을 해제하는 분리 동작을 실행 또는 금지하는 분리 제어 회로로서 동작한다.
센스 앰프 영역(SAA)에 있어서, 프리차지 회로(PRE), 접속 스위치(BT), 칼럼 스위치(CSW) 및 센스 앰프(SA)는, 예컨대 각 메모리 블록(RBLK0-3)의 양측에 배치되어 있다. 즉, 서로 인접하는 한 쌍의 메모리 블록(RBLK)(예컨대 RBLK0-1) 사이에 배치되는 센스 앰프(SA)는, 한 쌍의 메모리 블록(RBLK)에 공유된다(공유 센스 앰프 방식).
각 센스 앰프(SA)는, 센스 앰프 활성화 신호[PSA, NSA(PSA0-4, NSA0-4)]에 동기하여 동작한다. 센스 앰프 활성화 신호(PSA, NSA)는, 도 1에 도시한 코어 제어 회로(14)로부터 출력되는 센스 앰프 제어 신호(LEZ)에 동기하는 신호이다. 센스 앰프 활성화 신호(PSA, NSA)의 신호선은, 센스 앰프(SA)의 블록마다 배선된다. 각 칼럼 스위치(CSW)는, 칼럼 스위치 신호[CL(CLO-CL4)]에 동기하여 센스 앰프(SA)의 상보의 출력을 데이터선(DT, /DT)에 접속한다. 칼럼 스위치 신호(CL)는, 칼럼 제어 신호(CLZ)에 동기하는 신호이다. 칼럼 스위치 신호(CL)의 신호선은, 데이터 단자(DQ)의 비트 수에 대응하는 칼럼 스위치(CSW)의 그룹마다 배선된다. 데이터선(DT, /DT)은, 도시하지 않는 스위치 회로를 통해 데이터 버스(DB)에 접속된다.
접속 스위치(BT)의 각 블록은, 스위치 제어 신호[MUX(MUX0-3)]에 동기하여 동작한다. 스위치 제어 신호(MUX0-3)의 각 신호선은, 접속 스위치(BT)의 블록마다 배선되어 있다. 스위치 제어 신호(MUX)는, 비트 제어 신호(MCLK)에 동기하는 신호 이다. 각 프리차지 회로(PRE)는, 프리차지 제어 신호[BRS(BRS0L-BRS3L, BRS0R-BRS3R)]에 동기하여 비트선(BL, /BL)을 프리차지 전압선(VPR)에 접속한다. 프리차지 제어 신호(BRS)의 신호선은, 프리차지 회로(PRE)의 블록마다 배선되어 있다. 프리차지 제어 신호(BRS)는, 프리차지 제어 신호(BRSZ)에 동기하는 신호이다.
도 3은, 메모리 블록(RBLK1-2) 사이에 배치되는 센스 앰프 영역(SAA)의 상세를 도시하고 있다. 예컨대 도면은 하나의 데이터 단자(DQ)에 대응하는 센스 앰프 영역(SAA)의 일부를 도시하고 있다. 메모리(MEM)가 16 비트의 데이터 단자(DQ)를 가질 때, 데이터 단자(DQ)마다 도 3의 회로가 형성된다.
프리 차지 제어 신호선[BRS1R(또는 BRS2L)]은, 센스 앰프 영역(SAA)의 프리차지 회로(PRE)에 공통으로 접속된다. 스위치 제어 신호선[MUX1(또는 MUX2)]은, 센스 앰프 영역(SAA)의 접속 스위치(BT)에 공통으로 접속된다. 접속 스위치(BT)(분리 회로)는, nMOS 트랜지스터를 포함하고, 비트선[BL(/BL)]과 센스 앰프(SA)의 비트선[SBL(/SBL)]을 접속하는 접속 동작을 실행하며, 또는 비트선[BL(/BL)]과 센스 앰프(SA)의 비트선[SBL(/SBL)]과의 접속을 해제하는 분리 동작을 실행한다. 비트선[BL, SBL(또는 /BL, /SBL)]의 접속의 강도[접속 스위치(BT)의 온 저항]는, 접속 스위치(BT)의 게이트에 공급되는 스위치 제어 신호[MUX(MUX1, MUX2)]의 전압에 의존하여 변화된다. 센스 앰프 활성화 신호선(PSA2, NSA2)은, 센스 앰프 영역(SAA)의 센스 앰프(SA)에 공통으로 접속된다. 칼럼 스위치 신호선(CL20-22)은, 칼럼 스위치(CSW)에 각각 접속된다. 센스 앰프 영역(SAA)은, 일반적인 DRAM과 동일한 구성을 위해, 상세한 설명은 생략한다.
도 4는, 도 2에 도시한 접속 제어 회로(CCNT)의 예를 도시하고 있다. 도 2에 도시한 접속 제어 회로(CCNT0L-3L, 0R-3R)는, 서로 동일한 회로이기 때문에, 여기서는, 메모리 블록(RBLK2)에 대응하는 접속 제어 회로[CCNT2L(또는 CCNT2R)]에 대해서 설명한다.
접속 제어 회로(CCNT)는, 스위치 제어 신호선(MUX)을 제1 고레벨 전압(VPP)으로 설정하기 위한 pMOS 트랜지스터(PM1), 스위치 제어 신호선(MUX)을 제2 고레벨 전압(VOO)으로 설정하기 위한 pMOS 트랜지스터(PM2), 스위치 제어 신호선(MUX)을 저레벨 전압(VMUX)으로 설정하기 위한 nMOS 트랜지스터(NM1-2), 스위치 제어 신호선(MUX)을 접지 전압(VSS)으로 설정하기 위한 nMOS 트랜지스터(NM3)를 갖고 있다.
pMOS 트랜지스터(PM1)는, 메모리 블록(RBLK2)이 액세스될 때에(AD2Z=고레벨), 비트 제어 신호(MCLK)의 상승 에지로부터 지연 회로(DLY1)의 지연 시간 후에 온하고, 비트 제어 신호(MCLK)의 하강 에지에 동기하여 오프한다. pMOS 트랜지스터(PM2)는, 비트 제어 신호(MCLK)의 저레벨 기간에, 스위치(SW1 또는 SW2)를 통해 전달되는 저레벨과, 저레벨의 비선택 신호(UNSELZ)에 따라서 온한다. 또한, pMOS 트랜지스터(PM2)는, 온도 신호(TEMP)가 저레벨일 때에[고온 상태, 스위치(SW1)가 온], 비트 제어 신호(MCLK)의 상승 에지로부터 지연 시간(DLY1)만큼 온한다. 스위치(SW1-2)는, 예컨대 CMOS 트랜스미션 게이트이다.
nMOS 트랜지스터(NM1)는, 온도 신호(TEMP)가 고레벨일 때에(저온 상태), 비트 제어 신호(MCLK)의 상승 에지로부터 지연 시간(DLY1)만큼 온한다. nMOS 트랜지스터(NM2)는, 온도 신호(TEMP)가 고레벨일 때에 온한다. nMOS 트랜지스터(NM3)는, 메모리 블록(RBLK2)이 액세스되지 않을 때에(AD2Z=저레벨), 비트 제어 신호(MCLK)의 고레벨 기간에 온한다.
도 5는, 도 1에 도시한 메모리(MEM)가 탑재되는 시스템(메모리 시스템)의 예를 도시하고 있다. 시스템(SYS)은, 예컨대 휴대 전화 등의 휴대기기의 일부를 구성한다. 또한, 후술하는 실시형태에서도, 온도 검출 회로(TSENS1)를 제외하고, 도 5와 동일한 시스템이 구성된다. 시스템(SYS)은, 리드 프레임 등의 패키지 기판 위에 복수의 칩이 탑재된 시스템 인 패키지(SiP)를 갖고 있다. 또는 시스템(SYS)은, 패키지 기판 위에 복수의 칩이 적층된 멀티 칩 패키지(MCP)를 갖고 있다. 또는, 시스템(SYS)은 실리콘 기판 위에 복수의 매크로가 집적된 시스템 온 칩(SoC)을 갖고 있다. 또한 시스템(SYS)은 칩 온 칩(CoC) 또는 패키지 온 패키지(PoP)의 형태로 구성되어도 좋다.
SiP는, 도 1에 도시한 메모리(MEM), 메모리(MEM)를 액세스하는 메모리 컨트롤러(MCNT), 플래시 메모리(FLASH), 플레시 메모리(FLASH)를 액세스하는 메모리 컨트롤러(FCNT), 시스템 전체를 제어하는 CPU(컨트롤러), 및 온도 검출 회로(TSENS1)를 갖고 있다. CPU 및 메모리 컨트롤러(PSCNT, MCNT)는, 시스템 버스(SBUS)에 의해 서로 접속되어 있다. SiP는, 외부 버스(SCNT)를 통해 상위의 시스템에 접속된다. CPU는, 메모리(MEM)의 판독 동작을 행하기 위해 커맨드 신호 및 어드레스 신호(어드레스 정보)를 출력하고, 판독 데이터 신호를 메모리(MEM)로부터 수신하며, 메모리(MEM)의 기록 동작을 행하기 위해, 커맨드 신호, 어드레스 신호 및 기록 데이터 신호를 출력한다. 또한 CPU는, FLASH의 액세스 동작(판독 동작, 프로그램 동작 또 는 소거 동작)을 행하기 위해, 커맨드 신호, 어드레스 신호 및 기록 데이터 신호를 FLASH에 출력하거나, 또는 FLASH로부터 판독 데이터 신호를 수신한다.
메모리 컨트롤러(MCNT)는, CPU로부터의 커맨드 신호, 어드레스 신호 및 기록 데이터 신호에 기초하여, 메모리(MEM)에 커맨드 신호(CMD), 어드레스 신호(AD)(어드레스 정보) 및 기록 데이터 신호(DQ)를 출력하고, 메모리(MEM)로부터의 판독 데이터 신호(DQ)를 CPU에 출력한다. 메모리 컨트롤러(FCNT)도 마찬가지이다. 또한, 시스템(SYS)에 메모리 컨트롤러(MCNT)를 설치하지 않고, 메모리(MEM)의 판독 동작 및 기록 동작을 행하기 위한 커맨드 신호(CMD) 및 어드레스 신호(AD)를, CPU로부터 메모리(MEM)에 직접 출력하여도 좋다.
온도 검출 회로(TSENS1)는, 시스템(SYS) 내[=메모리(MEM) 내]의 온도를 검출하고, 검출한 온도에 따라서 온도 신호(TEMP)를 출력한다. 전술한 바와 같이, 온도 신호(TEMP)는, 메모리(MEM) 내의 온도가 높을 때에(예컨대 60℃ 이상; 제2 온도), 저레벨로 설정되고, 메모리(MEM) 내의 온도가 낮을 때에(예컨대 60℃ 미만; 제1 온도), 고레벨로 설정된다. 즉, 온도 검출 회로(TSENS1)는 60℃를 검출한다.
도 6은, 도 5에 도시한 온도 검출 회로(TSENS1)의 예를 도시하고 있다. 온도 검출 회로(TSENS1)는, 전원선(VDD)과 접지선(VSS) 사이에 직렬로 배치된 저항(R1, R2)과, 전원선(VDD)과 접지선(VSS) 사이에 직렬로 배치된 저항(R3), NPN 트랜지스터(TR1), 및 노드(VR0, VR1)의 전압을 비교하는 콤퍼레이터(CMP)를 갖고 있다. 노드(VR0)의 전압은, 온도의 상승과 함께 상승한다. 노드(VR1)의 전압은 온도의 상승과 함께 감소한다.
도 7은, 도 5에 도시한 온도 검출 회로(TSENS1)의 동작을 도시하고 있다. 도 6에 도시한 콤퍼레이터(CMP)는, 노드(VR0)의 전압이 노드(VR1)의 전압보다 낮을 때에[저온 상태(LT)], 고레벨의 온도 신호(TEMP)를 출력한다. 콤퍼레이터(CMP)는, 노드(VR0)의 전압이 노드(VR1)의 전압보다 높을 때에[고온 상태(HT)], 저레벨의 온도 신호(TEMP)를 출력한다. 저온 상태(LT)와 고온 상태(HT)의 경계는, 예컨대 60℃이다.
도 8은, 선택된 메모리 블록(RBLK)에 대응하는 접속 제어 회로(CCNT)의 동작을 도시하고 있다. 메모리(MEM)의 온도가 높을 때[TEMP=저레벨(L)], 스위치 제어 신호(MUX)는, 비트 제어 신호(MCLK)가 활성화된 후에도 제2 고레벨 전압(VOO)에 유지된다. 이것에 의해, 접속 스위치(BT)는, 액세스 동작이 시작될 때에 온을 계속한다(분리 동작의 금지). 스위치 제어 신호(MUX)는, 지연 시간(DLY1) 후에 제1 고레벨 전압(VPP)으로 변화되고, 비트 제어 신호(MCLK)의 비활성화에 응답하여 제2 고레벨 전압(VOO)으로 변화된다.
메모리(MEM)의 온도가 낮을 때[TEMP=고레벨(H)], 스위치 제어 신호(MUX)는, 지연 시간(DLY1) 동안, 저레벨 전압(VMUX)으로 설정된다. 이것에 의해, 접속 스위치(BT)는, 액세스 동작이 시작될 때에 일시적으로 오프된다(분리 동작의 실행). 그 후, 비트 제어 신호(MCLK)가 고레벨일 동안, 스위치 제어 신호(MUX)는, 제1 고레벨 전압(VPP)에 유지된다.
도 9는, 비선택의 메모리 블록(RBLK)에 대응하는 접속 제어 회로(CCNT)의 동작을 도시하고 있다. 비선택의 메모리 블록(RBLK)에서는, 메모리(MEM)의 온도에 관 계없이, 스위치 제어 신호(MUX)는, 비트 제어 신호(MCLK)의 활성화중에 접지 전압(VSS)으로 설정된다. 이것에 의해, 액세스되지 않는 메모리 블록(RBLK)의 비트선(BL, /BL)과 센스 앰프(SA)와의 접속이 차단된다.
도 10은, 도 1에 도시한 메모리(MEM)의 판독 동작시의 시뮬레이션 파형을 도시하고 있다. 도면에서는, 메모리 블록(RBLK2)이 액세스되고, 비트선(BL)에 접속된 메모리셀(MC)로부터 저레벨이 판독되는 예를 도시하고 있다. 비트선(/BL)은, 참조 전압선으로서 작용한다. 상측의 파형은, 스위치 제어 신호(MUX2)가 고레벨(VOO 또는 VPP)에 유지될 때를 도시한다(분리 동작의 금지). 하측의 파형은, 스위치 제어 신호(MUX2)가 일시적으로 저레벨로 변화될 때를 도시한다(분리 동작의 실행). 워드선(WL), 센스 앰프 활성화 신호(PSA2-3, NSA2-3)의 파형은, 도면의 상측과 하측에서 서로 동일하다.
도면의 상측에서는, 판독 커맨드에 응답하여, 메모리 블록(RBLK2)에 대응하는 스위치 제어 신호(MUX2)가 전압(VOO)으로부터 전압(VPP)으로 변화된다[도 10(a)]. 이것에 의해, 접속 스위치(BT)의 온 저항이 내려가기 때문에, 메모리셀(MC)로부터 비트선(BL)에 판독되는 전하는, 센스 앰프(SA)의 비트선(SBL)에 확실하게 전달된다.
스위치 제어 신호(MUX)가 전압(VPP)으로 변화된 후, 워드선(WL)이 활성화된다[도 10(b)]. 워드선(WL)의 활성화에 의해, 메모리셀(MC)로부터 비트선(BL)에 전하가 판독되고, 비트선(BL)의 전압이 내려간다[도 10(c)]. 그리고, 비트선(BL)과, 참조 전압선으로서 작용하는 비트선(/BL)과의 전압차가 생긴다. 메모리셀(MC) 내의 기억 노드(STR)의 전압은, 전하의 판독과 함께 상승한다[도 10(d)]. 여기서, 기억 노드(STR)는, 메모리셀(MC) 내의 트랜스퍼 트랜지스터와 커패시터의 접속 노드이다.
워드선(WL)의 활성화로부터 소정의 시간 후, 센스 앰프 활성화 신호(PSA2-3, NSA2-3)가 활성화되고, 센스 앰프(SA)가 증폭 동작을 시작한다[도 10(e)]. 센스 앰프(SA)의 비트선(SBL, /SBL)의 전압 차는 증폭된다[도 10(f)]. 접속 스위치(BT)가 온하고 있기 때문에, 비트선(SBL, /SBL)의 전압 변화에 따라, 비트선(BL, /BL)의 전압이 변화한다[도 10(g)]. 기억 노드(STR)의 전압은, 비트선(BL)의 전압에 추종하여 접지 전압(VSS)까지 변화한다[도 10(h)]. 비트선(SBL, /SBL)이 접지 전압(VSS) 및 내부 전원 전압(VII)까지 각각 변화된 후, 도시하지 않는 칼럼 선택 신호(CL)가 활성화되고, 비트선(SBL, /SBL) 위의 판독 데이터 신호가 리드 증폭기(RA) 및 데이터 입출력 회로(20)를 통해 메모리(MEM)의 외부에 출력된다.
한편, 도면의 하측에서는, 스위치 제어 신호(MUX2)는, 센스 앰프(SA)가 활성화되기 직전에, 일시적으로 저레벨(VMUX=0.7 V)로 변화된다[도 10(i)]. 스위치 제어 신호(MUX2)는, 센스 앰프(SA)가 증폭 동작을 시작한 후에 전압(VPP)까지 상승한다[도 10(j)].
스위치 제어 신호(MUX)가 저레벨을 위해, 센스 앰프(SA)가 증폭 동작을 시작할 때에, 센스 앰프(SA)와 비트선(BL, /BL)과의 접속은 일시적으로 차단된다(분리 동작의 실행). 구체적으로는, 접속 스위치(BT)는 센스 앰프(SA)가 활성화되기 직전에 오프하고, 센스 앰프(SA)의 활성화 후에 온한다. 여기서, 접속 스위치(BT)의 오 프는, 접속 스위치(BT)의 온 저항이 높아지는 것을 도시한다. 접속 스위치(BT)가 오프일 동안, 센스 앰프(SA)에서 증폭되는 신호는, 비트선(BL, /BL)에 전달되지 않는다. 따라서, 센스 앰프(SA)의 활성화에 의해 발생하는 비트선(BL, /BL)의 커플링 노이즈를 방지할 수 있고, 메모리(MEM)의 오동작을 방지할 수 있다.
센스 앰프(SA)의 비트선(SBL, /SBL)은, 배선 용량이 작기 때문에, 접지 전압(VSS) 및 내부 전원 전압(VII)까지 급속히 변화된다. 비트선(BL, /BL)의 전압은 스위치 제어 신호(MUX)의 고레벨에의 변화에 응답하여, 비트선(SBL, /SBL)에 추종하여 변화한다[도 10(k)].
스위치 제어 신호(MUX)가 저레벨일 동안, 접속 스위치(BT)의 온 저항이 높아지기 때문에, 센스 앰프(SA)에 의한 비트선(BL, /BL)의 구동은 지연된다. 예컨대 도면에 원으로 도시한 바와 같이, 비트선(/BL)의 전압이 전압(VII)의 90%가 될 때까지의 시간은, 스위치 제어 신호(MUX)가 고레벨(VOO, VPP)에 유지될 때에 비해 늦어진다. 비트선(SBL, /SBL)의 전압 변화도, 비트선(BL, /BL)의 전압 변화와 마찬가지이다. 바꿔 말하면, 스위치 제어 신호(MUX)가 일시적으로 저레벨로 변화될 때, 판독 액세스 시간은 길어진다. 판독 액세스 시간이 길어짐으로써, 판독 사이클 시간도 길어진다. 판독 액세스 시간은, 판독 커맨드가 공급된 후 판독 데이터 신호가 데이터 단자(DQ)에 출력되기까지의 시간이다. 판독 사이클 시간은, 판독 커맨드의 최소 공급 간격이다.
도 11은, 도 1에 도시한 메모리(MEM)의 판독 동작을 도시하고 있다. 이 예에서도, 메모리 블록(RBLK2)이 액세스되고, 비트선(BL)에 접속된 메모리셀(MC)로부터 저레벨이 판독된다. 또한, 후술하는 실시형태의 판독 동작에서도, 메모리 블록(RBLK2)이 액세스되고, 비트선(BL)에 접속된 메모리셀(MC)로부터 저레벨이 판독되는 예에 대해서 설명한다.
도면 중앙에 도시하는 바와 같이, 메모리(MEM)의 온도가 낮을 때[TEMP=H, 저온 상태(LT)], 분리 동작을 실행하기 때문에, 스위치 제어 신호(MUX2)가 일시적으로 저레벨로 변화된다[도 11(a)]. 이것에 의해, 도 10에 도시한 바와 같이, 비트선(BL, /BL)의 증폭 시작 타이밍은 늦어진다[도 11(b)]. 그러나, 칩 온도가 낮을 때, 트랜지스터의 동작 속도는 높아지고, 배선을 흐르는 전류량은 증가한다. 이 때문에 비트선(BL, /BL)이 전압(VSS, VII)까지 변화되는 시간은, 메모리(MEM)의 온도가 높을 때[TEMP=L, 고온 상태(HT)]와 거의 동일하게 된다[도 11(c)].
따라서, 도면에 원으로 도시한 바와 같이, 칼럼 스위치(CSW)의 온 타이밍은, 저온 상태(LT)와 고온 상태(HT)에서 동일하게 할 수 있다[도 11(d)]. 바꿔 말하면, 센스 앰프(SA)의 활성화 기간 SA-ON을 저온 상태(LT)와 고온 상태(HT)에서 동일하게 할 수 있고, 칼럼 스위치(CSW)의 온 기간 CL-ON을 저온 상태(LT)와 고온 상태(HT)에서 동일하게 할 수 있다. 또한, 예컨대 활성화 기간 SA-ON 및 온 기간 CL-ON은, 도 12에 도시하는 기록 동작에 기초하여 설계되고, 판독 동작과 기록 동작에서 동일한 기간이다.
한편, 도면의 하측에 도시하는 본 실시형태의 적용 전에서는, 메모리(MEM)의 온도에 관계없이, 스위치 제어 신호(MUX)는 항상 일시적으로 저레벨로 변화한다[도 11(e)]. 예컨대 고온 상태(HT)에서는, 비트선(BL, /BL)의 증폭 시작 타이밍은 시간 이 늦어진다[도 11(f)]. 이것에 의해, 도면에 원으로 도시한 바와 같이, 칼럼 스위치(CSW)의 온 타이밍은, 본 실시형태에 비해 시간이 늦어지고[도 11(g)], 활성화 기간 SA-ON 및 온 기간 CL-ON은, 본 실시형태에 비해 길어진다. 이 결과, 판독 액세스 시간 및 판독 사이클 시간은 길어진다.
도 12는, 도 1에 도시한 메모리(MEM)의 기록 동작을 도시하고 있다. 이 예에서는, 메모리 블록(RBLK2)이 액세스되고, 비트선(BL)에 접속되며, 저레벨을 유지하고 있는 메모리셀(MC)에 고레벨이 기록된다. 기록 동작에 있어서도, 판독 동작과 마찬가지로, 메모리(MEM)의 온도가 낮을 때에[저온 상태(LT)], 분리 동작을 실행한다. 이 때문에, 스위치 제어 신호(MUX)는 일시적으로 저레벨로 변화된다[도 12(a)]. 그러나, 비트선(BL, /BL)이 전압(VSS, VII)까지 변화되는 시간은, 도 11과 마찬가지로, 메모리(MEM)의 온도가 높을 때[고온 상태(HT)]와 거의 동일하게 된다[도 12(b)].
따라서, 도면에 원으로 도시한 바와 같이, 칼럼 스위치(CSW)의 오프 타이밍은, 저온 상태(LT)와 고온 상태(HT)에서 동일하게 할 수 있다[도 12(c)]. 바꿔 말하면, 센스 앰프(SA)의 활성화 기간 SA-ON을 저온 상태(LT)와 고온 상태(HT)에서 동일하게 할 수 있고, 칼럼 스위치(CSW)의 온 기간 CL-ON을 저온 상태(LT)와 고온 상태(HT)에서 동일하게 할 수 있다. 이 결과, 기록 액세스 시간 및 기록 사이클 시간은 길어진다.
한편, 본 실시형태의 적용 전에서는, 스위치 제어 신호(MUX)는, 항상 일시적으로 저레벨로 변화한다[도 12(d)]. 이 때문에, 고온 상태(HT)에서는, 비트선(BL, /BL)의 증폭 시작 타이밍은 시간이 늦어진다[도 12(e)]. 이것에 의해, 도면에 원으로 도시한 바와 같이, 칼럼 스위치(CSW)의 오프 타이밍은, 본 실시형태에 비해 늦어지고[도 12(f)], 활성화 기간 SA-ON 및 온 기간 CL-ON은, 본 실시형태에 비해 길어진다. 이 결과, 기록 액세스 시간 및 기록 사이클 시간은 길어진다.
이상, 이 실시형태에서는, 반도체 메모리(MEM)의 온도에 따라서 센스 앰프(SA)와 비트선[BL(또는 /BL)]을 접속하는 접속 스위치(BT)의 분리 동작의 실행/금지를 제어함으로써, 센스 앰프(SA)의 동작에 따르는 비트선(BL, /BL)의 노이즈의 발생을 방지할 수 있고, 액세스 시간에 영향을 미치는 것을 방지할 수 있다. 구체적으로는, 회로의 동작 속도가 빠르고, 노이즈가 발생하기 쉬운 저온시에만 분리 동작을 실행하며, 회로의 동작 속도가 느리고, 노이즈가 잘 발생하지 않는 고온시에만 분리 동작을 금지함으로써, 오동작을 방지하여 액세스 시간 및 사이클 시간을 단축할 수 있다.
도 13은, 다른 실시형태에서의 반도체 메모리(MEM)를 도시하고 있다. 전술한 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이것 등에 대해서는, 상세한 설명을 생략한다. 이 실시형태에서는, 도 6에 도시한 온도 검출 회로(TSENS1)가 메모리 칩(MEM) 내에 형성되어 있다. 즉, 스위치 제어부(SCNT) 내의 도시하지 않는 접속 제어 회로(CCNT)(분리 제어 회로)는, 데이터의 판독 동작시에서, 메모리(MEM) 내의 온도 검출 회로(TSENS1)로부터 출력되는 온도 신호(TEMP)에 따라서 센스 앰프(SA)와 비트선(BL, /BL)과의 분리 동작을 실행 또는 금지한다. 그 외의 구성은, 도 1과 동일하다. 메모리(MEM)를 탑재하는 시스템(SYS) 은, SiP(또는 MCP, SoC, CoC, PoP) 위에 온도 검출 회로(TSENS1)를 갖고 있지 않은 것을 제외하고, 도 5와 동일하다. 반도체 메모리(MEM)는 도 1과 마찬가지로, DRAM이다.
이상, 이 실시형태에서도, 전술한 실시형태와 같은 효과를 얻을 수 있다. 또한 이 실시형태에서는, 온도 검출 회로(TSENS1)가 메모리 칩(MEM) 내에 형성되기 때문에, 메모리(MEM) 내의 온도를 정확히 검출할 수 있다.
도 14는, 다른 실시형태에서의 반도체 메모리(MEM)을 도시하고 있다. 전술한 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이것 등에 대해서는, 상세한 설명을 생략한다. 이 실시형태의 메모리(MEM)는, 커맨드 디코더(12A), 모드 레지스터(22A) 및 온도 검출 회로(TSENS2)를 갖고 있다. 그 외의 구성은, 도 13과 동일하다. 반도체 메모리(MEM)는, 도 1과 마찬가지로, DRAM이다.
커맨드 디코더(12A)는, 도 1에 도시한 커맨드 디코더(12)의 기능에 추가로, 모드 레지스터(22A)를 설정하기 위한 모드 레지스터 설정 커맨드 신호(MRSZ)를 출력하는 기능을 갖고 있다. 모드 레지스터 설정 커맨드 신호(MRSZ)는, 통상의 액세스 동작으로서는 사용하지 않는 조합의 커맨드 신호(CMD)(제어 신호)를 받을 때에 출력된다. 예컨대 커맨드 디코더(12A)는, 저레벨의 /RAS 신호와 저레벨의 /CAS 신호가 동시에 받았을 때에, 모드 레지스터 설정 커맨드 신호(MRSZ)를 활성화한다.
모드 레지스터(22A)는, 모드 레지스터 설정 커맨드 신호(MRSZ)에 동기하여, 예컨대 로우 어드레스 신호(RAD)의 값에 따라서 설정되는 복수의 레지스터를 갖고 있다. 또한, 모드 레지스터(22A)는 칼럼 어드레스 신호(CAD) 또는 데이터 신호(DQ) 에 의해 설정되어도 좋다. 또한, 모드 레지스터(22A)는 컨피규레이션 레지스터라고도 칭한다.
모드 레지스터(22A)는, 레지스터에 설정된 값에 따른 모드 신호를 출력한다. 코어 제어 회로(14), 데이터 입출력 회로(20) 및 메모리 코어(CORE) 중 적어도 어느 하나와, 온도 검출 회로(TSENS2)는, 모드 신호에 따른 동작 모드에서 동작한다. 예컨대 메모리(MEM)가 클록 동기 타입일 때, 모드 레지스터(22A)에 리드 레이턴시나 버스트 길이가 설정된다. 리드 레이턴시는, 리드 커맨드를 받은 후 리드 데이터의 출력이 시작되기까지의 클록 수이다. 버스트 길이는, 1회의 리드 커맨드에 응답하여 데이터 단자(DQ)로부터 출력되는 데이터 신호의 출력 회수, 및 1회의 라이트 커맨드에 응답하여 데이터 단자(DQ)에서 받는 데이터 신호의 입력 회수이다.
예컨대 온도 검출 회로(TSENS2)는, 모드 신호(MD0-1)(제어 신호)에 따라서 온도 신호(TEMP)를 고레벨로 고정하는 풀업 회로 및 모드 신호(MD0-1)에 따라서 온도 신호(TEMP)를 저레벨로 고정하는 풀다운 회로를 갖고 있다. 그 외의 구성은, 도 6에 도시한 온도 검출 회로(TSENS1)와 동일하다. 예컨대 온도 검출 회로(TSENS2)는, 논리 "00"의 모드 신호(MD0-1)를 받았을 때에, 도 7과 동일한 동작을 실행한다. 이것에 의해, 접속 제어 회로(CCNT)는, 온도 신호(TEMP)에 따라서, 분리 동작을 실행 또는 금지한다. 온도 검출 회로(TSENS2)는, 논리 "01"의 모드 신호(MD0-1)를 받았을 때에, 온도에 관계없이 온도 신호(TEMP)를 항상 고레벨로 설정한다. 이것에 의해, 도 8에 도시한 바와 같이, 접속 제어 회로(CCNT)는, 항상 저온 상태(LT)에서 동작하고, 액세스되는 메모리 블록(RBLK)에 대응하는 스위치 제어 신 호(MUX)를 일시적으로 저레벨(VMUX)로 변화한다. 즉, 분리 동작은 항상 실행된다.
한편, 온도 검출 회로(TSENS2)는, 논리 "10"의 모드 신호(MD0-1)를 받았을 때에, 온도에 관계없이 온도 신호(TEMP)를 항상 저레벨로 설정한다. 이것에 의해, 도 8에 도시한 바와 같이, 접속 제어 회로(CCNT)는, 항상 고온 상태(HT)에서 동작하고, 액세스되는 메모리 블록(RBLK)에 대응하는 스위치 제어 신호(MUX)를 항상 고레벨(VOO 또는 VPP)에 유지한다. 즉, 분리 동작은 항상 금지된다.
이와 같이, 모드 신호(MD0-1)가 논리 "00"일 때, 온도 검출 회로(TSENS2)는, 메모리(MEM) 내의 온도에 기초하는 분리 동작을 제어한다. 제어 신호(MD0-1)가 논리 "01" 또는 "10"일 때, 온도 검출 회로(TSENS2)는, 메모리(MEM) 내의 온도에 기초하는 분리 동작을 제어하지 않고, 온도 신호(TEMP)를 고레벨 또는 저레벨로 고정한다. 모드 레지스터(22A)는, 메모리(MEM)의 외부로부터 공급되는 커맨드 신호(CMD)에 기초하여, 메모리(MEM) 내의 온도에 기초하는 분리 동작을 제어하는지의 여부를 설정하는 제어 허가 회로로서 동작한다.
이상, 이 실시형태에서도, 전술한 실시형태와 같은 효과를 얻을 수 있다. 또한, 이 실시형태에서는, 모드 레지스터(22A)의 설정값에 따라서, 센스 앰프(SA)와 비트선(BL, /BL)과의 분리 동작의 실행/금지를 설정할 수 있다. 따라서, 분리 동작의 사양이 상이한 복수종의 메모리(MEM)를 하나의 칩으로 실현할 수 있다.
도 15는, 다른 실시형태에서의 반도체 메모리(MEM)를 도시하고 있다. 전술한 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이것 등에 대해서는, 상세한 설명을 생략한다. 이 실시형태의 메모리(MEM)는, 퓨즈 회 로(24B)(프로그램 회로) 및 온도 검출 회로(TSENS3)를 갖고 있다. 그 외의 구성은, 도 14와 동일하다. 반도체 메모리(MEM)는 도 1과 마찬가지로, DRAM이다.
퓨즈 회로(24B)는, 예컨대 내장하는 퓨즈의 프로그램 상태(퓨즈 절단 정보)에 따라서 논리 "00", "01", "10" 중 어느 하나를 갖는 퓨즈 모드 신호(FMD0-1)(제어 신호)를 출력한다. 퓨즈 회로(24B)는, 퓨즈가 프로그램되어 있지 않을 때, 논리 "11"의 퓨즈 모드 신호(FMD0-1)를 출력한다. 퓨즈 모드 신호(FMD0-1)의 논리의 의미는, 도 14에 도시한 모드 신호(MD0-1)의 논리의 의미와 동일하다.
온도 검출 회로(TSENS3)는, 퓨즈 모드 신호(FMDO-1)를 받는 회로를 갖고 있다. 그 외의 구성은, 도 14에 도시한 온도 검출 회로(TSENS2)와 동일하다. 온도 검출 회로(TSENS3)는, 퓨즈 모드 신호(FMD0-1)가 논리 "11"일 때, 도 14와 마찬가지로, 모드 레지스터(22A)로부터의 모드 신호(MD0-1)의 논리에 따라서 온도 신호(TEMP)를 출력한다. 온도 검출 회로(TSENS3)는 퓨즈 모드 신호(FMD0-1)의 논리가 "11" 이외일 때, 모드 신호(MD0-1)의 값에 상관없이, 퓨즈 모드 신호(FMD0-1)의 논리에 따라서 온도 신호(TEMP)를 출력한다. 그리고, 접속 제어 회로(CCNT)(분리 제어 회로)는, 외부로부터의 제어 신호(MD0-1) 및 퓨즈 회로(24B)로부터의 제어 신호(FMD0-1) 중 적어도 어느 하나에 기초하여, 분리 동작을 제어하는지의 여부를 결정한다.
구체적으로는, 퓨즈 모드 신호(FMD0-1)의 논리가 "00"일 때, 도 7에 도시한 바와 같이, 온도 신호(TEMP)는 메모리(MEM)의 온도에 따라서 출력된다. 즉, 온도가 낮을 때에, 접속 스위치(BT)가 일시적으로 오프하는 분리 동작이 실행된다. 퓨즈 모드 신호(FMD0-1)의 논리가 "01"일 때, 온도 신호(TEMP)의 레벨은 고레벨로 고정된다. 이 때, 온도에 상관없이, 분리 동작이 항상 실행된다. 퓨즈 모드 신호(FMD0-1)의 논리가 "10"일 때, 온도 신호(TEMP)의 레벨은 저레벨로 고정된다. 이 때, 온도에 상관없이, 분리 동작이 항상 금지된다.
이 실시형태의 메모리(MEM)는, 예컨대 불량을 구제하기 위한 용장 회로(용장 워드선, 용장 비트선 및 용장 메모리 셀 등)와, 불량 어드레스 및 용장 회로의 사용을 지시하기 위한 용장 퓨즈 회로를 갖고 있다. 그리고, 불량의 구제 공정(용장 퓨즈 회로의 프로그램 공정)에 있어서, 퓨즈 회로(24B)가 프로그램된다. 프로그램에 의해, 3종류의 동작 사양을 갖는 메모리(MEM)가 제조된다. 동작 사양은, 온도에 따라서 분리 동작을 실행 또는 금지, 분리 동작을 항상 금지, 또는 분리 동작을 항상 실행 중 어느 하나이다. 또한, 구제 공정 전의 테스트 공정에서, 모드 레지스터(22A)를 이용하여 모드 신호(MD0-1)의 레벨을 전환하는 것에 의해 메모리(MEM)를 평가하고, 평가 결과에 따라서 퓨즈 회로(24B)가 프로그램되어도 좋다.
이상, 이 실시형태에서도, 전술한 실시형태와 같은 효과를 얻을 수 있다. 또한 이 실시형태에서는 1종류의 설계 데이터로 3 종류의 동작 사양을 갖는 메모리(MEM)를 제조할 수 있다. 또한, 모드 레지스터(22A)를 이용하여, 3종류의 동작 사양의 메모리(MEM)를, 퓨즈 회로(24B)를 프로그램하기 전에 평가할 수 있다.
도 16은, 다른 실시형태에서의 반도체 메모리(MEM)를 도시하고 있다. 전술한 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이것 등에 대해서는, 상세한 설명을 생략한다. 이 실시형태의 메모리(MEM)는, 도 15의 퓨즈 회로(24B) 대신에 퓨즈 모드 신호(FMD0-1)를 받는 외부 단자를 갖고 있다. 그 외의 구성은, 도 15와 동일하다. 반도체 메모리(MEM)는, 도 1과 마찬가지로, DRAM이다.
외부 단자(FMD0-1)는, 메모리(MEM)의 조립 공정에서, 예컨대 본딩 와이어에 의해, 전원선(VDD) 또는 접지선(VSS)에 접속된다. 이것에 의해, 조립 공정의 실시에 의해, 전술한 3종류의 사양을 갖는 메모리(MEM)가 제조된다.
이상, 이 실시형태에서도, 전술한 실시형태와 같은 효과를 얻을 수 있다. 또한 이 실시형태에서는 퓨즈 모드 단자(FMD0-1)를 전원선(VDD, VSS)에 직접 접속함으로써, 도 15에 도시한 퓨즈 회로(24B)를 이용하지 않고, 3종류의 동작 사양의 메모리(MEM)를 제조할 수 있다.
도 17은, 다른 실시형태에서의 반도체 메모리(MEM)를 도시하고 있다. 전술한 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이것 등에 대해서는, 상세한 설명을 생략한다. 이 실시형태의 메모리(MEM)는 퓨즈 회로(24C)(프로그램 회로) 및 온도 검출 회로(TSENS4)를 갖고 있다. 그 외의 구성은, 도 1과 동일하다. 반도체 메모리(MEM)는, 도 1과 마찬가지로, DRAM이다.
퓨즈 회로(24C)는, 예컨대 내장하는 퓨즈의 프로그램 상태에 따라서 트리밍 신호(FTRIM0-2) 중 어느 하나를 고레벨로 설정한다. 온도 검출 회로(TSENS4)는, 트리밍 신호(FTRIM0-2)에 따라서, 검출하는 온도를 조정한다. 예컨대 트리밍 신호(FTRIM0)가 고레벨일 때, 검출되는 온도는 상대적으로 낮아진다. 트리밍 신호(FTRIM2)가 고레벨일 때, 검출되는 온도는 상대적으로 높아진다. 트리밍 신 호(FTRIM1)가 고레벨일 때, 검출되는 온도는 도 7과 동일하다. 예컨대 퓨즈 회로(24C)는, 도 15와 마찬가지로, 불량의 구제 공정(용장 퓨즈 회로의 프로그램 공정)에 있어서 프로그램된다.
도 18은, 도 17에 도시한 온도 검출 회로(TSENS4)의 예를 도시하고 있다. 온도 검출 회로(TSENS4)는, 도 6에 도시한 온도 검출 회로(TSENS1)의 저항(R2) 대신에, 병렬로 접속된 저항(R20-R22)을 갖고 있다. 저항(R20)은, 상대적으로 높은 저항값을 갖는다. 저항(R21)은, 도 6에 도시한 저항(R2)과 동일한 저항값을 갖는다. 저항(R22)은, 상대적으로 낮은 저항값을 갖는다. 저항(R20-R22)은, nMOS 트랜지스터(NM20-22)를 통해 저항(R1)에 접속되어 있다. 트랜지스터(NM20-22)의 게이트는, 트리밍 신호(FTRIM0-2)를 각각 받고 있다.
도 19는, 도 18에 도시한 온도 검출 회로(TSENS4)의 동작을 도시하고 있다. 노드(VR0)의 전압은, 사용되는 저항(R20-R22 중 어느 하나)에 의해 상이하다. 예컨대 고레벨의 트리밍 신호(FTRIM0)가 출력되고, 저항(R20)이 사용될 때, 전압(VR0)은 상대적으로 높아지며, 검출 온도는 내려간다(예컨대 55℃). 고레벨의 트리밍 신호(FTRIM2)가 출력되고, 저항(R22)이 사용될 때, 전압(VR0)은 상대적으로 낮아지며, 검출 온도는 올라간다(예컨대 65℃).
본 실시형태에서는, 트리밍 신호(FTRIM0-2)에 의해, 온도 신호(TEMP)의 레벨이 변화되는 온도를 조정할 수 있다. 트리밍 신호(FTRIM0)가 고레벨일 때, 센스 앰프(SA)와 비트선(BL, /BL)과의 분리 동작을 실행하는 온도는 낮아진다. 트리밍 신호(FTRIM2)가 고레벨일 때, 센스 앰프(SA)와 비트선(BL, /BL)과의 분리 동작을 실 행하는 온도는 높아진다. 이와 같이, 온도 검출 회로(TSENS4)의 저항(R20-R22) 및 트랜지스터(NM20-22)는, 검출하는 온도를 조정하는 트리밍 회로로서 동작한다.
이상, 이 실시형태에서도, 전술한 실시형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시형태에서는, 분리 동작을 제어할 수 있는지의 여부를 판단하는 온도를 퓨즈 회로(24C)의 프로그램 상태에 따라서 변경할 수 있다. 제조된 메모리(MEM)의 전기적 특성에 따라서 퓨즈 회로(24C)를 프로그램함으로써, 분리 동작을 실행/금지하는 온도의 경계를 적합하게 설정할 수 있다.
도 20은, 다른 실시형태에서의 반도체 메모리(MEM)를 도시하고 있다. 전술한 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이것 등에 대해서는, 상세한 설명을 생략한다. 이 실시형태의 메모리(MEM)는, 커맨드 디코더(12A), 모드 레지스터(22C) 및 온도 검출 회로(TSENS5)를 갖고 있다. 그 외의 구성은, 도 17과 동일하다. 반도체 메모리(MEM)는, 도 1과 마찬가지로, DRAM이다.
모드 레지스터(22C)는, 모드 신호(MD0-1) 대신에 트리밍 신호(TRIM0-2)를 출력하는 것을 제외하고, 도 14에 도시한 모드 레지스터(22A)와 동일하다. 각 트리밍 신호(TRIM0-2)의 논리의 의미는, 도 17에 도시한 각 트리밍 신호(FTRIM0-2)의 논리의 의미와 동일하다.
온도 검출 회로(TSENS5)는, 도 18에 도시한 nMOS 트랜지스터(NM20-22)의 게이트에 접속되는 새로운 논리 회로(도시 생략)를 갖고 있다. 온도 검출 회로(TSENS5)의 그 외의 구성은, 도 18에 도시한 온도 검출 회로(TSENS4)와 동일하다. 논리 회로는, 트리밍 신호(FTRIM0-2, TRIM0-2)를 받아 동작한다.
온도 검출 회로(TSENS5)는, 트리밍 신호(FTRIM0, TRIM0) 중 어느 하나가 고레벨일 때에, nMOS 트랜지스터(NM20)를 온한다. 온도 검출 회로(TSENS5)는, 트리밍 신호(FTRIM1, TRIM1) 중 어느 하나가 고레벨일 때에, nMOS 트랜지스터(NM21)를 온한다. 온도 검출 회로(TSENS5)는, 트리밍 신호(FTRIM2, TRIM2) 중 어느 하나가 고레벨일 때에, nMOS 트랜지스터(NM22)를 온한다. 온도 검출 회로(TSENS5)는, 트리밍 신호(FTRIM0-2) 중 어느 하나가 고레벨일 때, 트리밍 신호(TRIM0-2)의 접수를 금지하고, 트리밍 신호(FTRIM0-2)에 따라서 동작한다.
이 실시형태에서는, 메모리(MEM)의 테스트 공정(제조 공정)에 있어서, 모드 레지스터(22C)를 이용하여, 온도 검출 회로(TSENS5)에 의한 검출 온도가 변경되고, 검출 온도의 최적값이 평가된다. 이와 같이, 모드 레지스터(22C)는, 외부로부터의 제어 신호(CMD, AD)에 기초하여 온도 검출 회로(TSENS5)[트리밍 회로(R20-22, NM20-22)]를 조정하는 트리밍 제어 회로로서 동작한다. 그리고, 평가 결과에 기초하여, 퓨즈 회로(24C)가 프로그램되고, 온도 검출 회로(TSENS5)의 검출 온도가 트리밍된다. 퓨즈 회로(24C)는, 전술한 바와 같이, 불량의 구제 공정에서 프로그램된다.
이상, 이 실시형태에서도, 전술한 실시형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시형태에서는, 모드 레지스터(22C)를 이용하여, 온도 검출 회로(TSENS5)의 검출 온도를, 퓨즈 회로(24C)를 프로그램하기 전으로 조정하고, 평가할 수 있다.
도 21은, 다른 실시형태에서의 반도체 메모리(MEM)를 도시하고 있다. 전술한 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이것 등에 대해서는, 상세한 설명을 생략한다. 이 실시형태의 메모리(MEM)는, 전압 생성 회로(16D) 및 온도 검출 회로(TSENS6)를 갖고 있다. 그 외의 구성은, 도 13과 동일하다. 반도체 메모리(MEM)는, 도 1과 같이, DRAM이다.
온도 검출 회로(TSENS6)는, 메모리(MEM)의 온도에 따라서 변화되는 검출 전압(VTEMP1)을 생성한다. 예컨대 검출 전압(VTEMP1)은, 도 7에 도시한 전압(VR0)에 따라 변화된다. 온도 검출 회로(TSENS6)의 그 외의 기능은, 도 6에 도시한 온도 검출 회로(TSENS1)와 동일하다. 전압 생성 회로(16D)는, 검출 전압(VTEMP1)에 따라서 저레벨 전압(VMUX)을 변화하는 기능을 갖고 있다. 예컨대 저레벨 전압(VMUX)은, 검출 전압(VTEMP1)이 낮을수록 낮아진다. 전압 생성 회로(16D)의 그 외의 기능은, 도 1에 도시한 전압 생성 회로(16)와 동일하다.
도 22는, 도 21에 도시한 메모리(MEM)의 저온 상태(LT)에서의 판독 동작을 도시하고 있다. 예컨대 도면의 상측의 파형, 중앙의 파형 및 하측의 파형은, 메모리(MEM)의 온도가 각각 0℃, 20℃, 40℃일 때를 도시하고 있다. 이와 같이, 스위치 제어 신호(MUX)(펄스 신호)의 파형은, 메모리(MEM)의 온도에 따라서 변화된다. 메모리(MEM)의 온도가 60℃ 이상일 때의 파형은, 도 11의 고온 상태(HT)의 파형과 동일하다.
이 실시형태에서는, 저온 상태(LT)일 때, 온도가 낮을수록(도면의 상측일수록), 스위치 제어 신호(MUX)의 저레벨 전압(VMUX)은 낮아지고, 분리 동작중인 접속 스위치(BT)의 온저항은 높아진다. 노이즈가 발생하기 쉬운 저온일수록 접속 스위 치(BT)를 확실하게 오프할 수 있기 때문에, 노이즈에 의한 오동작을 방지할 수 있다. 회로의 동작 속도는, 온도가 낮을 때일수록 빨라진다. 이 때문에, 분리 동작의 실행에 의한 액세스 시간의 증가는, 회로의 동작 속도의 향상에 의해 상쇄된다. 이것에 의해, 접속 스위치(BT)의 오프 시간에 의해 액세스 시간이 길어지는 것을 방지할 수 있다.
이상, 이 실시형태에서도, 전술한 실시형태와 같은 효과를 얻을 수 있다. 또한 이 실시형태에서는, 온도에 따라서 스위치 제어 신호(MUX)의 저레벨 전압(VMUX)을 변경함으로써, 분리 동작이 실행될 때에 판독 동작의 타이밍 마진이 저하되는 것을 방지할 수 있다.
도 23은, 다른 실시형태에서의 반도체 메모리(MEM)를 도시하고 있다. 전술한 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이것 등에 대해서는, 상세한 설명을 생략한다. 이 실시형태의 메모리(MEM)에서는, 접속 제어 회로(CCNT2)는, 온도 신호(TEMP)를 받지 않고 동작한다. 이 때문에, 온도 검출 회로(TSENS6)는, 온도 신호(TEMP)를 출력하지 않고, 검출 전압(VTEMP2)만을 출력한다. 그 외의 구성은, 도 21과 동일하다. 반도체 메모리(MEM)는 도 1과 마찬가지로, DRAM이다.
도 24는, 도 23에 도시한 접속 제어 회로(CCNT2)의 예를 도시하고 있다. 접속 제어 회로(CCNT2)는, 온도 신호(TEMP)를 받는 단자를 전원선(VII)에 접속하고 있다. 그 외의 구성은, 도 4와 동일하다. 접속 제어 회로(CCNT2)는, 비트선[BL(/BL)]과 센스 앰프(SA)의 비트선[SBL(/SBL)]과의 접속을 해제하는 분리 동작 을, 액세스 동작(판독 동작, 기록 동작 및 리프레시 동작)마다 항상 실행한다. 즉, 접속 스위치(BT)는, 센스 앰프(SA)가 활성화될 때마다 일시적으로 오프한다. 또한, 접속 제어 회로(CCNT)는, 메모리(MEM)의 온도에 따라서 변화되는 저레벨 전압(VMUX)을 받는다.
도 25는, 도 23에 도시한 메모리(MEM)의 판독 동작을 도시하고 있다. 도면의 상측의 파형, 중앙의 파형 및 하측의 파형에서의 메모리(MEM)의 온도는, 각각 저온(예컨대 0℃), 상온(예컨대 25℃) 및 고온(예컨대 70℃)이다. 메모리(MEM)의 온도가 낮을수록(도면의 상측일수록), 스위치 제어 신호(MUX)의 저레벨 전압(VMUX)은 낮아지고, 접속 스위치(BT)의 온저항은 높아진다. 온도가 낮을수록(도면의 상측일수록), 저레벨 전압(VMUX)은 높아지고, 분리 동작중인 접속 스위치(BT)의 온저항은 낮아지다. 이 때문에, 도 22의 동작과 동일한 효과를 얻을 수 있다.
이상, 이 실시형태에서도, 전술한 실시형태와 같은 효과를 얻을 수 있다. 또한, 이 실시형태에서는, 메모리(MEM)의 온도에 따라서 스위치 제어 신호(MUX)의 저레벨 전압(VMUX)을 변경함으로써, 온도 신호(TEMP)를 받지 않고, 분리 동작의 실행/금지를 서서히 전환할 수 있다. 바꿔 말하면, 접속 스위치(BT)의 온저항을 서서히 바꿈으로써, 분리 동작의 실행/금지를 전환할 수 있다.
도 26은, 다른 실시형태에서의 반도체 메모리(MEM)를 도시하고 있다. 전술한 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이것 등에 대해서는, 상세한 설명을 생략한다. 이 실시형태의 메모리(MEM)에서는, 온도 검출 회로(TSENS7)는, 온도 신호(TEMP) 및 검출 전압(VTEMP3)을 출력한다. 예컨대 검출 전압(VTEMP3)은, 도 7에 도시한 전압(VR0)에 따라 변화된다. 온도 검출 회로(TSENS7)는, 검출 전압(VTEMP3)이 검출 전압(VTEMP1)과 상이한 것을 제외하고, 도 21에 도시한 온도 검출 회로(TSENS6)와 동일하다. 접속 제어 회로(CCNT3)는, 온도 신호(TEMP) 및 검출 전압(VTEMP3)을 받아 동작한다. 메모리(MEM)의 그 외의 구성은, 도 1과 동일하다. 반도체 메모리(MEM)는, 도 1과 마찬가지로, DRAM이다.
도 27은, 도 26도에 도시한 접속 제어 회로(CCNT3)의 예를 도시하고 있다. 접속 제어 회로(CCNT3)는, 지연 회로(DLY1)의 전원선에 검출 전압(VTEMP3)이 공급되는 것을 제외하고, 도 4에 도시한 접속 제어 회로(CCNT)와 동일하다. 지연 회로(DLY1)의 지연 시간은, 검출 전압(VTEMP3)이 낮을 때에 길어지고, 검출 전압(VTEMP3)이 높을 때에 줄어든다. 지연 회로(DLY1)의 지연 시간은, 분리 동작을 실행할 때의 스위치 제어 신호(MUX)의 저레벨 기간을 도시한다. 즉, 지연 회로(DLY1)의 지연 시간은, 접속 스위치(BT)의 오프 기간(온 저항)을 도시한다.
도 28은, 도 26에 도시한 메모리(MEM)의 저온 상태(LT)에서의 판독 동작을 도시하고 있다. 예컨대 도면의 상측의 파형, 중앙의 파형 및 하측의 파형의 온도는, 메모리(MEM)의 온도가 각각 0℃, 20℃, 40℃일 때이다. 메모리(MEM)의 온도가 60℃ 이상일 때의 파형은, 도 11의 고온 상태(HT)의 파형과 동일하다. 온도가 낮을수록, 접속 스위치(BT)의 오프 기간은 길어지고, 온 저항은 높아진다. 온도에 의존하여 지연 시간(DLY1)의 지연 시간을 조정함으로써, 접속 스위치(BT)의 오프 기간(분리 동작의 타이밍)을 바꿀 수 있기 때문에, 도 22의 동작과 동일한 효과를 얻을 수 있다.
또한, 접속 제어 회로(CCNT) 내에 지연 회로(DLY1) 대신에 복수종의 지연 시간을 갖는 복수의 지연 회로를 형성하여도 좋다. 그리고, 메모리(MEM)의 온도에 따라서, 사용하는 지연 회로를 전환하여도, 도 28과 마찬가지로, 분리 동작의 타이밍을 바꿀 수 있다. 복수의 지연 회로 중 하나는, 예컨대 검출 전압(VTEMP3)을 디지털값으로 변환하고(A/D 변환), 디지털값으로 이용함으로써 선택할 수 있다. 또한, 도 23과 마찬가지로, 온도 신호(TEMP)를 접속 제어 회로(CCNT3)에 출력하지 않고, 접속 제어 회로(CCNT3)의 온도 신호 단자(TEMP)를 전원선(VII)에 접속하여도 좋다. 이 때, 도 25의 동작과 마찬가지로, 스위치 제어 신호(MUX)(펄스 신호)의 파형을 온도에 따라서 변경할 수 있다.
이상, 이 실시형태에서도, 전술한 실시형태와 동일한 효과를 얻을 수 있다. 또한, 이 실시형태에서는, 온도에 따라서 스위치 제어 신호(MUX)의 펄스의 타이밍을 변경함으로써, 분리 동작이 실행될 때에 판독 동작의 타이밍 마진이 저하되는 것을 방지할 수 있다.
도 29는, 다른 실시형태에서의 반도체 메모리(MEM)를 도시하고 있다. 예컨대 반도체 메모리(MEM)는 의사 SRAM 타입의 FCRAM(Fast Cycle RAM)이다. 의사 SRAM은, DRAM의 메모리셀(다이나믹 메모리셀)을 가지며, SRAM의 인터페이스를 갖는다. 메모리(MEM)는, 패키지에 봉입된 반도체 메모리 장치로서 설계되어도 좋고, 시스템 LSI 등에 탑재되는 메모리 마크로(IP)로서 설계되어도 좋다. 이 예의 메모리(MEM)는, 클록 비동기 타입이지만, 클록 동기 타입에 적용되어도 좋다.
메모리(MEM)는, 도 1의 커맨드 입력 회로(10), 커맨드 디코더(12), 코어 제 어 회로(14) 및 어드레스 입력 회로(18) 대신에 커맨드 입력 회로(10E), 커맨드 디코더(12E), 코어 제어 회로(14E) 및 어드레스 입력 회로(18E)를 갖고 있다. 또한, 메모리(MEM)는, 리프레시 요구 생성 회로(26E), 리프레시 어드레스 생성 회로(28E) 및 어드레스 셀렉터(30E)를 새롭게 갖고 있다. 그 외의 구성은, 접속 제어 회로(CCNT4)가 접속 제어 회로(CCNT)와 상이한 것을 제외하고, 도 1과 동일하다.
커맨드 입력 회로(10E)는, 칩 인에이블 신호/CE1, 기록 인에이블 신호/WE 및 출력 허가 신호/OE를, 커맨드 신호(CMD)로서 받는다. 커맨드 디코더(12E)는, 내부 커맨드 신호(ICMD)의 논리 레벨에 따라서, 메모리 코어(CORE)의 판독 동작 및 기록 동작을 실행하기 위한 판독 커맨드 신호(RDP) 및 기록 커맨드 신호(WRP)를 출력한다.
코어 제어 회로(14E)는, 판독 커맨드 신호(RDP), 기록 커맨드 신호(WRP) 및 리프레시 요구 신호(RREQZ)(내부 리프레시 커맨드)에 따라서 액세스 동작(판독 동작, 기록 동작 또는 리프레시 동작)을 실행하기 위한 제어 신호(CNT)를 메모리 코어(CORE)에 출력한다. 또한, 코어 제어 회로(14E)는, 외부 액세스 커맨드[판독 커맨드 신호(RDP) 또는 기록 커맨드 신호(WRP)]와 내부 리프레시 커맨드(REFPZ)가 경합했을 때에, 우선 순위를 결정하는 아비터(ARB)를 갖고 있다. 코어 제어 회로(14E)는, 판독 동작을 실행할 때에 판독 신호(RDZ)를 활성화하고, 기록 동작을 실행할 때에 기록 신호(WRZ)를 활성화하며, 리프레시 동작을 실행할 때에 리프레시 신호(REF1Z)를 활성화한다. 또한, 코어 제어 회로(14E)는, 액세스 사이클중에 리프레시 동작이 삽입될 때, 리프레시 사이클 신호(REFSZ)를 출력한다.
어드레스 입력 회로(18E)는, 로우 어드레스 신호(RAD) 및 칼럼 어드레스 신호(CAD)를 상이한 어드레스 단자(AD)로 동시에 받는다. 즉, 이 실시형태의 메모리(MEM는, 어드레스 논멀티플렉스 방식을 채용하고 있다. 또한, 온도 검출 회로(TSENS1)를 메모리(MEM)의 외부에 형성하고, 도 1과 마찬가지로, 외부 단자를 통해 온도 신호(TEMP)를 받아도 좋다.
리프레시 요구 생성 회로(26E)는, 리프레시 요구 신호(RREQZ)를 주기적으로 생성한다. 리프레시 어드레스 생성 회로(28E)는, 리프레시 제어 신호(REFPZ)에 동기하여 리프레시 어드레스 신호(RFA)를 순차적으로 생성한다. 어드레스 셀렉터(30E)는, 리프레시 신호(REF1Z)가 고레벨일 때에 리프레시 어드레스신호(RFA)를 내부 로우 어드레스 신호(IRAD)로서 출력하고, 리프레시 신호(REF1Z)가 저레벨일 때에 외부 로우 어드레스 신호(RAD)를 내부 로우 어드레스 신호(IRAD)로서 출력한다.
도 30은, 도 29에 도시한 접속 제어 회로(CCNT4)의 예를 도시하고 있다. 접속 제어 회로(CCNT4)는, 도 4의 온도 신호 단자(TEMP)에 리프레시 사이클 신호(REFSZ)를 받는 논리 회로(LGC)를 갖고 있다. 그 외의 구성은 도 4와 동일하다.
논리 회로(LGC)는, 리프레시 사이클 신호(REFSZ)의 반전 논리와 온도 신호(TEMP)를 받는 AND 회로(마이너스 논리의 OR 회로)를 갖고 있다. 스위치 제어 신호(MUX)를 저레벨 전압(VMUX)으로 설정하기 위한 온도 신호(TEMPX)는, 온도 신호(TEMP)가 고레벨이고, 리프레시 사이클 신호(REFSZ)가 저레벨일 때만 활성화된다. 이 실시형태에서는, 센스 앰프(SA)와 비트선(BL, /BL)과의 분리 동작은, 저온 시에 리프레시 동작이 삽입되지 않는 액세스 사이클중에 실행된다. 바꿔 말하면, 리프레시 동작이 삽입되는 액세스 사이클로서는, 메모리(MEM)의 온도가 낮을 때에도 분리 동작이 금지된다. 아비터(ARB) 및 논리 회로(LGC)는, 데이터 판독 요구와 리프레시 요구가 경합할 때에, 메모리(MEM)의 온도에 관계없이 분리 동작을 금지하는 분리 금지 회로로서 동작한다.
도 31은, 도 29에 도시한 메모리(MEM)의 저온 상태(LT)에서의 판독 동작을 도시하고 있다. 도면의 상측의 파형은, 리프레시 동작(REF)이 삽입될 때를 도시하고 있다. 도면의 하측의 파형은, 리프레시 동작(REF)이 삽입될 때를 도시하고 있다. 판독 커맨드(RD)(데이터 판독 요구)와 리프레시 요구가 경합하고, 액세스 사이클(tRC)중에 리프레시 동작(REF)이 삽입될 때, 메모리(MEM)는, 액세스 사이클(tRC)중에 워드선(WL)을 2회 활성화하여, 리프레시 동작(REF)과 판독 동작(RD)을 실행해야 한다. 실제로는, 리프레시 동작(REF)을 실행하는 워드선(WL)과, 판독 동작(RD)을 실행하는 워드선(WL)은 서로 상이할 확률이 매우 높다. 이 때문에, 내부 회로의 타이밍 마진은, 리프레시 동작(REF)이 삽입되지 않을 때에 비해 대폭 작다. 타이밍 마진이 작을 때에, 분리 동작을 금지함으로써, 액세스 사이클(tRC)이 길어지는 것을 방지할 수 있다. 또한, 판독 액세스 시간을 짧게 할 수 있다. 특히 도시하지 않지만, 기록 동작에서도 마찬가지로, 액세스 사이클(tRC)이 길어지는 것을 방지할 수 있고, 기록 액세스 시간을 짧게 할 수 있다.
또한, 이 실시형태에서는, 리프레시 동작(REF)이 삽입될 때에, 리프레시 동작(REF)과 판독 동작(RD) 양쪽 모두에서, 분리 동작을 금지한다. 그러나, 리프레시 동작(REF)에서만 분리 동작을 금지하여도 좋다. 이것은, 리드 증폭기(RA) 및 데이터 입출력 회로(20)가 동작하지 않는 리프레시 동작(REF)에서는, 전원 노이즈 등이 상대적으로 작고, 비트선(BL, /BL)의 전압 변동이 작기 때문이다. 프레시 동작(REF)에서만 분리 동작을 금지할 때, 도 30에 도시한 논리 회로(LGC)에, 리프레시 사이클 신호(REFSZ) 대신에 리프레시 신호(REF1Z)를 공급하면 좋다.
이상, 이 실시형태에서도, 전술한 실시형태와 같은 효과를 얻을 수 있다. 또한, 이 실시형태에서는, 내부 회로의 타이밍 마진이 리프레시 동작의 삽입에 의해 작아질 때, 분리 동작을 금지함으로써, 액세스 사이클(tRC)이 길어지는 것을 방지할 수 있고, 판독 액세스 시간 및 기록 액세스 시간을 짧게할 수 있다.
도 32는, 다른 실시형태에서의 반도체 메모리(MEM)를 도시하고 있다. 전술한 실시형태에서 설명한 요소와 동일한 요소에 대해서는, 동일한 부호를 붙이고, 이것 등에 대해서는, 상세한 설명을 생략한다. 이 실시형태의 메모리(MEM)에서는, 도 29의 메모리(MEM)로부터 온도 검출 회로(TSENS1)를 삭제하고 있다. 그 외의 구성은, 접속 제어 회로(CCNT5)가, 접속 제어 회로(CCNT4)와 상이한 것을 제외하고, 도 29와 동일하다. 반도체 메모리(MEM)는, 도 29와 마찬가지로, 의사 SRAM 타입의 FCRAM이다.
도 33은, 도 32에 도시한 접속 제어 회로(CCNT5)의 예를 도시하고 있다. 접속 제어 회로(CCNT5)는, 온도 신호(TEMP) 대신에 리프레시 사이클 신호(REFSZ)를 받는 것을 제외하고, 도 4의 접속 제어 회로(CCNT)와 동일하다.
이 실시형태에서는, 리프레시 동작(REF)이 삽입되는 액세스 사이클에서는, 메모리(MEM)의 온도에 관계없이 분리 동작이 금지된다. 또한, 리프레시 동작(REF)이 삽입되지 않는 액세스 사이클에서는, 메모리(MEM)의 온도가 높을 때에도 분리 동작이 실행된다. 이상, 이 실시형태에서도, 전술한 실시형태와 동일한 효과를 얻을 수 있다.
또한, 전술한 실시형태는, DRAM 및 의사 SRAM 타입의 FCRAM에 적용하는 예에 대해서 진술했다. 그러나, 예컨대 전술한 실시형태는, 소위 공유 센스 앰프 방식을 채용하는 다른 반도체 메모리(SRAM 또는 강유전체 메모리 등)에 적용하여도 좋다.
도 1 내지 도 28에 도시한 실시형태는, 커맨드 입력 회로, 커맨드 디코더, 코어 제어 회로 및 어드레스 입력 회로를 변경하고, 리프레시 요구 생성 회로(26E), 리프레시 어드레스 생성 회로(28E) 및 어드레스 셀렉터(30E)를 새롭게 메모리(MEM)에 형성함으로써, 의사 SRAM 타입의 FCRAM에도 적용할 수 있다.
이상의 상세한 설명에 의해, 실시형태의 특징점 및 이점은 명백해질 것이다. 이것은, 특허청구범위가 그 정신 및 권리 범위를 일탈하지 않는 범위에서 전술과 같은 실시형태의 특징점 및 이점에까지 미치는 것을 의도하는 것이다. 또한, 이 기술분야에서 통상의 지식을 가진 자이면, 모든 개량 및 변경에 용이하게 상도할 수 있을 것이고, 발명성을 갖는 실시형태의 범위를 전술한 것에 한정하는 의도는 없으며, 실시형태에 개시된 범위에 포함되는 적당한 개량물 및 균등물에 의한 것도 가능하다.
도 1은 일 실시형태에서의 반도체 메모리.
도 2는 도 1에 도시한 메모리 코어의 개요.
도 3은 메모리 블록의 사이에 배치되는 센스 앰프 영역의 상세.
도 4는 도 2에 도시한 접속 제어 회로의 예.
도 5는 도 1에 도시한 메모리가 탑재되는 시스템(메모리 시스템)의 예.
도 6은 도 5에 도시한 온도 검출 회로의 예.
도 7은 도 5에 도시한 온도 검출 회로의 동작.
도 8은 선택된 메모리 블록에 대응하는 접속 제어 회로의 동작.
도 9는 비선택의 메모리 블록에 대응하는 접속 제어 회로의 동작.
도 10은 도 1에 도시한 메모리의 판독 동작시의 시뮬레이션 파형.
도 11은 도 1에 도시한 메모리의 판독 동작.
도 12는 도 1에 도시한 메모리의 기록 동작.
도 13은 다른 실시형태에서의 반도체 메모리.
도 14는 다른 실시형태에서의 반도체 메모리.
도 15는 다른 실시형태에서의 반도체 메모리.
도 16은 다른 실시형태에 있어서의 반도체 메모리.
도 17은 다른 실시형태에서의 반도체 메모리.
도 18은 도 17에 도시한 온도 검출 회로의 예.
도 19는 도 18에 도시한 온도 검출 회로의 동작.
도 20은 다른 실시형태에서의 반도체 메모리.
도 21은 다른 실시형태에서의 반도체 메모리.
도 22는 도 21에 도시한 메모리의 저온 상태에서의 판독 동작.
도 23은 다른 실시형태에서의 반도체 메모리.
도 24는 도 23에 도시한 접속 제어 회로의 예.
도 25는 도 23에 도시한 메모리의 판독 동작.
도 26은 다른 실시형태에서의 반도체 메모리.
도 27은 도 26에 도시한 접속 제어 회로의 예.
도 28은 도 26에 도시한 메모리의 저온 상태에서의 판독 동작.
도 29는 다른 실시형태에서의 반도체 메모리.
도 30은 도 29에 도시한 접속 제어 회로의 예.
도 31은 도 29에 도시한 메모리의 저온 상태에서의 판독 동작.
도 32는 다른 실시형태에서의 반도체 메모리.
도 33은 도 32에 도시한 접속 제어 회로의 예.
<부호의 설명>
10, 10E: 커맨드 입력 회로, 12, 12A, 12E: 커맨드 디코더, 14, 14E: 코어 제어 회로, 16, 16D: 전압 생성 회로, 18, 18E: 어드레스 입력 회로, 20: 데이터 입출력 회로, 22A, 22C: 모드 레지스터, 24B, 24C: 퓨즈 회로, 26E: 리프레시 요구 생성 회로, 28E: 리프레시 어드레스 생성회로, 30E: 어드레스 셀렉터, BL, /BL: 비트선; BT: 접속 스위치, CCNT, CCNT2-5, 접속 제어 회로, CORE: 메모리 코어, CSW: 칼럼 스위치; PRE: 프리차지 회로, RBLK: 메모리 블록, SA: 센스 앰프, SCNT: 스위치 제어부, TSENS1-7: 온도 검출 회로

Claims (10)

  1. 데이터 판독시에 있어서 센스 앰프와 비트선의 분리 동작을 행하는 반도체 기억 장치에 있어서,
    상기 반도체 기억 장치 내의 온도가 제1 온도인 경우에는 상기 분리 동작을 행하고,
    상기 반도체 기억 장치 내의 온도가 제2 온도인 경우에는 상기 분리 동작을 행하지 않는 것을 특징으로 하는 반도체 기억 장치.
  2. 제1항에 있어서, 제어 신호에 기초하여,
    상기 반도체 기억 장치 내의 온도에 기초하는 상기 분리 동작을 제어할지의 여부를 설정할 수 있는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 제1 온도는 상기 제2 온도보다 낮은 것을 특징으로 하는 반도체 기억 장치.
  4. 데이터 판독시에 있어서 센스 앰프와 비트선의 분리 동작을 행하는 분리 회로와,
    온도를 검출하는 온도 검출 회로와,
    검출된 온도에 기초하여 상기 분리 회로에 의한 상기 분리 동작의 실행/금지를 제어하는 분리 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제4항에 있어서, 상기 분리 제어 회로는, 외부로부터의 제어 신호 및 프로그램 회로로부터의 제어 신호 중 적어도 어느 하나에 기초하여, 상기 분리 동작을 제어하는지의 여부를 결정하는 것을 특징으로 하는 반도체 기억 장치.
  6. 워드선을 활성화하고,
    반도체 기억 장치 내의 온도가 제1 온도일 때, 센스 앰프와 비트선의 분리를 지시하는 분리 제어 신호를 활성화하며,
    반도체 기억 장치 내의 온도가 제2 온도일 때, 센스 앰프와 비트선의 분리를 지시하는 상기 분리 제어의 활성화를 금지하는 것을 특징으로 하는 반도체 기억 장치의 동작 방법.
  7. CPU와,
    상기 CPU로부터의 지시에 기초하는 데이터 판독시에 있어서 센스 앰프와 비트선의 분리 동작을 행하는 반도체 기억 장치를 포함하고,
    상기 반도체 기억 장치는,
    상기 반도체 기억 장치 내의 온도가 제1 온도인 경우에는 상기 분리 동작을 행하며,
    상기 반도체 기억 장치 내의 온도가 제2 온도인 경우에는 상기 분리 동작을 행하지 않는 것을 특징으로 하는 메모리 시스템.
  8. CPU와,
    상기 CPU로부터의 어드레스 정보에 기초하여 비트선을 선택하는 반도체 기억 장치를 포함하고,
    상기 반도체 기억 장치는,
    데이터 판독시에 있어서 센스 앰프와 비트선의 분리 동작을 행하는 분리 회로와,
    온도를 검출하는 온도 검출 회로와,
    검출된 온도에 기초하여 상기 분리 회로에 의한 상기 분리 동작의 실행/금지를 제어하는 분리 제어 회로를 포함하는 것을 특징으로 하는 메모리 시스템.
  9. 데이터 판독시에 있어서 센스 앰프와 비트선의 분리 동작을 행하는 반도체 기억 장치에 있어서,
    액세스 요구와 리프레시 요구가 경합할 때에, 상기 분리 동작을 금지하는 분리 금지 회로를 포함하고 있는 것을 특징으로 하는 반도체 기억 장치.
  10. 데이터 판독시에 있어서 센스 앰프와 비트선의 분리 동작을 행하는 분리 회로와,
    상기 분리 회로의 동작을 제어하기 위한 펄스 신호를 출력하고, 반도체 기억 장치 내의 온도에 기초하여 상기 펄스 신호의 파형을 변화시키는 분리 제어 회로를 포함하는 것을 특징으로 하는 반도체 기억 장치.
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