KR20060136296A

KR20060136296A - 반도체 메모리 및 반도체 메모리의 번인 시험 방법

Info

Publication number: KR20060136296A
Application number: KR1020050104222A
Authority: KR
Inventors: 신야 후지오카; 요시아키 오쿠야마; 야스히로 다카다; 다쓰히로 와타나베; 노부미 고다마
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2005-06-27
Filing date: 2005-11-02
Publication date: 2007-01-02

Abstract

본 발명은 비트선에의 전압 인가 패턴을 최적화하여, 번인 시험 시간을 단축하는 것을 과제로 한다.

비트선이 서로 교차하는 트위스트 구조를 갖는 비트선 쌍과, 비트선이 서로 평행한 비트위스트 구조를 갖는 비트선 쌍을 교대로 배치하여 구성된 반도체 메모리에 대하여 전압 인가 시간이 서로 같은 제1∼제6 단계의 번인 시험을 실시한다. 모든 비트선 사이에 인가되는 스트레스의 인가 시간을 전부 같게 할 수 있기 때문에, 비트선에의 스트레스의 인가 시간의 변동은 없다. 따라서, 메모리 셀의 특성이 번인 시험에 의해 과도하게 악화되는 것을 방지할 수 있다. 또한, 제1∼제6 단계에 있어서, 스트레스가 인가되지 않는 비트선의 수를 최소한으로 할 수 있다. 따라서, 스트레스가 인가되는 비트선의 비율을 높일 수 있어, 번인 시간을 단축할 수 있다. 이 결과, 시험 비용을 삭감할 수 있다.

Description

반도체 메모리 및 반도체 메모리의 번인 시험 방법{SEMICONDUCTOR MEMORY AND BURN-IN TEST METHOD OF SEMICONDUCTOR MEMORY}

도 1은 본 발명의 반도체 메모리의 제1 실시형태를 도시하는 블록도.

도 2는 도 1에 도시한 FCRAM의 개요를 도시하는 칩 레이아웃도.

도 3은 도 2의 파선 테두리 안의 영역을 상세히 도시하는 레이아웃도.

도 4는 도 3에 도시한 경계 영역을 상세히 도시하는 회로도.

도 5는 도 1에 도시한 프리차지 전압 생성 회로를 상세히 도시하는 회로도.

도 6은 본 발명의 시험 커맨드 시퀀스를 도시하는 타이밍도.

도 7은 본 발명의 제1 번인 시험 모드 및 제2 번인 시험 모드에서의 동작을 도시하는 파형도.

도 8은 제1 실시형태에 있어서의 FCRAM의 번인 시험을 도시하는 흐름도.

도 9는 번인 시험에 있어서의 비트선에의 전압 인가 패턴을 도시하는 설명도.

도 10은 비트선에의 전압 인가 패턴의 비교예를 도시하는 설명도.

도 11은 본 발명의 반도체 메모리의 제2 실시형태를 도시하는 블럭도.

도 12는 도 11에 도시한 커맨드 디코더 및 시험 패턴 디코더를 상세히 도시하는 블럭도.

도 13은 도 12에 도시한 내부 디코더를 상세히 도시하는 블럭도.

도 14는 제2 실시형태에 있어서의 외부 번인 시험시의 시험 커맨드 시퀀스를 도시하는 타이밍도.

<도면의 주요 부분에 대한 부호의 설명>

10 : 커맨드 입력 회로

12, 12A : 커맨드 디코더

14, 14A : 시험 패턴 디코더

16 : 프리차지 전압 생성 회로

18 : 어드레스 입력 회로

20 : 프리디코더

22, 22A : 데이터 입출력 회로

24 : 동작 제어 회로

26 : 검출 증폭기 선택부

28 : 리셋 선택부

30 : 비트 선택부

32 : 워드 선택부

34 : 칼럼 선택부

36 : 메모리 코어

38 : 패턴 생성 회로

AD : 어드레스 신호

BL, /BL : 비트선

BRS : 비트선 리셋 신호

BLT : 비트선 트랜스퍼 신호

CL : 칼럼 선택 신호

CMD : 커맨드 신호

CSW : 칼럼 스위치

DQ : 데이터 신호

DBA : 데이터 버스 증폭기

NSD : 검출 증폭기 활성화 신호

PRE : 프리차지 회로

PSD : 검출 증폭기 활성화 신호

SA : 검출 증폭기

TES1 : 제1 번인 시험 신호

TES2 : 제2 번인 시험 신호

/TES2, TES2HE, TES2HO, TES2LE, TES2LO : 제2 번인 시험 제어 신호

VPR1, VPR2 : 프리차지 전압

WL : 워드선

본 발명은 비트선이 서로 교차하는 비트선 트위스트 구조를 갖는 반도체 메모리의 번인 시험기술에 관한 것이다.

DRAM 등의 반도체 메모리는 휴대 전화 등의 휴대 기기의 워크 메모리로서 사용되고 있다. 최근, 휴대 전화는 단순히 음성에 의해 이야기하는 기능뿐만 아니라, 문자 데이터 또는 화상 데이터를 전송하는 기능이나 인터넷 기능을 갖게 되고 있다. 이와 같이, 휴대 전화로 다루는 데이터의 정보량은 대폭 증가하는 경향에 있다. 이 때문에, 대용량의 반도체 메모리가 요구되고 있다.

비용을 올리는 일없이 반도체 메모리의 기억 용량을 증가하기 위해서, 각 메모리 판매자는 소자 구조의 미세화를 진행시키고 있다. 그러나, 소자 구조의 미세화에 의해 인접하는 배선 사이의 거리가 작아지면, 배선 사이의 결합 용량이 증가한다. 예컨대, DRAM에서는 메모리 셀에 접속된 비트선 사이의 기생 용량의 증가에 의해 동작 특성은 나빠진다.

기생 용량에 의한 비트선 사이의 데이터 간섭을 완화하기 위해서, 비트선을 메모리 셀 어레이의 중앙 부분에서 교차시키는 비트선 트위스트 구조가 제안되어 있다. 트위스트 구조의 채용에 의해 비트선 사이의 결합 용량치는 저하되어, 동작 특성은 개선된다.

한편, 일반적으로, 반도체 메모리에서는 시험 공정에 있어서 번인 시험이 이루어진다. 번인 시험은 고온, 고전압으로 반도체 메모리를 동작시켜, 단시간에 초기 고장 제품을 제거하기 위한 가속 시험이다. 예컨대, 비트선 사이나 메모리 셀 사이에서의 쇼트 불량이 발생할 가능성이 있는 제품을 미리 제거하기 위해서, 인접 하는 모든 비트선 사이에 스트레스 전압이 주어진다. 특허문헌 1에는 비트선 트위스트 구조를 갖는 반도체 메모리의 번인 시험 수법이 기재되어 있다. 특허문헌 2에는 인접하는 비트선 쌍에 서로 다른 전압을 인가하는 번인 시험 수법이 기재되어 있다.

특허문헌 1 : 일본 특허 공개 2004-355720호 공보

특허문헌 2 : 일본 특허 공개 평10-340598호 공보

전술한 번인 시험에서는, 비트선을 고전압 레벨 또는 저전압 레벨로 설정하는 복수의 시험 패턴을 사용하여, 모든 비트선 사이에 스트레스가 인가된다. 복수의 시험 패턴을 용이하게 실현하기 위해서, 상기 문헌에서는 비트선을 프리차지 전압으로 설정하기 위한 프리차지 회로(이퀄라이즈 회로)나 프리차지 전압의 생성 회로를 개량하고 있다.

그러나, 비트선 트위스트 구조를 갖는 반도체 메모리에서는, 인접하는 비트선이 메모리 셀 어레이 내에서 교체하기 때문에, 어떤 비트선 사이에 스트레스를 인가할 때에, 그 비트선의 일부는 스트레스가 인가되지 않는 경우가 있다. 전술한 번인 시험에서는 불량품을 확실하게 제거하기 위해서 모든 비트선 사이에 소정 시간 이상의 스트레스를 인가할 필요가 있다. 이 때문에, 비트선에의 전압의 인가 패턴이 최적이 아니면, 스트레스가 인가되고 있지 않은 비트선의 비율이 증가해 버린다. 이 결과, 번인 시험 시간이 길어져, 시험 비용이 증가되어 버린다.

본 발명의 목적은, 비트선의 번인 시험에 있어서, 비트선에의 전압의 인가 패턴을 최적화하여, 번인 시험 시간을 단축하는 데에 있다.

본 발명의 제1 형태에서는, 반도체 메모리는, 비트선이 서로 교차하는 트위스트 구조를 갖는 비트선 쌍과, 비트선이 서로 평행한 비트위스트 구조를 갖는 비트선 쌍을 교대로 배치하여 구성되어 있다. 각 비트선 쌍은 메모리 셀에 각각 접속된 상보의 비트선에 의해 구성되어 있다. 반도체 메모리는 제1∼제6 단계를 실시함으로써 번인 시험된다.

제1 단계에서는 각 비트선 쌍의 비트선에 고전압 레벨 및 저전압 레벨이 각각 인가된다. 제2 단계에서는 비트위스트 구조의 비트선 쌍에 제1 단계와 동일한 전압 레벨이 인가되는 동시에 트위스트 구조의 비트선 쌍에 제1 단계와 반대의 전압 레벨이 인가된다. 제3 단계에서는 각 비트선 쌍의 비트선에 제1 단계와 반대의 전압 레벨이 인가된다. 제4 단계에서는 비트위스트 구조의 비트선 쌍에 제3 단계와 동일한 전압 레벨이 인가되는 동시에 트위스트 구조의 비트선 쌍에 제3 단계와 반대의 전압 레벨이 인가된다. 제5 단계에서는 각 비트선 쌍에 고전압 레벨 또는 저전압 레벨 중 어느 것인가가 공통으로 인가되는 동시에 인접하는 비트선 쌍에 서로 반대의 전압 레벨이 인가된다. 제6 단계에서는 제5 단계와 반대의 전압 레벨이 인가된다.

제1∼제6 단계에 있어서, 비트선 쌍에의 전압 인가 시간은 서로 같다. 제1∼제6 단계의 실시에 의해, 서로 인접하는 모든 비트선 사이에 인가되는 스트레스의 인가 시간을 전부 같게 할 수 있다. 비트선에의 스트레스의 인가 시간의 변동이 없 기 때문에, 스트레스가 과도하게 인가되는 비트선은 존재하지 않는다. 이 때문에, 메모리 셀의 특성이 번인 시험에 의해 과도하게 악화하는 것을 방지할 수 있다. 또한, 제1∼제6 단계에 있어서, 스트레스가 인가되지 않는 비트선의 수를 최소한으로 할 수 있다. 따라서, 스트레스가 인가되는 비트선의 비율(번인 효율)을 높일 수 있어, 번인 시간을 단축할 수 있다. 이 결과, 시험 비용을 삭감할 수 있다.

본 발명의 제2 형태에서는, 프리차지 전압 생성 회로는, 통상 동작 모드 중 및 제1 번인 시험 모드 중에, 제1 및 제2 프리차지 전압선에 공급하는 공통의 프리차지 전압을 생성한다. 또한, 프리차지 전압 생성 회로는, 제2 번인 시험 모드 중에, 프리차지 전압 생성 회로는, 제1 및 제2 프리차지 전압선의 한쪽 및 다른 쪽에 각각 공급하는 고전압 레벨 및 저전압 레벨을 생성한다. 프리차지 회로는, 비트선 리셋 신호의 활성화 중에, 트위스트 구조를 갖는 비트선 쌍을 제1 프리차지 전압선에 접속하고, 비트위스트 구조를 갖는 비트선 쌍을 제2 프리차지 전압선에 접속한다.

리셋 선택부는, 통상 동작 모드 중 및 제1 번인 시험 모드 중에 있어서의 메모리 셀의 비액세스시와, 제2 번인 시험 모드 중에 비트선 리셋 신호를 활성화하고, 통상 동작 모드 중 및 제1 번인 시험 모드 중에 있어서의 메모리 셀의 액세스시에 비트선 리셋 신호를 비활성화한다. 검출 증폭기 선택부는, 통상 동작 모드 중 및 제1 번인 시험 모드 중에 있어서의 메모리 셀의 액세스시에, 검출 증폭기 활성화 신호를 활성화하고, 통상 동작 모드 중 및 제1 번인 시험 모드 중에 있어서의 메모리 셀의 비액세스시와 제2 번인 시험 모드 중에 검출 증폭기 활성화 신호를 비 활성화한다. 검출 증폭기는 검출 증폭기 활성화 신호의 활성화 중에 비트선 쌍의 전압차를 증폭한다. 칼럼 선택부는, 통상 동작 모드 중 및 제1 번인 시험 모드 중에 있어서의 메모리 셀의 액세스시에 칼럼 선택 신호를 활성화하고, 통상 동작 모드 중 및 제1 번인 시험 모드 중에 있어서의 메모리 셀의 비액세스시와 제2 번인 시험 모드 중에 칼럼 선택 신호를 비활성화한다. 칼럼 스위치는 칼럼 선택 신호의 활성화 중에 비트선 쌍을 데이터 버스선에 접속한다.

전술한 회로 구성에 의해, 반도체 메모리의 번인 시험에 있어서, 비트선 쌍에 서로 다른 전압 레벨을 인가하는 제1 번인 시험과 인접하는 비트선 쌍에 서로 다른 전압 레벨을 인가하는 제2 번인 시험을 바꾸면서 번인 시험을 효율적으로 실시할 수 있다. 따라서, 스트레스가 인가되는 비트선의 비율(번인 효율)을 높게 하는 것이 가능하게 되어, 번인 시간을 단축할 수 있다. 이 결과, 시험 비용을 삭감할 수 있다. 또한, 비트선에의 스트레스의 인가 시간의 변동을 없앨 수 있게 되기 때문에, 메모리 셀의 특성이 번인 시험에 의해 과도하게 악화되는 것을 방지할 수 있다.

본 발명의 제1 형태에 있어서의 바람직한 예에서는, 반도체 메모리는, 외부로부터 공급되는 커맨드 및 어드레스에 따라서, 메모리 셀에 데이터를 기록하는 기록 동작을 실행하는 동작 제어 회로와, 서로 인접하는 비트위스트 구조 및 트위스트 구조의 비트선 쌍을 제1 및 제2 프리차지 전압선에 각각 접속하는 복수의 프리차지 회로와, 제1 및 제2 프리차지 전압선에 공급하는 전압을 생성하는 프리차지 전압 생성 회로를 포함하고 있다.

제1∼제4 단계는 동작 제어 회로에 의해 기록 동작을 실행함으로써 실시된다. 제5 및 제6 단계는, 동작 제어 회로에 의한 기록 동작을 실행하지 않고서, 프리차지 전압 생성 회로에 의해 제1 및 제2 프리차지 전압선에 서로 반대의 전압 레벨을 생성시킴으로써 실시된다. 기록 동작을 실행하는 회로를 이용하여 제1∼제4 단계를 실시함으로써, 반도체 메모리 내에 형성하는 번인 시험용의 회로를 최소한으로 할 수 있다.

본 발명의 제1 및 제2 형태에 있어서의 바람직한 예에서는, 커맨드 디코더는, 메모리 셀에 대하여 데이터의 판독 동작 및 기록 동작을 실행하기 위해서, 외부로부터 공급되는 판독 커맨드 및 기록 커맨드를 디코드한다. 커맨드 디코더는, 통상의 판독 동작 및 기록 동작에서는 사용되지 않는 불법 커맨드를 받았을 때에, 반도체 메모리의 동작 모드를 통상 동작 모드에서 시험 모드로 이행시킨다. 보다 구체적으로는, 불법 커맨드와 함께 공급되는 어드레스 및 데이터의 적어도 어느 하나에 의해 나타내어지는 시험 코드의 값이 번인 시험을 나타낼 때에, 동작 모드는 그 값에 따라서 제1 번인 시험 모드(예컨대, 제1∼제4 단계를 실시) 또는 제2 번인 시험 모드(예컨대, 제5 및 제6 단계를 실시)로 이행된다. 이와 같이, 본 발명에서는 외부로부터의 불법 커맨드에 의해 여러 종의 번인 시험을 선택적으로 실시할 수 있다.

본 발명의 제1 및 제2 형태에 있어서의 바람직한 예에서는, 불법 커맨드 및 시험 코드가 제1 번인 시험 모드로 이행하기 위한 엔트리 커맨드를 나타낼 때에, 동작 제어 회로는 이 엔트리 커맨드에 응답하여 기록 동작을 실행한다. 예컨대, 기 록 데이터는 데이터 입출력 회로 내의 패턴 생성 회로에서 생성된다. 패턴 생성 회로는 패턴 선택 신호에 따라서 비트선 및 메모리 셀에 기록하는 데이터를 생성한다. 불법 커맨드 및 시험 코드가 제2 번인 시험 모드로 이행하기 위한 엔트리 커맨드를 나타낼 때에, 제1 및 제2 프리차지 전압선의 한쪽 및 다른 쪽은 시험 코드의 값에 따라서 고전압 레벨 및 저전압 레벨로 각각 설정된다. 실시하는 시험에 따라서 기록 동작을 실행하는 회로를 이용함으로써, 반도체 메모리 내에 형성하는 번인 시험용의 회로를 최소한으로 할 수 있다.

본 발명의 제1 및 제2 형태에 있어서의 바람직한 예에서는, 제1 및 제2 번인 시험 모드 중에 받은 불법 커맨드 및 시험 코드가 엑시트 커맨드(exit command)를 나타낼 때에, 동작 모드는 제1 및 제2 번인 시험 모드로부터 통상 동작 모드로 이행된다. 엑시트 커맨드를 모든 시험 모드에 공통으로 함으로써, 시험 모드에 관계없이 동작 모드를 용이하게 통상 동작 모드로 복귀할 수 있다.

본 발명의 제2 형태에 있어서의 바람직한 예에서는, 커맨드 디코더는, 시험 패드로 받은 시험 신호에 따라서 동작 모드를 제1 번인 시험 모드 또는 제2 번인 시험 모드로 설정하기 위해서, 제1 번인 시험 신호 또는 제2 번인 시험 신호를 출력한다. 커맨드 디코더는, 시험 신호가 제1 번인 시험을 나타낼 때에, 이 시험 신호에 동기하여 메모리 셀에 기록 동작을 실행시키기 위한 기록 신호를 출력하고, 또한 패턴 선택 신호를 출력한다. 패턴 생성 회로는 패턴 선택 신호에 따라서 비트선 및 메모리 셀에 기록하는 데이터를 생성한다. 프리차지 전압 생성 회로는 제2 번인 시험 신호에 따라서 동작한다. 리셋 선택부, 검출 증폭기 선택부 및 칼럼 선 택부는 기록 신호, 제1 및 제2 번인 시험 신호에 따라서 동작한다. 이 때문에, 외부로부터의 액세스 커맨드를 받는 일없이 반도체 메모리 내에서 제1 번인 시험을 자동으로 실시할 수 있다. 따라서, 고가의 시험 장치가 없는 경우에도 제1 및 제2 번인 시험을 실시할 수 있다. 즉, 시험 환경에 따라서 효율적으로 번인 시험을 실시할 수 있다.

본 발명에서는 스트레스가 인가되는 비트선의 비율을 높게 할 수 있어, 번인 시간을 단축할 수 있다. 이 결과, 시험 비용을 삭감할 수 있다.

이하, 본 발명의 실시형태를 도면을 이용하여 설명한다. 도면 중의 이중 동그라미는 외부 단자를 나타내고 있다. 도면에서 굵은 선으로 나타낸 신호선은 복수 라인으로 구성되어 있다. 또한, 굵은 선이 접속되어 있는 블록의 일부는 복수의 회로로 구성되어 있다. 신호가 전달되는 신호선에는 신호 명과 동일한 부호를 사용한다. 선두에 "/"가 붙어 있는 신호는 부논리를 나타내고 있다. 말미에 "Z"가 붙어 있는 신호는 정논리를 나타내고 있다.

도 1은 본 발명의 반도체 메모리의 제1 실시형태를 나타내고 있다. 이 반도체 메모리는, CMOS 기술을 이용하여, DRAM의 메모리 셀(다이내믹 메모리 셀)을 갖고, SRAM의 인터페이스를 갖는 FCRAM(Fast Cycle RAM)으로서 형성되어 있다. FCRAM은 의사 SRAM의 일종이며, 외부에서 리프레시 커맨드를 받는 일없이 칩 내부에서 정기적으로 리프레시 동작을 실행하여, 메모리 셀에 기록된 데이터를 유지한다. 이 FCRAM은 휴대 전화에 탑재되는 워크 메모리에 사용된다. 한편, 본 발명은 클록 동기식의 FCRAM 및 클록 비동기식의 FCRAM 양방에 적용 가능하다.

FCRAM은 커맨드 입력 회로(10), 커맨드 디코더(12), 프리차지 전압 생성 회로(16), 어드레스 입력 회로(18), 프리디코더(20), 데이터 입출력 회로(22), 동작 제어 회로(24) 및 메모리 코어(36)를 갖고 있다. FCRAM은 도시한 것 이외에도, 리프레시 타이머, 리프레시 카운터 및 외부 액세스 요구와 리프레시 타이머로부터의 내부 리프레시 요구의 우선순위를 결정하는 재정 회로와, 워드선 등의 고전압 레벨을 생성하는 승압 회로 등을 포함하고 있다.

커맨드 입력 회로(10)는 커맨드 단자(CMD)를 통해 공급되는 커맨드 신호 CMD(외부 액세스 요구 신호, 시험 커맨드 신호)를 받고, 받은 신호를 내부 커맨드 신호(ICMD)로서 출력한다. 커맨드 신호(CMD)는 예컨대, 칩 인에이블 신호(/CE1), 출력 인에이블 신호(/OE), 라이트 인에이블 신호(/WE), 상위 바이트 신호(/UB) 및 하위 바이트 신호(/LB)를 포함한다.

커맨드 디코더(12)는 내부 커맨드 신호(ICMD)를 디코드하여, 판독 동작을 실행하기 위한 판독 신호(RDZ) 또는 기록 동작을 실행하기 위한 기록 신호(WRZ)를 출력한다. 또한, 커맨드 디코더(12)는 시험 커맨드 신호(CMD) 및 어드레스 신호(AD)를 디코드하여, 제1 번인 시험 신호(TES1), 제2 번인 시험 신호(TES2) 및 제2 번인 시험 제어 신호(/TES2, TES2HE, TES2LE, TES2HO, TES2LO)를 생성하는 시험 패턴 디코더(14)를 갖고 있다. 외부 액세스 요구에 따라서 액세스 동작(판독 동작 및 기록 동작)이 실행되는 통상 동작 모드(NRML) 중, 제1 및 제2 번인 시험 신호(TES1, TES2)는 저논리 레벨로 유지된다. 후술하는 제1 번인 시험 모드(TEST1) 중, 제1 및 제2 번인 시험 신호(TES1, TES2)는 고논리 레벨, 저논리 레벨로 각각 유지된다. 후 술하는 제2 번인 시험 모드(TEST2H, TEST2L) 중, 제1 및 제2 번인 시험 신호(TES1, TES2)는 저논리 레벨, 고논리 레벨로 각각 유지된다. 시험 패턴 디코더(14)는 시험 커맨드(엔트리 커맨드)에 따라서 패턴 선택 신호(PAT1-4)를 출력한다.

프리차지 전압 생성 회로(16)는 후술하는 비트선(BL, /BL)을 프리차지하기 위한 프리차지 전압(VPR1, VPR2)을 생성한다. 프리차지 전압 생성 회로(16)는 통상 동작 모드(NRML) 중 및 제1 번인 시험 모드(TEST1) 중에, 서로 같은 프리차지 전압(VPR1, VPR2)[후술하는 내부 전원 전압(VII)의 거의 반의 전압]을 생성한다. 프리차지 전압 생성 회로(16)는 제2 번인 시험 모드(TEST2H, TEST2L) 중에, 프리차지 전압(VPR1, VPR2)의 한쪽을 고전압 레벨[내부 전원 전압(VII)]로 설정하고, 다른 쪽을 저전압 레벨[접지 전압(VSS)]로 설정한다.

어드레스 입력 회로(18)는 어드레스 단자(AD)를 통해 어드레스 신호(AD)를 수신하고, 수신한 신호를 내부 어드레스 신호(IAD)로서 출력한다. 한편, 이 FCRAM은 상위 어드레스와 하위 어드레스를 동시에 수신하는 어드레스 비다중식의 메모리이다. 프리디코더(20)는 내부 어드레스 신호(IAD)를 디코드하여, 로우 디코드 신호(RAZ) 및 칼럼 디코드 신호(CAZ)를 생성한다.

데이터 입출력 회로(22)는 메모리 셀(MC)로부터의 판독 데이터를 공통 데이터 버스(CDB)를 통해 수신하고, 수신한 데이터를 데이터 단자(DQ)에 출력한다. 또한, 데이터 입출력 회로(28)는 기록 데이터를 데이터 단자(DQ)를 통해 수신하고, 수신한 데이터를 공통 데이터 버스(CDB)에 출력한다. 데이터 입출력 회로(22)는 후술하는 번인 시험 모드 중에, 패턴 선택 신호(PAT1-4)에 따라서 시험 데이터 패턴 을 생성하는 패턴 생성 회로(38)를 갖고 있다.

동작 제어 회로(24)는 판독 신호(RDZ), 기록 신호(WRZ) 또는 리프레시 신호(REFZ)를 받았을 때에, 메모리 코어(36)에 판독 동작, 기록 동작 또는 리프레시 동작을 실행시키기 위해서, 검출 증폭기 선택부(26), 리셋 선택부(28), 비트 선택부(30), 워드 선택부(32), 칼럼 선택부(34)를 갖고 있다. 동작 제어 회로(24)의 각 선택부(26, 28, 30, 32, 34)는 제1 및 제2 번인 시험 신호(TES1, TES2)에 따라서 동작한다.

검출 증폭기 선택부(26)는 검출 증폭기(SA)를 활성화하기 위한 검출 증폭기 활성화 신호(PSD, NSD)를 출력한다. 보다 상세하게는, 검출 증폭기 선택부(26)는 후술하는 바와 같이, 통상 동작 모드(NRML) 중 및 제1 번인 시험 모드(TEST1) 중에 있어서의 메모리 셀(MC)의 액세스시에, 검출 증폭기 활성화 신호(PSD, NSD)를 활성화하여, 통상 동작 모드(NRML) 중 및 제1 번인 시험 모드(TEST1) 중에 있어서의 메모리 셀(MC)의 비액세스시와 제2 번인 시험 모드(TEST2H, TEST2L) 중에 검출 증폭기 활성화 신호(PSD, NSD)를 비활성화한다.

리셋 선택부(28)는 비트선 쌍(BL, /BL)을 이퀄라이즈하여, 프리차지하기 위한 비트선 리셋 신호(BRS)를 출력한다. 보다 상세하게는, 리셋 선택부(28)는 통상 동작 모드(NRML) 중 및 제1 번인 시험 모드(TEST1) 중에 있어서의 메모리 셀(MC)의 비액세스시와, 제2 번인 시험 모드(TEST2H, TEST2L) 중에 비트선 리셋 신호(BRS)를 활성화하여, 통상 동작 모드(NRML) 중 및 제1 번인 시험 모드(TEST1) 중에 있어서의 메모리 셀(MC)의 액세스시에 비트선 리셋 신호(BRS)를 비활성화한다.

비트 선택부(30)는 비트선 쌍(BL, /BL)을 검출 증폭기(SA)에 접속하기 위한 비트선 트랜스퍼 신호(BLT)를 출력한다. 보다 상세하게는, 비트 선택부(30)는 통상 동작 모드(NRML) 중에, 액세스되지 않는 메모리 셀(MC)에 대응하는 비트선(BL, /BL)과 검출 증폭기(SA)와의 접속을 자르기 위해서, 소정의 비트선 트랜스퍼 신호(BLT)를 비활성화하고, 제1 및 제2 번인 시험 모드(TEST1, TEST2H, TEST2L) 중에, 모든 비트선 트랜스퍼 신호(BLT)를 활성화한다.

워드 선택부(32)는 로우 디코드 신호(RAZ)에 따라서 워드선(WL) 중 어느 것을 활성화한다. 즉, 워드 선택부(32)는 워드 디코더(WDEC)로서 기능한다. 보다 상세하게는, 워드 선택부(32)는 통상 동작 모드(NRML) 중에 로우 디코드 신호(RAZ)에 따라서 워드선(WL) 중 어느 것을 활성화하여, 제1 및 제2 번인 시험 모드(TEST1, TEST2H, TEST2L) 중에 모든 워드선(WL)을 활성화한다.

칼럼 선택부(34)는, 칼럼 디코드 신호(CAZ)에 따라서 칼럼 선택선(CL) 중 어느 것을 활성화한다. 즉, 칼럼 선택부(34)는 칼럼 디코더(CDEC)로서 기능한다. 보다 상세하게는, 칼럼 선택부(34)는 통상 동작 모드(NRML) 중 및 제1 번인 시험 모드(TEST1) 중에 있어서의 메모리 셀(MC)의 액세스시에 칼럼 선택 신호(CL)을 활성화하고, 통상 동작 모드(NRML) 중 및 제1 번인 시험 모드(TEST1) 중에 있어서의 메모리 셀(MC)의 비액세스와, 제2 번인 시험 모드(TEST2H, TEST2L) 중에 칼럼 선택 신호(CL)을 비활성화한다.

메모리 코어(36)는 메모리 셀 어레이(ARY), 검출 증폭부(SA), 프리차지부(PRE), 칼럼 스위치부(CSW) 및 데이터 버스 증폭부(DBA)를 갖고 있다. 메모리 셀 어레이(ARY)는 복수의 휘발성의 다이내믹 메모리 셀(MC)과, 다이내믹 메모리 셀(MC)에 접속된 복수의 워드선(WL) 및 복수의 비트선 쌍(BL, /BL)을 갖고 있다.

각 메모리 셀(MC)은, 일반적인 DRAM의 메모리 셀과 동일하며, 데이터를 전하로서 유지하기 위한 커패시터와, 이 커패시터와 비트선(BL)(또는 /BL)과의 사이에 배치된 전송 트랜지스터를 갖고 있다. 전송 트랜지스터의 게이트는 워드선(WL)에 접속되어 있다. 워드선(WL)의 선택에 의해 판독 동작, 기록 동작 및 리프레시 동작 중 어느 것이 실행된다. 메모리 셀 어레이(ARY)는 판독 동작, 기록 동작 및 리프레시 동작 중 어느 것을 실행한 후, 이퀄라이즈 신호(EQLZ)에 동기하여 비트선(BL, /BL)을 소정의 전압으로 프리차지하는 프리차지 동작을 실행한다.

검출 증폭부(SA)는 비트선 쌍(BL, /BL)에 각각 접속된 복수의 검출 증폭기를 갖고 있다. 각 검출 증폭기는 검출 증폭기 활성화 신호(PSD, NSD)의 활성화에 동기하여 동작하여, 비트선 쌍(BL, /BL)의 전압차를 증폭한다. 검출 증폭기에서 증폭된 데이터는, 판독 동작시에 칼럼 스위치를 통해 데이터 버스(DB)에 전달되고, 기록 동작시에 비트선(BL, /BL)을 통해 메모리 셀(MC)에 기록된다.

프리차지부(PRE)는 비트선 쌍(BL, /BL)에 각각 접속된 복수의 프리차지 회로를 갖고 있다. 각 프리차지 회로는 비트선 리셋 신호(BRS)의 활성화(고논리 레벨)에 동기하여 동작하여, 비트선(BL, /BL)을 프리차지 전압선(VPR1)(또는 VPR2)에 접속한다. 칼럼 스위치부(CSW)는 비트선(BL, /BL)에 각각 접속된 복수의 칼럼 스위치를 갖고 있다. 각 칼럼 스위치는 칼럼 선택 신호(CL)의 활성화 중에 비트선(BL, /BL)을 로컬 데이터 버스선(LDB)에 접속한다.

데이터 버스 증폭부(DBA)는 복수의 리드 증폭기 및 복수의 라이트 증폭기를 갖고 있다. 각 리드 증폭기는 로컬 데이터 버스(LDB) 상의 판독 데이터의 신호량을 증폭하여, 공통 데이터 버스(CDB)에 출력한다. 각 라이트 증폭기는 공통 데이터 버스(CDB) 상의 기록 데이터의 신호량을 증폭하여, 로컬 데이터 버스(LDB)에 출력한다.

FCRAM의 번인 시험을 실시할 때, 웨이퍼 상태 또는 패키지에 조립된 FCRAM은 고온 상태에서 번인 시험 장치 또는 LSl 테스터 등의 시험 패턴 발생 장치(TEST)에 접속된다. 그리고, 후술하는 제1 번인 시험(TEST1)에서는, 시험 패턴 발생 장치(TEST)로부터 시험 커맨드(CMD) 및 제1 번인 시험(TEST1)을 선택하기 위한 어드레스(AD)가 FCRAM에 공급되어, FCRAM의 동작 상태는 통상 동작 모드(NRML)에서 제1 번인 시험 모드(TEST1)로 이행한다. 이 후, 시험 패턴 발생 장치(TEST)는 사이클 시간이 매우 긴 기록 동작을 실행하기 위해서 시험 커맨드(엔트리 커맨드)를 FCRAM에 출력한다. 기록 데이터는 데이터 입출력 회로(22) 내의 패턴 생성 회로(38)에서 생성된다. 패턴 생성 회로(38)는 시험 패턴 디코더(14)로부터 출력되는 패턴 선택 신호(PAT1-4)에 따라서, 비트선(BL, /BL) 및 메모리 셀(MC)에 기록하는 데이터를 생성한다. 이에 따라, 비트선 쌍(BL, /BL) 및 이들 비트선 쌍(BL, /BL)에 접속된 메모리 셀(MC)에 서로 다른 전압 레벨이 기록되어, 번인 시험이 실시된다.

한편, 후술하는 제2 번인 시험(TEST2H, TEST2L)에서는, 시험 패턴 발생 장치(TEST)로부터 시험 커맨드(CMD) 및 제2 번인 시험(TEST2H, TEST2L)을 선택하기 위한 어드레스(AD)가 FCRAM에 공급되어, FCRAM의 동작 상태는 통상 동작 모드(NRML) 에서 제2 번인 시험 모드(TEST2H, TEST2L) 중 어느 것으로 이행한다. FCRAM은 제2 번인 시험 모드(TEST2H, TEST2L) 중에 프리차지 전압(VPR1, VPR2)의 한쪽 및 다른 쪽을 내부 전원 전압(VII) 및 접지 전압(VSS)으로 설정한다. 이에 따라, 비트선 쌍(BL, /BL) 및 이들 비트선 쌍(BL, /BL)에 접속된 메모리 셀(MC)에 동일한 전압(VII 또는 VSS)이 기록되어, 번인 시험이 실시된다.

도 2는 도 1에 도시한 FCRAM의 칩 레이아웃의 개요를 나타내고 있다. FCRAM은 메모리 셀 어레이(ARY)와 검출 증폭부(SA)가 교대로 배치된 1쌍의 메모리 블록(BLK)을 갖고 있다. 데이터 버스 증폭기(DBA) 및 칼럼 디코더(CDEC)는 각 메모리 블록(BLK)의 상측과 하측에 각각 배치되어 있다. 워드 디코더(WDEC)는 메모리 블록(BLK) 사이에 배치되어 있다.

FCRAM 칩의 상측 및 하측에는 가로 방향을 따라서 복수의 패드가 배치되어 있다. 메모리 블록(BLK)과 패드 열 사이에는 주변 회로 영역이 각각 형성되어 있다. 시험 패턴 디코더(14) 및 프리차지 전압 생성 회로(16)는 도면 하측의 주변 회로 영역에 형성되어 있다. 프리차지 전압(VPR1, VPR2)은 각 메모리 셀 어레이(ARY)에 공급되고 있다. 제1 및 제2 번인 시험 신호(TES1, TES2)는 데이터 버스 증폭기(DBA), 워드 디코더(WDEC) 및 칼럼 디코더(CDEC)에 공급되고 있다.

도 3은 도 2의 파선 테두리 안의 영역을 상세히 나타내고 있다. 각 메모리 셀 어레이(ARY)는 예컨대, 64 라인의 워드선(WL)(WL0-WL63)을 갖고 있다. 워드선(WL)과 비트선(BL)(또는 /BL)의 교차 부분의 흰 동그라미는 메모리 셀(MC)을 나타내고 있다. 검출 증폭부(SA), 칼럼 스위치부(CSW), 프리차지부(PRE) 및 후술하는 비트선 트랜스퍼 스위치(BT)는 경계 영역(BA1, BA2)에 각각 형성되어 있다. 경계 영역(BA1, BA2)은 인접하는 1쌍의 메모리 셀 어레이(ARY)의 비트선 쌍(BL, /BL)에 공통으로 사용된다.

경계 영역(BA1) 상에는 로컬 데이터 버스선(LDB1, 3, /LDB1, 3)과 프리차지 전압선(VPR1)이 배선되어 있다. 경계 영역(BA2) 상에는 로컬 데이터 버스선(LDB2, 4, /LDB2, 4)과 프리차지 전압선(VPR2)이 배선되어 있다. 로컬 데이터 버스선(LDB1-4, /LDB1-4)은 도면 중에 검은 동그라미로 나타낸 칼럼 스위치를 통해 비트선(BL, /BL)에 접속되어 있다.

홀수 번호의 비트선 쌍(BL1,/BL1 등)은 서로 평행하게 배선되어 있다(비트위스트 구조). 짝수 번호의 비트선 쌍(BL2,/BL2 등)은 메모리 셀 어레이(ARY)의 중앙에서 서로 교차하여, 교체되고 있다(트위스트 구조). 즉, 비트위스트 구조를 갖는 비트선 쌍과 트위스트 구조를 갖는 비트선 쌍이 교대로 배치되어 있다. 홀수 번호의 비트선 쌍은 도면의 상측의 경계 영역(BA1)에 접속되어 있다. 짝수 번호의 비트선 쌍은 도면 하측의 경계 영역(BA2)에 접속되어 있다. 비트위스트 구조를 갖는 비트선 쌍은 경계 영역(BA1)의 프리차지 회로에 의해 제1 프리차지 전압선(VPR1)에 접속된다. 비트위스트 구조를 갖는 비트선 쌍은 경계 영역(BA2)의 프리차지 회로에 의해 제2 프리차지 전압선(VPR2)에 접속된다.

도 4는 도 3에 도시한 경계 영역(BA1)을 상세히 나타내고 있다. 프리차지 회로(PRE)는 비트선 트랜스퍼 스위치(BT)에 대하여 메모리 셀 어레이(ARY) 측에 배치되어 있다. 프리차지 회로(PRE)는 비트선(BL, /BL)을 프리차지 전압선(VPR1)에 접 속하기 위한 1쌍의 nMOS 트랜지스터와, 비트선(BL, /BL)을 서로 접속하기 위한 nMOS 트랜지스터를 갖고 있다. 프리차지 회로(PRE)의 nMOS 트랜지스터의 게이트는 비트선 리셋 신호 BRS(BRS1-2)를 받고 있다.

비트선 트랜스퍼 스위치(BT)는 nMOS 트랜지스터로 구성되어 있고, 비트선(BL, /BL)을 검출 증폭기(SA)에 접속한다. 비트선 트랜스퍼 스위치(BT)의 게이트는 비트선 트랜스퍼 신호(BLT)(BLT1-2)를 받고 있다. 한편, 비트선 리셋 신호(BRS) 및 비트선 트랜스퍼 신호(BLT)의 고전압 레벨은 nMOS 트랜지스터의 게이트·소스간 전압을 높게 하여, 온 저항을 내리기 위해서, 승압 전압이 사용된다.

칼럼 스위치(CSW)는 비트선(BL)과 로컬 데이터 버스선(LDB)을 접속하는 nMOS 트랜지스터와, 비트선(/BL)과 로컬 데이터 버스선(/LDB)을 접속하는 nMOS 트랜지스터로 구성되어 있다. 칼럼 스위치(CSW)의 각 nMOS 트랜지스터의 게이트는 칼럼 선택 신호(CL1)를 받고 있다. 한편, 칼럼 선택 신호(CL1)의 신호선은 비트선 쌍(BL, /BL)에 따라서 배선되어 있다.

검출 증폭기(SA)는 공통 소스가 검출 증폭기 활성화 신호선(NSD, PSD)에 각각 접속된 래치 회로로 구성되어 있다. 검출 증폭기 활성화 신호선(NSD, PSD)은 래치 회로를 구성하는 pMOS 트랜지스터의 소스 및 nMOS 트랜지스터의 소스에 각각 접속되어 있다.

도 3에 도시한 바와 같이, 경계 영역(BA1)은 홀수 번호의 비트선(BL, /BL)에 대응하여 형성되어 있다. 이 때문에, 짝수 번호의 비트선(BL, /BL)에 대응하는 영역은 비어 있다. 실제로는, 경계 영역(BA1) 내의 검출 증폭기(SA) 등의 회로는 이 빈 영역도 이용하여 형성되어 있다. 이 때문에, 소자 구조의 미세화에 의해, 인접하는 비트선(BL, /BL)의 간극이 작아진 경우에도, 검출 증폭기(SA) 등을 용이하게 형성할 수 있다.

도 5는 도 1에 도시한 프리차지 전압 생성 회로(16)를 상세히 나타내고 있다. 프리차지 전압 생성 회로(16)는 전압 생성부(PRE1, PRE2)를 갖고 있다. 전압 생성부(PRE1)는 통상 동작 모드(NRML) 중 및 제1 번인 시험 모드(TEST1) 중에, 프리차지 전압(VPR1, VPR2(VII/2))을 생성한다. 전압 생성부(PRE2)는 제2 번인 시험 모드(TEST2H, TEST2L) 중에 프리차지 전압(VPR1, VPR2)을 각각 내부 전원 전압(VII) 및 접지 전압(VSS) 중 어느 것으로 설정한다.

전압 생성부(PRE1)는 내부 전원 전압(VII)의 2분의 1의 전압(VII/2)보다 약간 낮은 참조 전압(VREFL)과, 전압(VII/2)보다 약간 높은 참조 전압(VREFH)을 이용하여, 프리차지 전압(VPR1, VPR2)(모두 VII/2)를 생성한다. 전압 생성부(PRE1)는 제2 번인 시험 모드(TEST2H, TEST2L) 중에, 고논리 레벨의 제2 번인 시험 신호(TES2)와 저논리 레벨의 제2 번인 시험 제어 신호(/TES2)를 받고 비활성화되어, 전압의 생성동작을 정지한다. 이 때, CMOS 전달 게이트(TG1, TG2)에 의해 전압 생성부(PRE1)의 출력과 프리차지 전압선(VPR1, VPR2)의 접속이 차단된다.

전압 생성부(PRE2)는 제2 번인 시험 모드(TEST2H) 중에, 프리차지 전압선(VPR1, VPR2)를 내부 전원 전압(VII) 및 접지 전압(VSS)으로 각각 설정한다. 전압 생성부(PRE2)는 제2 번인 시험 모드(TEST2L) 중에, 프리차지 전압선(VPR1, VPR2)을 접지 전압(VSS) 및 내부 전원 전압(VII)으로 각각 설정한다.

한편, 제2 번인 시험 제어 신호(/TES2)는 제2 번인 시험 신호(TES2)와 논리 레벨이 반대인 신호이다. 제2 번인 시험 제어 신호(TES2HE, TES2LE)는 제2 번인 시험 모드(TEST2H) 중에 고논리 레벨로 유지되고, 제2 번인 시험 모드(TEST2L) 중에 저논리 레벨로 유지된다. 제2 번인 시험 제어 신호(TES2HO, TES2LO)는 제2 번인 시험 모드(TEST2L) 중에 고논리 레벨로 유지되고, 제2 번인 시험 모드(TEST2H) 중에 저논리 레벨로 유지된다. 통상 동작 모드(NRML) 중에, 제2 번인 시험 제어 신호(TES2HE, TES2HO)는 고논리 레벨로 유지되고, 제2 번인 시험 제어 신호(TES2LE, TES2LO)는 저논리 레벨로 유지된다.

도 6은 본 발명의 시험 커맨드 시퀀스를 나타내고 있다. 시험 커맨드는, 칩 인에이블 신호(/CE), 출력 인에이블 신호(/OE), 라이트 인에이블 신호(/WE), 상위 바이트 신호(/UB) 및 하위 바이트 신호(/LB)를 4회 연속하여 저논리 레벨로 어서트하는 동시에, 어드레스 신호(AD2-0)에 시험 코드(CODE)를 공급함으로써 접수된다. 출력 인에이블 신호(/OE)는 판독 동작을 실행할 때에 저논리 레벨로 설정되고, 라이트 인에이블 신호(/WE)는 기록 동작을 실행할 때에 저논리 레벨로 설정된다. 이 때문에, 신호(/OE, /WE)가 동시에 저논리 레벨로 변화되는 시험 커맨드는 통상의 판독 동작 및 기록 동작에서는 사용되지 않는 불법 커맨드이다.

도 1에 도시한 시험 패턴 디코더(14)는 2진수로 "000", "001", "010", "011"의 어드레스 신호(AD2-0)를 받았을 때에, 제1 번인 시험 모드(TEST1(패턴 1), TEST1(패턴 2), TEST1(패턴 3), TEST1(패턴 4))에 각각 엔트리하여(엔트리 커맨드), 시험을 시작한다. 마찬가지로, 시험 패턴 디코더(14)는 2진수로 "100", "101"의 어드레스 신호(AD2-0)를 받았을 때에, 제2 번인 시험 모드(TEST2H, TEST2L)에 엔트리하여(엔트리 커맨드), 시험을 시작한다. 또한, 시험 패턴 디코더(14)는 2진수로 "111"의 어드레스 신호(AD2-0)를 받았을 때에, 엔트리하고 있는 시험 모드에 관계없이 시험 모드를 엑시트하여, 통상 동작 모드(NRML)로 복귀한다(엑시트 커맨드). 엑시트 커맨드를 모든 시험 모드에 공통으로 함으로써, 시험 모드에 관계없이 동작 모드를 용이하게 통상 동작 모드(NRML)로 복귀할 수 있다.

어드레스 단자(AD)를 사용하여 시험 코드(CODE)를 받음으로써, 복수의 시험항목 중에서 원하는 시험을 선택적으로 실시할 수 있다. 일반적으로, 어드레스 단자(AD)는 비트수가 많기 때문에, 선택 가능한 시험 항목의 수를 대폭 늘릴 수 있다. 예컨대, 8 비트의 어드레스 단자를 사용함으로, 256가지의 시험을 선택적으로 실시할 수 있다.

도 7은 본 발명의 제1 번인 시험 모드(TEST1) 및 제2 번인 시험 모드(TEST2H)에서의 메모리 코어(36)의 동작을 나타내고 있다. 제1 번인 시험 모드(TEST1)에서는, 커맨드 신호(CMD) 및 데이터 신호(DQ)는 도 1에 도시한 시험 패턴 발생 장치(TEST)로부터 공급된다. 제1 번인 시험 모드(TEST1)에서는, 모든 메모리 셀(MC)에 데이터가 기록된다. 이 때문에, 어드레스 신호(AD)의 공급은 불필요하다.

제1 번인 시험 모드(TEST1) 중, 통상의 기록 사이클 시간보다 매우 긴 기록 동작(예컨대, 25분)이 실행된다. 이 때문에, 1회의 기록 동작에 의해, 각 비트선 쌍(BL, /BL)에 25분간 스트레스가 인가된다. 한편, "25분"은 한정된 값이 아니라, 반도체 제조 프로세스 기술의 종류, 인가 전압, 또는 FCRAM의 온도에 따라 다르다.

이하의 동작은, 모든 비트선(BL, /BL) 및 메모리 셀(MC)에서 이루어진다. 즉, 제1 번인 시험 모드(TEST1)에서는, 동작 제어 회로(24)는 시험 패턴 디코더(14)로부터의 제1 번인 시험 신호(TES1)를 받아, 모든 라이트 증폭기를 동작시켜, 모든 칼럼 스위치(CSW)를 온으로 하여, 모든 검출 증폭기(SA)를 동작시키고, 모든 비트선 트랜스퍼 스위치(BT)를 온으로 하여, 모든 워드선(WL)을 활성화한다. 기록 동작을 실행하는 회로를 이용하여 제1 번인 시험(TEST1)을 실시함으로써, FCRAM 내에 형성하는 번인 시험용의 회로를 최소한으로 할 수 있다. 이 결과, FCRAM의 칩 사이즈가 증가하는 것을 방지할 수 있다.

우선, 비트선 리셋 신호(BRS)가 저논리 레벨로 비활성화되고, 비트선(BL, /BL)의 프리차지 동작이 완료된다[도 7의 (a)]. 모든 비트선 트랜스퍼 신호(BLT)는 고논리 레벨로 유지되기 때문에, 모든 비트선 트랜스퍼 스위치(BT)는 온으로 된다[도 7의 (b)]. 이 때문에, 모든 비트선(BL, /BL)이 검출 증폭기(SA)에 접속된다.

이어서, 워드선(WL)이 활성화되어, 비트선(BL, /BL)은 메모리 셀(MC)에 접속된다[도 7의 (c)]. 패턴 생성 회로(38)에 의해 생성된 기록 데이터는 로컬 데이터 버스선(LDB, /LDB)에 전달된다[도 7의 (d)]. 칼럼 선택선(CL)이 고논리 레벨로 활성화되어, 기록 데이터가 비트선(BL, /BL)에 전송된다[도 7의 (e)]. 이 때, 비트선(BL, /BL)에는 상보의 데이터가 전송된다. 이 후, 검출 증폭기 활성화 신호(PSD, NSD)가 고논리 레벨 및 저논리 레벨로 활성화되어, 검출 증폭기(SA)가 비트선(BL, /BL)의 전압차를 증폭한다[도 7의 (f)]. 그리고, 비트선 쌍의 상보의 비트선 쌍(BL, /BL) 사이에 전압 스트레스가 인가되는 동시에, 메모리 셀(MC) 사이에 전압 스트레스가 인가된다.

스트레스의 인가후, 실험 패턴 발생 장치(TEST)로부터의 기록 커맨드의 종료에 응답하여, 워드선(WL), 컬럼 선택선(CL), 검출 증폭기 활성화 신호(PSD, NSD)가 순차 비활성화되고, 비트선 리셋 신호(BRR)가 활성화된다[도 7의 (g)]. 비트선 리셋 신호(BRS)의 활성화에 의해, 비트선(BL, /BL)은 프리차지 전압[VPR(VII/2)]으로 설정된다[도 7의 (h)].

한편, 제2 번인 시험 모드(TEST2H, TEST2L)에서는 FCRAM은 시험 패턴 발생 장치(TEST)로부터 엑시트 커맨드가 공급될 때까지 기록 동작을 계속한다. 제2 번인 시험(TEST2L)은 비트선(BL, /BL)에 공급되는 전압 패턴이 상이한 것을 제외하고, 제2 번인 시험(TEST2H)와 동일한 동작이다. 이하의 동작은 모든 비트선(BL, /BL) 및 메모리 셀(MC)에서 이루어진다. 또, 제2 번인 시험 모드(TEST2H, TEST2L)에서는 동작 제어 회로(24)는 시험 패턴 디코더(14)로부터의 제2 번인 시험 신호(TES2)를 받아, 모든 라이트 증폭기를 비활성화하고, 모든 칼럼 스위치(CSW)를 오프로 하여, 모든 검출 증폭기(SA)를 비활성화한다.

모든 비트선 트랜스퍼 신호(BLT)는 고논리 레벨로 유지되기 때문에, 모든 비트선 트랜스퍼 스위치(BT)는 온으로 된다[도 7의 (i)]. 이 때문에, 모든 비트선(BL, /BL)이 프리차지 회로(PRE)에 접속된다. 또한, 모든 비트선 리셋 신호(BRS)는 고논리 레벨로 활성화되기 때문에, 도 4에 도시한 프리차지 회로(PRE)의 nMOS 트랜지스터는 전부 온으로 된다[도 7의 (j)].

우선, 워드선(WL)이 활성화되고, 메모리 셀(MC)은 비트선(BL, /BL)에 접속된 다[도 7의 (k)]. 프리차지 전압 생성 회로(16)는 제2 번인 시험 신호(TES2) 및 제2 번인 시험 제어 신호(/TES2)의 활성화를 받아, 전압 생성부(PRE1)의 동작을 정지한다. 프리차지 전압 생성 회로(16)는 전압 생성부(PRE2)의 동작을 시작하여, 프리차지 전압(VPR1, VPR2)의 한쪽을 내부 전원 전압(VII)으로 설정하고, 다른 쪽을 접지 전압(VSS)으로 설정한다[도 7의 (l)], 한편, 이 예는, 제2 번인 시험(TEST2H)을 나타내고 있기 때문에, 프리차지 전압(VPR1, VPR2)은 내부 전원 전압(VII) 및 접지 전압(VSS)으로 설정된다.

프리차지 회로(PRE)의 nMOS 트랜지스터가 온으로 되고 있기 때문에, "BLO, /BLO"로 나타내는 홀수 번호의 비트선 쌍의 전압, 및 "BLE, /BLE"로 나타내는 짝수 번호의 비트선 쌍(후술함)의 전압은 프리차지 전압[VPR1(=Vii), VPR2(=VSS)]으로 각각 설정된다[도 7의 (m)]. 그리고, 비트선(BL, /BL) 사이에 전압 스트레스가 인가되는 동시에, 메모리 셀(MC) 사이에 전압 스트레스가 인가된다.

스트레스의 인가후, 엑시트 커맨드의 공급을 받아, 워드선(WL)이 비활성화된다[도 7의 (n)]. 프리차지 전압 생성 회로(16)는 엑시트 커맨드를 받아 전압 생성부(PRE2)의 동작을 정지하고, 전압 생성부(PRE1)의 동작을 재개한다. 이로써, 프리차지 전압(VPR1, VPR2)은 내부 전원 전압(VII)의 2분의 1의 값(VlI/2)으로 설정된다[도 7의 (o)]. 프리차지 전압(VPR1, VPR2)의 변화에 따라, 비트선(BL, /BL)도 전압치(VII/2)로 변화된다[도 7의 (p)].

도 8은 제1 실시형태에 있어서의 FCRAM의 번인 시험의 일례를 나타내고 있다. 도면에 도시한 흐름은 FCRAM을 접속한 시험 패턴 발생 장치(TEST)의 제어에 의 해 실시된다. 가는 프레임으로 나타낸 처리는 시험 패턴 발생 장치(TEST)에 의해 실시된다. 굵은 프레임으로 나타낸 처리는 FCRAM에 의해 실시된다. 이 예에서는, 제1 번인 시험(TEST1)과 제2 번인 시험(TEST2H, TEST2L)이 순차 실시된다. 제1 번인 시험(TEST1) 및 제2 번인 시험(TEST2H, TEST2L)은 FCRAM 내부에서 자동으로 실시된다. 커맨드 디코더(12)에 시험 패턴 디코더(14)를 형성함으로써, 회로 동작이 다른 제1 번인 시험(TEST1)과 제2 번인 시험(TEST2H, TEST2L)을 서로 전환하면서, 번인 시험을 효율적으로 실시할 수 있다.

우선, 단계 S10에 있어서, 제1 번인 시험(TEST1)(패턴 1)을 실시하기 위한 엔트리 커맨드(AD2-0=000)를 FCRAM에 공급한다. FCRAM의 동작 상태는 통상 동작 모드(NRML)에서 제1 번인 시험 모드(TEST1)로 이행한다. FCRAM은 제1 번인 시험 모드(TEST1)의 엔트리에 응답하여, 도 7에 도시한 타이밍에 단계 S12를 실시하여, 모든 비트선(BL, /BL) 및 대응하는 메모리 셀(MC)에 고논리 레벨 데이터[H(VII)] 및 저논리 레벨 데이터[L(VSS)]를 기록한다(후술하는 도 9에 도시하는 패턴 1). 이에 따라, 비트선(BL, /BL) 사이에 전압 스트레스가 인가되는 동시에, 메모리 셀(MC) 사이에 전압 스트레스가 인가된다(번인 시험의 제1단계).

단계 S14에 있어서, 시험 패턴 발생 장치(TEST)는 25분 후에 엑시트 커맨드를 FCRAM에 공급한다. FCRAM은 엑시트 커맨드에 응답하여 모든 워드선(WL)을 비활성화하고, 모든 검출 증폭기(SA)를 비활성화한다. 즉, 패턴 1의 기록 동작은 종료한다. FCRAM의 동작 상태는 엑시트 커맨드에 응답하여 제1 번인 시험 모드(TEST1)에서 통상 동작 모드(NRML)로 이행한다.

단계 S16에 있어서, 시험 패턴 발생 장치(TEST)는 제1 번인 시험(TEST1)(패턴 2)을 실시하기 위한 엔트리 커맨드(AD2-0=001)를 FCRAM에 공급한다. FCRAM은 엔트리 커맨드에 응답하여, 단계 S18을 실시하여, 홀수 번호의 비트선(BLO, /BLO) 및 대응하는 메모리 셀(MC)에 데이터(H), 데이터(L)을 기록하고, 짝수 번호의 비트선(BLE, /BLE) 및 대응하는 메모리 셀(MC)에 데이터(L), 데이터(H)를 기록한다(도 9에 도시하는 패턴 2). 이에 따라, 비트선(BL, /BL) 사이에 전압 스트레스가 인가되는 동시에, 메모리 셀(MC) 사이에 전압 스트레스가 인가된다(번인 시험의 제2단계). 단계 S20에 있어서, 시험 패턴 발생 장치(TEST)는 25분 후에 엑시트 커맨드를 FCRAM에 공급한다. FCRAM은 엑시트 커맨드에 응답하여, 모든 워드선(WL)을 비활성화하고, 모든 검출 증폭기(SA)를 비활성화한다. 이에 따라, 패턴 2의 기록 동작은 종료한다.

이 후, 전술한 것과 같은 식으로 하여, 단계 S22, S24, S26가 실시되어, 패턴 1의 역패턴(도 9에 도시하는 패턴 3)이 25분간 기록된다(번인 시험의 제3단계). 또한, 단계 S28, S30, S32가 실시되어, 패턴 2의 역패턴(도 9에 도시하는 패턴 4)이 25분간 기록된다(번인 시험의 제4단계). 단계 S12, S18, S24, S30은 시험 패턴 발생 장치(TEST)의 제어를 받는 일없이, FCRAM 내부에서 자동으로 실시된다.

이어서, 단계 S34에 있어서, 시험 패턴 발생 장치(TEST)는 제2 번인 시험(TEST2H)을 실시하기 위한 엔트리 커맨드(AD2-0=100)를 FCRAM에 공급한다. FCRAM의 동작 상태는 엔트리 커맨드에 응답하여 통상 동작 모드(NRML)에서 제2 번인 시험 모드(TEST2H)로 이행한다.

단계 S36에 있어서, FCRAM은 모든 워드선(WL)을 활성화한다. 단계 S38에 있어서, FCRAM은 프리차지 전압(VPR1, VPR2)을 내부 전원 전압(VII) 및 접지 전압(VSS)으로 각각 설정한다. 이에 따라, 홀수 번호의 비트선 쌍(BLO, /BLO) 및 대응하는 메모리 셀(MC)에 데이터(H)가 기록된다(번인 시험의 제5단계). 짝수 번호의 비트선 쌍(BLE, /BLE) 및 대응하는 메모리 셀(MC)에 데이터(L)가 기록된다(도 9에 도시하는 패턴 5). 단계 S36, S38은 시험 패턴 발생 장치(TEST)의 제어를 받는 일없이, FCRAM 내부에서 자동으로 실시된다.

단계 S40에 있어서, 시험 패턴 발생 장치(TEST)는 제2 번인 시험(TEST2H)을 종료하기 위한 엑시트 커맨드(AD2-0=111)를, 제2 번인 시험(TEST2H)의 엔트리에서부터 25분 후에 FCRAM에 공급한다. FCRAM의 동작 상태는 엑시트 커맨드에 응답하여 제2 번인 시험 모드(TEST2H)에서 통상 동작 모드(NRML)로 이행한다.

단계 S42에 있어서, 시험 패턴 발생 장치(TEST)는 제2 번인 시험(TEST2H)을 실시하기 위한 엔트리 커맨드(AD2-0=101)를 FCRAM에 공급한다. FCRAM의 동작 상태는 엔트리 커맨드에 응답하여 통상 동작 모드(NRML)에서 제2 번인 시험 모드(TEST2L)로 이행한다.

단계 S44에 있어서, FCRAM은 모든 워드선(WL)을 활성화한다. 단계 S46에 있어서, FCRAM은 프리차지 전압(VPR1, VPR2)을 접지 전압(VSS) 및 내부 전원 전압(VII)으로 각각 설정한다. 이에 따라, 패턴 5의 역패턴이 비트선(BL, /BL)에 기록된다(번인 시험의 제6단계). 즉, 홀수 번호의 비트선 쌍(BLO, /BLO) 및 대응하는 메모리 셀(MC)에 데이터(L)가 기록되고, 짝수 번호의 비트선 쌍(BLE, /BLE) 및 대 응하는 메모리 셀(MC)에 데이터(H)가 기록된다(도 9에 도시하는 패턴 6). 단계 S44, S46은 시험 패턴 발생 장치(TEST)의 제어를 받는 일없이, FCRAM 내부에서 자동으로 실시된다.

단계 S48에 있어서, 시험 패턴 발생 장치(TEST)는 제2 번인 시험(TEST2L)을 종료하기 위한 엑시트 커맨드(AD2-0=111)를, 제2 번인 시험(TEST2L)의 엔트리에서부터 25분 후에 FCRAM에 공급한다. FCRAM의 동작 상태는 엑시트 커맨드에 응답하여 제2 번인 시험 모드(TEST2L)에서 통상 동작 모드(NRML)로 이행한다. 그리고, FCRAM의 번인 시험이 종료된다.

도 9는 번인 시험에 있어서의 비트선(BL, /BL)에의 전압 인가 패턴을 나타내고 있다. 도면 중의 "H", "L"은 비트선(BL, /BL)에 내부 전원 전압(VII) 및 접지 전압(VSS)이 각각 인가되는 것을 나타내고 있다. 각 패턴 테두리 안의 파선은 비트선(BL, /BL)의 교차 부분[메모리 셀 어레이(ARY)의 중앙부]을 나타내고 있다. 이 때문에, 말미에 "(T)"가 붙은 트위스트 구조를 갖는 비트선(BL2,/BL2 등)에서는 파선의 좌우로 인가 전압이 교체한다.

도면 중의 동그라미 표시는 비트선 사이에 스트레스가 인가되어 있는 상태를 나타내고 있다. 하나의 동그라미 표시는 25분의 스트레스 인가를 나타낸다. 도면 중의 × 표시는 비트선 사이에 스트레스가 인가되고 있지 않은 상태를 나타내고 있다. 각 비트선 사이에 있어서, 파선의 좌측에 대응하는 길이가 반인 비트선(BL, /BL)은 전부 동그라미 표시가 4개씩 붙어 있다. 마찬가지로, 각 비트선 사이에 있어서, 파선의 우측에 대응하는 길이가 반인 비트선(BL, /BL)은 전부 동그라미 표시 가 4개씩 붙어 있다. 따라서, 각 비트선 사이에는, 번인 시험 전체에서 100분의 스트레스가 인가된다. 즉, 6 패턴의 스트레스 인가에 의해, 서로 인접하는 모든 비트선 사이에 인가되는 스트레스의 인가 시간을 전부 같게 할 수 있다. 번인 시험은 6 패턴의 스트레스 인가(각 25분)를 실시하고 있고, 시험 시간은 150분이다. 이 때문에, 시험 시간의 67%가 실제의 스트레스 인가에 기여한다.

도 10은 비트선(BL, /BL)에의 전압 인가 패턴의 비교예를 도시하고 있다. 이 예에서는, 시험 패턴 발생 장치(TEST)에 의한 기록 동작만으로 번인 시험을 실시하고 있다. 이 경우, 스트레스의 인가를 나타내는 동그라미 표시의 수는 동일한 비트선 쌍(BL, /BL) 사이(예컨대, BL1과 /BL1)와, 인접하는 비트선 쌍 사이(예컨대, /BL1과 BL2)가 다르다. 번인 시험에서는, 동그라미 표시가 적은 측에 맞출 필요가 있다. 따라서, 각 비트선 사이에 100분의 스트레스를 인가하기 위해서, 1 패턴의 인가 시간을 50분으로 할 필요가 있다. 이 결과, 번인 시험 시간은 200분으로 되어, 시험 시간의 50%밖에 실제의 스트레스 인가에 기여할 수 없다. 바꾸어 말하면, 본 발명에 비해서 번인 시험 시간은 길어진다. 또한, 예컨대, 비트선 사이(BL1-/BL1)의 동그라미 표시는 비트선 사이(/BL1-BL2)의 동그라미 표시의 수의 2배이다. 즉, 비트선 사이(BL1-/BL1)는 비트선 사이(/BL1-BL2)에 비해서 2배의 스트레스를 받는다. 스트레스가 과도하게 인가되면, 메모리 셀 사이의 특성이 악화될 우려가 있다. 본 발명에서는, 도 9에 도시한 바와 같이, 비트선(BL, /BL)에의 스트레스의 인가 시간은 전부 100분이며, 변동은 없다. 즉, 스트레스가 과도하게 인가되는 비트선(BL, /BL)은 존재하지 않기 때문에, 메모리 셀(MC)의 특성이, 번인 시험에 의 해 과도하게 악화되는 것을 방지할 수 있다.

이상, 제1 실시형태에서는, 제1 번인 시험(TEST1)과 제2 번인 시험(TEST2H, TEST2L)을 조합시켜 번인 시험을 실시함으로써, 각 시험 패턴에 있어서 스트레스가 인가되지 않는 비트선(BL, /BL)의 수를 최소한으로 할 수 있다. 따라서, 스트레스가 인가되는 비트선의 비율(번인 효율)을 높일 수 있어, 번인 시간을 단축할 수 있다. 이 결과, 시험 비용을 삭감할 수 있다.

도 11은 본 발명의 반도체 메모리의 제2 실시형태를 나타내고 있다. 제1 실시형태에서 설명한 요소와 동일한 요소에 대해서는 동일한 부호를 붙여, 이들에 대한 상세한 설명을 생략한다. 이 실시형태에서는, 제1 실시형태의 커맨드 디코더(12),시험 패턴 디코더(14) 대신에 커맨드 디코더(12A), 시험 패턴 디코더(14A)가 형성되어 있다. 또한, 번인 시험 장치(B/I)로부터의 시험 클록 신호(WCLK), 시험 신호(WB, T0)를 받는 시험 패드(도면의 사각 표시)가 형성되어 있다. 그 밖의 구성은 제1 실시형태와 동일하다.

시험 패드(WCLK, WB, T0)는 접속 배선을 통해 커맨드 디코더(12A)에 접속되어 있다. 번인 시험 장치(B/I)는 FCRAM에 웨이퍼 번인 시험을 실시시킬 때에 시험 패드(WB)를 고논리 레벨로 설정하여, 시험 패드(T0)로부터 입력되는 직렬 형식의 커맨드 입력을, 시험 항목을 나타내는 논리 레벨로 설정한다. 시험 패드(WCLK, WB, T0)는 FCRAM이 웨이퍼 상태(또는 베어 칩 상태)일 때에 번인 시험 장치(B/I)의 프로브를 접촉시킬 수 있다. 패키징된 FCRAM은 시험 패드(WCLK, WB, T0)에 접속된 시험 단자를 갖지 않는다. 한편, 특별히 도시하지 않지만, 시험 패드(WD)는 고저항을 통해 접지선(VSS)에 접속되어 있다.

이 실시형태에서는, 제1 실시형태에 도시한 LSI 테스터 등의 고가의 시험 패턴 발생 장치(TEST)뿐만 아니라, 간이한 번인 시험 장치(B/I)를 사용하여 FCRAM의 번인 시험을 실시할 수 있다. 번인 시험 장치(B/I)는 후술하는 도 13에 도시한 바와 같이, 간이한 시험 패턴을 생성할 수 있으면 된다. 이하, 시험 패턴 발생 장치(TEST)를 사용한 번인 시험을 외부 번인 시험이라 부르고, 번인 시험 장치(B/I)를 사용한 번인 시험을 내부 번인 시험이라 부른다. 내부 번인 시험에서는, FCRAM은 커맨드 신호(CMD) 및 데이터 신호(DQ)를 외부에서 받는 일없이, 번인 시험을 자동으로 실행할 수 있다. 이 때문에, 시험 패턴 디코더(14A)는 시험 클록 신호(WCLK), 시험 신호(WB, T0)에 응답하여 기록 신호(WRZ)를 생성한다.

도 12는 도 11에 도시한 커맨드 디코더(12A) 및 시험 패턴 디코더(14A)를 상세히 나타내고 있다. 디코더(12A, 14A)는 외부 디코더(40), 내부 디코더(42), OR 회로(44, 46, 48) 및 리프레시 발생 회로(50)를 갖고 있다. 외부 디코더(40)는 통상 동작 모드(NRML) 중 및 외부 번인 시험 중에 동작하여, 내부 커맨드 신호(ICMD) 및 내부 어드레스 신호(IAD2-0)에 따라서, 기록 신호(IWRZ) 및 시험 제어 신호(ITES)를 출력한다. 외부 디코더(40)는 제1 인번 시험(TEST1)을 실시하기 위해서 기록 신호(IWRZ)를 출력하는 동시에 데이터 패턴을 선택하기 위한 패턴 선택 신호(PAT1-4) 중 어느 것을 출력한다. 도 11에 도시한 패턴 생성 회로(38)는 패턴 선택 신호(PAT1, PAT2, PAT3, PAT4)의 활성화에 따라서 도 9에 도시한 패턴 1, 패턴 2, 패턴 3, 패턴 4를 각각 생성하여, 생성한 패턴을 비트선(BL, /BL)으로 향해 공급한 다.

내부 디코더(42)는 외부 번인 시험 중에 동작하여, 시험 클록 신호(WCLK), 시험 신호(WB, T0)에 따라서 기록 신호(TWRZ), 패턴 선택 신호(PAT1-4) 및 시험 제어 신호(WBTES)를 출력한다. 시험 제어 신호(ITES, WBTES)는 제1 및 제2 번인 시험 신호(TES1, TES2) 및 제2 번인 시험 제어 신호(TES2HE, TES2LE, TES2HO, TES2LO)를 생성하기 위한 기본 신호이다.

OR 회로(44)는 기록 신호(IWRZ, TWRZ)의 OR 논리를 기록 신호(WRZ)로서 출력한다. OR 회로(48)는 외부 디코더(40) 및 내부 디코더(42)로부터 출력되는 패턴 선택 신호의 OR 논리를 패턴 선택 신호(PAT1-4)로서 출력한다. OR 회로(48)는 시험 제어 신호(ITES, WBTES)의 OR 논리를 제1 및 제2 번인 시험 신호(TES1, TES2) 및 제2 번인 시험 제어 신호(/TES2, TES2HE, TES2LE, TES2HO, TES2LO)로서 출력한다.

리프레시 발생 회로(50)는 발진 회로를 구비하여, 주기적으로 리프레시 신호(REFZ) 및 리프레시 어드레스 신호(REFAD)를 출력한다. 리프레시 발생 회로(50)는 외부 액세스 요구(RDZ, WRZ)와 리프레시 요구(REFZ)의 우선순위를 결정하는 아비터의 기능을 갖고 있다. 리프레시 어드레스 신호(REFAD)는 리프레시 동작시의 로우 어드레스 신호로서 도 11에 도시한 프리디코더(20)에 공급된다.

도 13은 도 12에 도시한 내부 디코더(42)를 상세히 나타내고 있다. 내부 디코더(42)는 직렬로 접속된 3개의 1 비트 카운터(52, 54, 56)와, 카운터(52, 54, 56)로부터 출력되는 내부 시험 신호(IT3-1)를 디코드하는 디코더(58)와, 시험 클록 신호(WCLK) 및 시험 신호(WD)로부터 카운트업 신호(CUP)를 생성하는 AND 회로(60) 를 갖고 있다. 카운터(52, 54, 56)는 카운트업 신호(CUP)의 상승 엣지에 동기하여 시험 신호(T0)의 논리치를 받아들이고, 카운트업 신호(CUP)의 하강 엣지에 동기하여 받아들인 논리치를, 내부 시험 신호(IT3-1)로서 출력한다. 디코더(58)는 카운터(52, 54, 56)에 유지된 3 비트의 내부 시험 신호(IT3-1)(직렬 코드)를 디코드하여, 디코드 결과에 따라서 기록 신호(TWRZ,) 패턴 선택 신호(PAT1-4) 및 시험 제어 신호(WBTES)를 출력한다.

도 14는 제2 실시형태에 있어서의 외부 번인 시험시의 시험 커맨드 시퀀스를 나타내고 있다. 외부 번인 시험시의 시험 커맨드 시퀀스는 제1 실시형태(도 6)와 동일하다. 한편, 내부 번인 시험에 있어서는, 시험 신호(WB)의 고논리 레벨 기간에, 시험 클록 신호(WCLK)에 동기하여 직렬 커맨드가 시험 패드(T0)로부터 순차 입력된다. 그리고, 직렬 커맨드를 병렬로 변환한 내부 시험 신호(IT1-3)에 의해서 나타내어지는 번인 시험 중 어느 것이 실시된다. 도 12에 도시한 내부 디코더(42)는 2진수로"000", "001", "010", "011"의 시험 신호(T0)를 직렬 커맨드로서 받았을 때에, 제1 번인 시험(TEST1)을 실시하기 위해서 기록 신호(TWRZ)를 출력하는 동시에, 데이터 패턴을 나타내는 패턴 선택 신호(PAT1, PAT2, PAT3, PAT4)를 각각 출력한다. 패턴 선택 신호(PAT1, PAT2, PAT3, PAT4)의 활성화에 의해, 도 9에 도시한 패턴 1, 패턴 2, 패턴 3, 패턴 4가 비트선(BL, /BL)에 공급된다.

내부 디코더(42)는 2진수로 "100", "101"의 시험 신호(T0)를 직렬 커맨드로서 받았을 때에, 제2 번인 시험(TEST2H, TEST2L)을 실시하기 위해서 시험 제어 신호(WBTES)를 출력한다.

제1 번인 시험(TEST1)에서는, 시험 신호(WB)가 고논리 레벨인 기간(TB), 기록 동작이 실행된다. 제2 번인 시험(TEST2H, TEST2L)에서는, 시험 신호(WB)가 고논리 레벨인 기간(TB), 각 비트선 쌍(BL, /BL)이 내부 전원 전압(VII) 또는 접지선(VSS) 중 어느 것에 접속된다. 기간(TB)에서 직렬 커맨드의 입력 기간을 제외한 기간을 25분으로 함으로써, 제1 실시형태와 동일한 번인 시험을 실시할 수 있다.

이상, 제2 실시형태에 있어서도, 상술한 제1 실시형태와 동일한 효과를 얻을 수 있다. 또한, 커맨드 디코더(12A) 및 시험 패턴 디코더(14A)에 의해, 고가의 시험 패턴 발생 장치(TEST)뿐만 아니라 간이한 번인 시험 장치(B/I)로 번인 시험을 실시할 수 있다. 즉, 시험 환경에 따라서 효율적으로 번인 시험을 실시할 수 있다.

한편, 상술한 실시형태에서는, 본 발명을 비트선 트위스트 구조를 갖는 FCRAM에 적용한 예를 설명했다. 그러나, 본 발명을 비트선 트위스트 구조를 갖는 DRAM 또는 의사 SRAM에 적용하더라도 좋다. 또한, 본 발명은, 단일의 FCRAM 칩, DRAM 칩 및 의사 SRAM 칩에의 적용에 한정되지 않고, 이들 메모리의 메모리 코어를 내장한 시스템 LSI에 적용할 수 있다.

상술한 실시형태에서는, 어드레스 단자(AD2-0)에 시험 코드(CODE)를 공급하는 예를 설명했다. 그러나, 다른 어드레스 단자에, 시험 코드(CODE)를 공급하더라도 좋고, 데이터 단자(DQ)에 시험 코드(CODE)를 공급하더라도 좋다.

본 발명은 비트선 트위스트 구조를 갖는 반도체 메모리의 번인 시험에 적용할 수 있다.

Claims

메모리 셀에 각각 접속된 상보의 비트선에 의해 구성되는 복수의 비트선 쌍을 구비하며, 상기 비트선이 서로 교차하는 트위스트 구조를 갖는 비트선 쌍과, 상기 비트선이 서로 평행한 비트위스트 구조를 갖는 비트선 쌍이 교대로 배치된 반도체 메모리의 번인 시험 방법으로서,

상기 각 비트선 쌍의 상기 비트선에 고전압 레벨 및 저전압 레벨을 각각 인가하는 제1 단계와,

비트위스트 구조의 비트선 쌍에 제1 단계와 동일한 전압 레벨을 인가하는 동시에, 트위스트 구조의 비트선 쌍에 제1 단계와 반대의 전압 레벨을 인가하는 제2단계와,

상기 각 비트선 쌍의 상기 비트선에 상기 제1 단계와 반대의 전압 레벨을 인가하는 제3 단계와,

비트위스트 구조의 비트선 쌍에 제3 단계와 동일한 전압 레벨을 인가하는 동시에, 트위스트 구조의 비트선 쌍에 제3 단계와 반대의 전압 레벨을 인가하는 제4단계와,

상기 각 비트선 쌍에 고전압 레벨 또는 저전압 레벨 중 어느 것을 공통으로 인가하는 동시에, 인접하는 비트선 쌍에 서로 반대의 전압 레벨을 인가하는 제5 단계와,

상기 제5 단계와 반대의 전압 레벨을 인가하는 제6 단계를 구비하고,

상기 제1∼제6 단계에서 상기 비트선 쌍에의 전압 인가 시간은 서로 같은 것을 특징으로 하는 반도체 메모리의 번인 시험 방법.
제1항에 있어서, 반도체 메모리는, 외부로부터 공급되는 커맨드 및 어드레스에 따라서 상기 메모리 셀에 상기 데이터를 기록하는 기록 동작을 실행하는 동작 제어 회로와, 서로 인접하는 비트위스트 구조 및 트위스트 구조의 비트선 쌍을 제1 및 제2 프리차지 전압선에 각각 접속하는 복수의 프리차지 회로와, 상기 제1 및 제2 프리차지 전압선에 공급하는 전압을 생성하는 프리차지 전압 생성 회로를 구비하고,

상기 제1∼제4 단계는 상기 동작 제어 회로에 의해 기록 동작을 실행함으로써 실시하며,

상기 제5 및 제6 단계는 상기 동작 제어 회로에 의한 기록 동작을 실행하지 않고서, 상기 프리차지 전압 생성 회로에 의해 상기 제1 및 제2 프리차지 전압선에 서로 반대의 전압 레벨을 생성시킴으로써 실시하는 것을 특징으로 하는 반도체 메모리의 번인 시험 방법.
제1항에 있어서, 반도체 메모리는, 상기 메모리 셀에 대하여 데이터의 판독 동작 및 기록 동작을 실행하기 위해서, 외부로부터 공급되는 판독 커맨드 및 기록 커맨드를 디코드하는 커맨드 디코더를 구비하고,

상기 커맨드 디코더가 통상의 판독 동작 및 기록 동작에서는 사용되지 않는 불법 커맨드를 받았을 때에, 동작 모드를 통상 동작 모드에서 시험 모드로 이행하며,

불법 커맨드와 함께 공급되는 어드레스 및 데이터의 적어도 어느 하나에 의해 나타내어지는 시험 코드의 값이 번인 시험을 나타낼 때에, 그 값에 따라서 동작 모드를 상기 제1∼제4 단계를 실시하기 위한 제1 번인 시험 모드 또는 상기 제5 및 제6 단계를 실시하는 제2 번인 시험 모드로 더 이행하는 것을 특징으로 하는 반도체 메모리의 번인 시험 방법.
제3항에 있어서, 상기 불법 커맨드 및 상기 시험 코드가 상기 제1 번인 시험 모드로 이행하기 위한 엔트리 커맨드를 나타낼 때에, 이 엔트리 커맨드에 응답하여 상기 동작 제어 회로에 의해 기록 동작을 실행하고,

상기 불법 커맨드 및 상기 시험 코드가 상기 제2 번인 시험 모드로 이행하기 위한 엔트리 커맨드를 나타낼 때에, 상기 시험 코드의 값에 따라서 상기 제1 및 제2 프리차지 전압선의 한쪽 및 다른 쪽을 고전압 레벨 및 저전압 레벨로 각각 설정하는 것을 특징으로 하는 반도체 메모리의 번인 시험 방법.
제4항에 있어서, 상기 제1 및 제2 번인 시험 모드 중에 받은 상기 불법 커맨드 및 상기 시험 코드가 엑시트 커맨드(exit command)를 나타낼 때에, 동작 모드를 상기 제1 및 제2 번인 시험 모드에서 상기 통상 동작 모드로 이행하는 것을 특징으로 하는 반도체 메모리의 번인 시험 방법.
복수의 메모리 셀과, 상기 메모리 셀에 각각 접속된 상보의 비트선에 의해 구성되는 복수의 비트선 쌍을 구비하며, 상기 비트선이 서로 교차하는 트위스트 구조를 갖는 비트선 쌍과 상기 비트선이 서로 평행한 비트위스트 구조를 갖는 비트선 쌍이 교대로 배치된 메모리 셀 어레이와;

통상 동작 모드 중 및 상기 제1 번인 시험 모드 중에 제1 및 제2 프리차지 전압선에 공급하는 공통의 프리차지 전압을 생성하여, 상기 제2 번인 시험 모드 중에 제1 및 제2 프리차지 전압선의 한쪽 및 다른 쪽에 각각 공급하는 고전압 레벨 및 저전압 레벨을 생성하는 프리차지 전압 생성 회로와;

비트선 리셋 신호의 활성화 중에, 트위스트 구조를 갖는 비트선 쌍을 상기 제1 프리차지 전압선에 접속하고, 비트위스트 구조를 갖는 비트선 쌍을 상기 제2 프리차지 전압선에 접속하는 복수의 프리차지 회로와;

상기 통상 동작 모드 중 및 상기 제1 번인 시험 모드 중에 있어서의 상기 메모리 셀의 비액세스시와, 상기 제2 번인 시험 모드 중에 상기 비트선 리셋 신호를 활성화하고, 상기 통상 동작 모드 중 및 상기 제1 번인 시험 모드 중에 있어서의 상기 메모리 셀의 액세스시에 상기 비트선 리셋 신호를 비활성화하는 비트선 선택부와;

검출 증폭기 활성화 신호의 활성화 중에 상기 비트선 쌍의 전압차를 증폭하는 복수의 검출 증폭기와;

상기 통상 동작 모드 중 및 상기 제1 번인 시험 모드 중에 있어서의 상기 메 모리 셀의 액세스시에, 상기 검출 증폭기 활성화 신호를 활성화하고, 상기 통상 동작 모드 중 및 상기 제1 번인 시험 모드 중에 있어서의 상기 메모리 셀의 비액세스시와 상기 제2 번인 시험 모드 중에 상기 검출 증폭기 활성화 신호를 비활성화하는 검출 증폭기 선택부와;

칼럼 선택 신호의 활성화 중에 상기 비트선 쌍을 데이터 버스선에 접속하는 복수의 칼럼 스위치와;

상기 통상 동작 모드 중 및 상기 제1 번인 시험 모드 중에 있어서의 상기 메모리 셀의 액세스시에 상기 칼럼 선택 신호를 활성화하고, 상기 통상 동작 모드 중 및 상기 제1 번인 시험 모드 중에 있어서의 상기 메모리 셀의 비액세스시와 상기 제2 번인 시험 모드 중에 상기 칼럼 선택 신호를 비활성화하는 칼럼 선택부를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
제6항에 있어서, 상기 메모리 셀에 대하여 데이터의 판독 동작 및 기록 동작을 실행하기 위한 판독 커맨드 및 기록 커맨드를 받았을 때에 판독 신호 및 기록 신호를 출력하는 동시에, 통상의 판독 동작 및 기록 동작에서는 사용되지 않는 불법 커맨드를 받았을 때에 동작 모드를 통상 동작 모드에서 시험 모드로 이행하며, 불법 커맨드와 함께 공급되는 어드레스 및 데이터의 적어도 어느 하나에 의해 나타내어지는 시험 코드의 값이 번인 시험을 나타낼 때에, 그 값에 따라서 동작 모드를 상기 제1 번인 시험 모드 또는 상기 제2 번인 시험 모드로 설정하기 위해서, 제1 번인 시험 신호 또는 제2 번인 시험 신호를 출력하는 커맨드 디코더를 구비하고,

상기 프리차지 전압 생성 회로는 상기 제2 번인 시험 신호에 따라서 동작하며,

상기 비트선 선택부, 상기 검출 증폭기 선택부 및 상기 칼럼 선택부는 상기 판독 신호, 상기 기록 신호, 제1 및 제2 번인 시험 신호에 따라서 동작하는 것을 특징으로 하는 반도체 메모리.
제7항에 있어서, 상기 커맨드 디코더는, 상기 불법 커맨드 및 상기 시험 코드가 상기 제1 번인 시험 모드로 이행하기 위한 엔트리 커맨드를 나타낼 때에, 이 엔트리 커맨드에 응답하여 상기 기록 신호를 출력하는 것을 특징으로 하는 반도체 메모리.
제8항에 있어서, 상기 커맨드 디코더는, 상기 제1 및 제2 번인 시험 모드 중에 받은 상기 불법 커맨드 및 상기 시험 코드가 엑시트 커맨드를 나타낼 때에, 동작 모드를 상기 제1 및 제2 번인 시험 모드에서 상기 통상 동작 모드로 이행하는 것을 특징으로 하는 반도체 메모리.
제6항에 있어서, 상기 제1 및 제2 번인 시험을 나타내는 시험 신호를 받는 시험 패드와,

상기 시험 패드에서 받은 상기 시험 신호에 따라서 동작 모드를 상기 제1 번인 시험 모드 또는 상기 제2 번인 시험 모드로 설정하기 위해서, 제1 번인 시험 신 호 또는 제2 번인 시험 신호를 출력하는 동시에, 상기 시험 신호가 상기 제1 번인 시험을 나타낼 때에, 이 시험 신호에 동기하여 상기 메모리 셀에 기록 동작을 실행시키기 위한 기록 신호를 출력하며, 또 패턴 선택 신호를 출력하는 커맨드 디코더와,

상기 패턴 선택 신호에 따라서 상기 비트선 및 상기 메모리 셀에 기록하는 데이터를 생성하는 패턴 생성 회로를 구비하고,

상기 프리차지 전압 생성 회로는 상기 제2 번인 시험 신호에 따라서 동작하며,

상기 비트선 선택부, 상기 검출 증폭기 선택부 및 상기 칼럼 선택부는 상기 기록 신호, 제1 및 제2 번인 시험 신호에 따라서 동작하는 것을 특징으로 하는 반도체 메모리.