JP2010182350A - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP2010182350A JP2010182350A JP2009022763A JP2009022763A JP2010182350A JP 2010182350 A JP2010182350 A JP 2010182350A JP 2009022763 A JP2009022763 A JP 2009022763A JP 2009022763 A JP2009022763 A JP 2009022763A JP 2010182350 A JP2010182350 A JP 2010182350A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- request
- clock
- circuit
- command decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
- G11C11/40615—Internal triggering or timing of refresh, e.g. hidden refresh, self refresh, pseudo-SRAMs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
- G11C11/4076—Timing circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2211/00—Indexing scheme relating to digital stores characterized by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C2211/401—Indexing scheme relating to cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C2211/406—Refreshing of dynamic cells
- G11C2211/4065—Low level details of refresh operations
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
【課題】アクセスタイムを高速化できる同期式擬似SRAMを提供する。
【解決手段】半導体記憶装置は、リフレッシュ要求回路140とコマンドデコーダ110との間に設けられ、コマンドデコーダ110から外部アクセス要求が出力されている際にはリフレッシュ要求を非活性にするリフレッシュ同期回路120を備える。
さらに、外部アクセス要求が発せられてから図1中の破線で示されるクリティカルパスを経由するための所要時間に対し、同じかそれ以上の遅延であって、かつ、１サイクルより短い遅延をクロックに生じさせるクロック位相調整部130を備える。そして、フリップフロップFF2は、クロック位相調整部130からのクロックタイミングでコマンドデコーダからの要求を取り込んでメモリセルアレイ200に供給する。
【選択図】図1
【解決手段】半導体記憶装置は、リフレッシュ要求回路140とコマンドデコーダ110との間に設けられ、コマンドデコーダ110から外部アクセス要求が出力されている際にはリフレッシュ要求を非活性にするリフレッシュ同期回路120を備える。
さらに、外部アクセス要求が発せられてから図1中の破線で示されるクリティカルパスを経由するための所要時間に対し、同じかそれ以上の遅延であって、かつ、１サイクルより短い遅延をクロックに生じさせるクロック位相調整部130を備える。そして、フリップフロップFF2は、クロック位相調整部130からのクロックタイミングでコマンドデコーダからの要求を取り込んでメモリセルアレイ200に供給する。
【選択図】図1
Description
本発明は、同期式擬似SRAMのアクセス高速化に関する。
擬似SRAMが知られている。疑似SRAMは、従来のDRAMの記憶セルを用いながら、SRAMと同じインターフェースを持つ。すなわち、擬似SRAMは、Refresh制御をメモリに内蔵し、コントローラ側はread/write制御のみを行う。
ここで、疑似SRAMは、本来速度的に不利とされるDRAMを記憶セルに用いている上に周辺回路も統合しているため、アクセス速度はSRAMには及ばず、純粋なDRAMにも劣る。その一方、擬似SRAMは、面積あたりのコストが安価であり、かつ、大容量であるという利点がある。
そこで、このような特徴を生かして、擬似SRAMは、安価かつ大容量が求められる一方で高速なアクセスを必要としないモバイルアプリケーション分野で多用されてきた。
ここで、疑似SRAMは、本来速度的に不利とされるDRAMを記憶セルに用いている上に周辺回路も統合しているため、アクセス速度はSRAMには及ばず、純粋なDRAMにも劣る。その一方、擬似SRAMは、面積あたりのコストが安価であり、かつ、大容量であるという利点がある。
そこで、このような特徴を生かして、擬似SRAMは、安価かつ大容量が求められる一方で高速なアクセスを必要としないモバイルアプリケーション分野で多用されてきた。
しかし、近年ではネットワーク機器など高速アクセスが必要な分野でも、DRAMコアを必要とするようなメモリの大容量化が進んでいる。
これに伴って従来のSRAMを大容量メモリに置き換えることが必要であるところ、擬似SRAMを高速化する要求が高まっている。
これに伴って従来のSRAMを大容量メモリに置き換えることが必要であるところ、擬似SRAMを高速化する要求が高まっている。
ここで、擬似SRAMでは、read/writeコマンドの到来をメモリ側で事前に予期できないという構成上の制約がある。そのため、コマンドを受け取ると同時にrefresh動作を禁止し、かつ、refresh完了までの期間待機して、その後実際の読み出し動作を開始する必要がある。
例えば、特許文献1には、DRAMセルを用いた半導体記憶装置を汎用SRAM仕様（非同期仕様）として動作させるアドレスアクセス方式が開示されている。
図7は、この特許文献1の一実施形態におけるタイミングチャートである。
外部からのread/write要求を受け取った場合に、直ちに内部でrefreshを実行し、その後に要求されたread/writeを行う動作を示している。
この場合、refresh動作の待ち時間の分だけ読み出し動作の開始が遅くなり、アクセスが遅くなるという問題がある。また、refresh動作とread/write動作とが内部で競合するのを防ぐため、read/writeコマンドを受け取った後には新たにrefreshを開始しないように制御する必要がある。
例えば、特許文献1には、DRAMセルを用いた半導体記憶装置を汎用SRAM仕様（非同期仕様）として動作させるアドレスアクセス方式が開示されている。
図7は、この特許文献1の一実施形態におけるタイミングチャートである。
外部からのread/write要求を受け取った場合に、直ちに内部でrefreshを実行し、その後に要求されたread/writeを行う動作を示している。
この場合、refresh動作の待ち時間の分だけ読み出し動作の開始が遅くなり、アクセスが遅くなるという問題がある。また、refresh動作とread/write動作とが内部で競合するのを防ぐため、read/writeコマンドを受け取った後には新たにrefreshを開始しないように制御する必要がある。
そこで、refresh制御が不要な擬似SRAMインターフェースを維持しつつ、アクセスを高速化することが望まれている。
単純にrefresh制御を不要とするためには、上記特許文献の概念を同期式の擬似SRAMに単純に適用することが考えられる。
ここで、上記特許文献の概念を同期式の擬似SRAMに単純に適用した場合を説明する。
図5は、上記特許文献の概念を同期式の擬似SRAMに単純に適用した場合の構成例である。
図5において、外部から入力されたクロックを遅延素子を介して内部クロックとする。そして、内部クロックでコマンド0−コマンドNをフリップフロップ（FF0）によりラッチする。それらコマンド0−Nは、コマンドデコーダ110で処理されたのち、DRAMコア200に供給される。
ここで、refresh要求信号はそのままコマンドデコーダ110に入力せず、反転入力付きAND回路120とフリップフロップ（FF1）とを介してコマンドデコーダに入力する。すなわち、refresh要求信号を反転入力付きAND回路120の正入力に入れ、かつ、内部readコマンドを反転入力に入れて、その出力をFF1を介してコマンドデコーダ110への入力とする。
これにより、refresh要求信号を内部readコマンドで非活性とする。すると、Readコマンドを受け取った場合、その後のrefresh動作が禁止となる。
このように、反転入力付きAND回路120によってリフレッシュ同期回路を構成する。
ここで、上記特許文献の概念を同期式の擬似SRAMに単純に適用した場合を説明する。
図5は、上記特許文献の概念を同期式の擬似SRAMに単純に適用した場合の構成例である。
図5において、外部から入力されたクロックを遅延素子を介して内部クロックとする。そして、内部クロックでコマンド0−コマンドNをフリップフロップ（FF0）によりラッチする。それらコマンド0−Nは、コマンドデコーダ110で処理されたのち、DRAMコア200に供給される。
ここで、refresh要求信号はそのままコマンドデコーダ110に入力せず、反転入力付きAND回路120とフリップフロップ（FF1）とを介してコマンドデコーダに入力する。すなわち、refresh要求信号を反転入力付きAND回路120の正入力に入れ、かつ、内部readコマンドを反転入力に入れて、その出力をFF1を介してコマンドデコーダ110への入力とする。
これにより、refresh要求信号を内部readコマンドで非活性とする。すると、Readコマンドを受け取った場合、その後のrefresh動作が禁止となる。
このように、反転入力付きAND回路120によってリフレッシュ同期回路を構成する。
図6に、ロウサイクル(tRC)=アクセス(tRAC)=4サイクルの製品において、図5に従った制御によるタイミングチャートを示す。
ここで、サイクル1でreadコマンドを受け取るとする。すると、コマンドデコーダ110の出力からreadコマンドを受け取ったことを認識できるので、サイクル2以降に開始されるrefresh動作は禁止できる。
しかし、最も遅いrefresh動作がサイクル1の内部クロックのエッジから開始される場合があり得る。したがって、そのエッジからrefresh期間待機し、その後、内部のreadコマンドを発生させ、読み出したデータを外部端子に出力することになる。図6では、この最も遅いタイミングの場合を示す。
ここで、サイクル1でreadコマンドを受け取るとする。すると、コマンドデコーダ110の出力からreadコマンドを受け取ったことを認識できるので、サイクル2以降に開始されるrefresh動作は禁止できる。
しかし、最も遅いrefresh動作がサイクル1の内部クロックのエッジから開始される場合があり得る。したがって、そのエッジからrefresh期間待機し、その後、内部のreadコマンドを発生させ、読み出したデータを外部端子に出力することになる。図6では、この最も遅いタイミングの場合を示す。
図6によると、readコマンドを受け取ってからデータ出力までのアクセスは、
｛(1)内部クロック遅延｝＋｛(2)refresh期間｝＋｛(3)データ出力｝
の合計で決定される。
一般に擬似SRAMでは内部のrefresh期間やread期間はtRC／2に設定されるので、readコマンドからのランダムアクセスタイムtRACは、
一般に擬似SRAMでは内部のrefresh期間やread期間はtRC／2に設定されるので、readコマンドからのランダムアクセスタイムtRACは、
｛(1)内部クロック遅延｝＋tRC／2＋｛(3)データ出力｝・・・式(1)
で表されることになり、相当の遅れが生じてしまっている。
なお、一見すると、サイクル「1」のrefreshを禁止すると、最も遅くに実行されるrefreshタイミングを1サイクル前倒しできて高速化に寄与するようにも思える。
しかし、このような制御ではサイクル「5」のrefreshを禁止することと同じになってしまう。
したがって、連続してread/writeアクセスが繰り返されると、refresh動作を全く入れられないという問題が生じる。
しかし、このような制御ではサイクル「5」のrefreshを禁止することと同じになってしまう。
したがって、連続してread/writeアクセスが繰り返されると、refresh動作を全く入れられないという問題が生じる。
本発明の半導体記憶装置は、データを記憶する複数のメモリセルが配置されたメモリセルアレイと、前記メモリセルのリフレッシュ動作を要求するリフレッシュ要求を内部発生するリフレッシュ要求回路と、外部から前記メモリセルへのアクセスを要求する外部アクセス要求と前記リフレッシュ要求とをデコードして前記メモリセルに供給するコマンドデコーダと、を備えた半導体記憶装置において、前記リフレッシュ要求回路と前記コマンドデコーダとの間に設けられ、前記コマンドデコーダから外部アクセス要求が出力されている際には前記リフレッシュ要求を非活性にするリフレッシュ同期回路と、前記外部アクセス要求が発せられてから前記コマンドデコーダおよび前記リフレッシュ同期回路を経由して前記外部アクセス要求に同期したリフレッシュ要求が前記メモリセルに供給されるまでの所要時間に対し、同じかそれ以上の遅延であって、かつ、１サイクルより短い遅延をクロックに生じさせるクロック位相調整部と、前記コマンドデコーダと前記メモリセルアレイとの間に設けられ、前記クロック位相調整部からのクロックタイミングで前記コマンドデコーダからの要求を取り込んで前記メモリセルアレイに供給するフリップフロップと、を備えることを特徴とする。
このような構成において、外部からのアクセス要求をデコードして取り込むタイミングをクロック位相調整部によって位相調整クロックの分だけ遅らせている。そして、位相調整クロックの遅延分は、refresh要求を外部コマンド（例えばreadコマンド）に同期させて非活性にするために必要な時間だけとっている。
これにより、外部からアクセス要求が与えられたのと同じサイクルの位相調整クロックのタイミングからrefresh要求を非活性にできることになる。
このように位相調整クロックの遅延分があることにより、refresh動作を禁止にできるサイクルが早くなる。すると、refresh期間による待ち時間がそれだけ短くなり、結果としてランダムアクセスタイムをそれだけ短くすることができる。したがって、半導体記憶装置のアクセス時間を高速化することができる。
これにより、外部からアクセス要求が与えられたのと同じサイクルの位相調整クロックのタイミングからrefresh要求を非活性にできることになる。
このように位相調整クロックの遅延分があることにより、refresh動作を禁止にできるサイクルが早くなる。すると、refresh期間による待ち時間がそれだけ短くなり、結果としてランダムアクセスタイムをそれだけ短くすることができる。したがって、半導体記憶装置のアクセス時間を高速化することができる。
以下、図面を参照して本発明の実施の形態について説明する。
（第1実施形態）
図1は、第1実施形態に係る同期式擬似SRAMの構成を示すブロック図である。
図5と同一の構成要素には同一符号を付してある。
課題の説明として、図5では、特許文献の概念を同期式の擬似SRAMに単純に適用した場合を説明した。
これに対し、本実施形態では、図5と比較すると、コマンドデコーダ110の出力信号(内部コマンド)をラッチするフリップフロップ（FF2）と、このフリップフロップ（FF2）へのクロック信号の位相を調整するクロック位相調整部130と、を備えている。
（第1実施形態）
図1は、第1実施形態に係る同期式擬似SRAMの構成を示すブロック図である。
図5と同一の構成要素には同一符号を付してある。
課題の説明として、図5では、特許文献の概念を同期式の擬似SRAMに単純に適用した場合を説明した。
これに対し、本実施形態では、図5と比較すると、コマンドデコーダ110の出力信号(内部コマンド)をラッチするフリップフロップ（FF2）と、このフリップフロップ（FF2）へのクロック信号の位相を調整するクロック位相調整部130と、を備えている。
クロック位相調整部130は、コマンドデコーダ110とrefresh要求論理（120）とのレプリカ回路を含んで構成されている。
したがって、クロック位相調整部130は、図1中に点線の矢印で記述したコマンド発生のクリティカルパスの遅延と同じか、もしくはそれより長く内部クロックを遅延させるものである。
クロック位相調整部130は、内部クロックとフリップフロップFF2との間に挿入され、遅延させたクロック（位相調整クロック）をフリップフロップFF2に供給する。
したがって、クロック位相調整部130は、図1中に点線の矢印で記述したコマンド発生のクリティカルパスの遅延と同じか、もしくはそれより長く内部クロックを遅延させるものである。
クロック位相調整部130は、内部クロックとフリップフロップFF2との間に挿入され、遅延させたクロック（位相調整クロック）をフリップフロップFF2に供給する。
フリップフロップFF2は、前記クロック位相調整部130から出力される位相調整クロックによって制御される。
このような構成によって、DRAMコア200は、内部クロックに対して前記クリティカルパスの分遅延したクロック（位相調整クロック）によって取り込まれたコマンドで制御されることになる。
次に、上記構成を備える第1実施形態の動作について説明する。
図2、図3は、tRC=tRAC=4クロックの製品を実装した場合のタイミングチャートである。
図2は、(1)refresh開始後にreadコマンドを受け取った場合の動作を表すタイミングチャートである。
図3は、(2)refresh要求とreadコマンドとを同時に受け取った場合の動作を表すタイミングチャートである。
図2、図3は、tRC=tRAC=4クロックの製品を実装した場合のタイミングチャートである。
図2は、(1)refresh開始後にreadコマンドを受け取った場合の動作を表すタイミングチャートである。
図3は、(2)refresh要求とreadコマンドとを同時に受け取った場合の動作を表すタイミングチャートである。
図2を参照して、(1)refresh開始後にreadコマンドを受け取った場合の動作について説明する。
例として、サイクル0でrefresh要求回路140からrefresh要求が内部発生し、サイクル1でREADコマンドが外部から与えられた場合について説明する。
まず、サイクル0でrefresh要求が内部発生する。
このRefresh要求を受け取るサイクル0はNOP（ノンオペレーション）コマンドである（readコマンドが発せられていない）。
内部クロックで取り込んだNOPコマンドがコマンドデコーダ110を通過する。
ここで、本例では、NOPコマンドが反転入力付きAND回路120の反転入力に入るところ、refresh要求はそのまま出力されコマンドデコーダ110に供給されることになる。
従って、図1に矢印で記したクリティカルパスの遅延を経て内部refreshコマンドがフリップフロップ（FF2）のデータ端子に供給される。
例として、サイクル0でrefresh要求回路140からrefresh要求が内部発生し、サイクル1でREADコマンドが外部から与えられた場合について説明する。
まず、サイクル0でrefresh要求が内部発生する。
このRefresh要求を受け取るサイクル0はNOP（ノンオペレーション）コマンドである（readコマンドが発せられていない）。
内部クロックで取り込んだNOPコマンドがコマンドデコーダ110を通過する。
ここで、本例では、NOPコマンドが反転入力付きAND回路120の反転入力に入るところ、refresh要求はそのまま出力されコマンドデコーダ110に供給されることになる。
従って、図1に矢印で記したクリティカルパスの遅延を経て内部refreshコマンドがフリップフロップ（FF2）のデータ端子に供給される。
この内部refreshコマンドはFF2でラッチされる。
このとき、フリップフロップ（FF2）は、この内部refreshコマンドを位相調整クロックでラッチする。
ここで、位相調整クロックは、クロック位相調整部130によって、前記クリティカルパスの遅延よりもわずかに遅くなっている。
したがって、この場合、内部クロックに対して位相調整クロックのタイミング分だけ遅延したタイミングでDRAMコア200に対してrefresh開始が指示される。
このとき、フリップフロップ（FF2）は、この内部refreshコマンドを位相調整クロックでラッチする。
ここで、位相調整クロックは、クロック位相調整部130によって、前記クリティカルパスの遅延よりもわずかに遅くなっている。
したがって、この場合、内部クロックに対して位相調整クロックのタイミング分だけ遅延したタイミングでDRAMコア200に対してrefresh開始が指示される。
続いて、サイクル1でreadコマンドが外部から入力される。
このreadコマンドは、コマンドデコーダ110を介してフリップフロップ（FF2）に出力される。
フリップフロップ（FF2）は、位相調整クロックのタイミング「1」でこのreadコマンドをラッチする。
ここで、DRAMコア200のrefresh動作は、位相調整クロックの「0」から開始されている。
そのため、ランダムサイクルタイムの二分の1（tRC／2）が経過した位相調整クロック「2」からDRAMコア200のread動作が開始され、その読み出し動作で取り出されたデータが出力される。
それと同時に内部readコマンドは、反転入力付きAND回路120の反転入力に入る。すると、refresh要求をトリガとして発生するはずの内部refreshコマンドを非活性となる。したがって、位相調整クロック「1」以降の内部refreshコマンドは非活性となる。
このreadコマンドは、コマンドデコーダ110を介してフリップフロップ（FF2）に出力される。
フリップフロップ（FF2）は、位相調整クロックのタイミング「1」でこのreadコマンドをラッチする。
ここで、DRAMコア200のrefresh動作は、位相調整クロックの「0」から開始されている。
そのため、ランダムサイクルタイムの二分の1（tRC／2）が経過した位相調整クロック「2」からDRAMコア200のread動作が開始され、その読み出し動作で取り出されたデータが出力される。
それと同時に内部readコマンドは、反転入力付きAND回路120の反転入力に入る。すると、refresh要求をトリガとして発生するはずの内部refreshコマンドを非活性となる。したがって、位相調整クロック「1」以降の内部refreshコマンドは非活性となる。
このように、本実施形態では、クロック位相調整部130を備え、外部からのコマンドをデコードして取り込むタイミングを内部クロックに対して位相調整クロック分遅らせている。
そして、位相調整クロックの遅延分は、refresh要求を外部コマンド（readコマンド）に同期させて非活性にするために必要な時間だけとっている。
これにより、外部からreadコマンドが与えられたのと同じサイクルの位相調整クロックのタイミングからrefresh要求を非活性にできることになる。
このように位相調整クロックの遅延分があることにより、refresh動作を禁止にできるサイクルが早くなる。すると、refresh期間による待ち時間がそれだけ短くなり、結果としてランダムアクセスタイム（tRAC）をそれだけ短くすることができる。
そして、位相調整クロックの遅延分は、refresh要求を外部コマンド（readコマンド）に同期させて非活性にするために必要な時間だけとっている。
これにより、外部からreadコマンドが与えられたのと同じサイクルの位相調整クロックのタイミングからrefresh要求を非活性にできることになる。
このように位相調整クロックの遅延分があることにより、refresh動作を禁止にできるサイクルが早くなる。すると、refresh期間による待ち時間がそれだけ短くなり、結果としてランダムアクセスタイム（tRAC）をそれだけ短くすることができる。
次に、図3を参照して、(2)refresh要求とreadコマンドとを同時に受け取った場合の動作について説明する。
例として、Refresh要求とreadコマンドがサイクル1で同時に発生した場合を説明する。
サイクル1で与えられたreadコマンドは、内部クロックのサイクル1で取り込まれ、図1のクリティカルパスを通過して、フリップフロップ（FF）に到達する。
フリップフロップ（FF）に到達した内部readコマンドは、位相調整クロックのサイクル1でラッチされる。
例として、Refresh要求とreadコマンドがサイクル1で同時に発生した場合を説明する。
サイクル1で与えられたreadコマンドは、内部クロックのサイクル1で取り込まれ、図1のクリティカルパスを通過して、フリップフロップ（FF）に到達する。
フリップフロップ（FF）に到達した内部readコマンドは、位相調整クロックのサイクル1でラッチされる。
また、内部readコマンドは、反転入力付きAND回路120の反転入力に入る。すると、refresh要求をトリガとして発生するはずの内部refreshコマンドが非活性となる。
このような動作により、位相調整クロック「2」のエッジでDRAMコア200のread動作が開始される。
このように本実施形態によれば、図2および図3の場合とも、サイクル1でreadコマンドを受け取って位相調整クロック「2」からDRAMコア200のread動作を開始できる。
本実施形態におけるランダムサイクルタイム（tRC）が4クロックサイクルであることから、位相調整クロック「1」→「2」の遅延はtRC/4である。
したがって、readコマンドからのランダムアクセスタイム（tRAC）は、
本実施形態におけるランダムサイクルタイム（tRC）が4クロックサイクルであることから、位相調整クロック「1」→「2」の遅延はtRC/4である。
したがって、readコマンドからのランダムアクセスタイム（tRAC）は、
｛(1)′クロック遅延相当｝＋(tRC/4)＋｛(3)データ出力｝ ・・・式(2)
である。
ここで、｛(1)′クロック遅延相当｝とは、内部クロックの遅延分（遅延A）＋位相調整クロックの遅延分（遅延B）である。
ここで、｛(1)′クロック遅延相当｝とは、内部クロックの遅延分（遅延A）＋位相調整クロックの遅延分（遅延B）である。
この式(2)を式(1)と比較したときのランダムアクセスタイムtRACの高速化効果は、
式(1)−式(2)
=（(1)−(1)′）+tRC／4 ・・・式(3)
=（(1)−(1)′）+tRC／4 ・・・式(3)
となる。
ここで、｛(1)−(1)′｝は、図1のクリティカルパスの遅延であるが、ここは同期回路設計の基本としてクロックサイクル(＝tRC/4)よりも十分に小さいのが通常である。
例えば、典型的な例としてtRAC＝tRC＝20ns、クリティカルパスの遅延が2nsの場合、式(3)は-2ns+20ns/4=3nsとなる。
すなわち、この場合、本実施形態の適用によって、ランダムアクセスタイムを3ns早くすることができる。
従来構成のtRAC＝20nsに対し、本実施形態ではtRAC＝17nsとなり、15%の高速化を図ることができる。
例えば、典型的な例としてtRAC＝tRC＝20ns、クリティカルパスの遅延が2nsの場合、式(3)は-2ns+20ns/4=3nsとなる。
すなわち、この場合、本実施形態の適用によって、ランダムアクセスタイムを3ns早くすることができる。
従来構成のtRAC＝20nsに対し、本実施形態ではtRAC＝17nsとなり、15%の高速化を図ることができる。
（第2実施形態）
次に、本発明の第2実施形態について説明する。
第2実施形態の基本的構成は、第1実施形態に同様であるが、位相調整部がDLL（DLL：遅延位相同期ループ、Delay Locked Loop）回路150を用いて構成されている点に特徴を有する。
図4は、第2実施形態の構成を示すブロック図である。
第1実施形態(図1)では、位相調整クロックの発生タイミングの決定にレプリカ回路を用いていたが、本第2実施形態では、DLL 150を用いて位相調整部を構成している。
このような構成において、DLL 150によるクロック遅延量を適宜設定する。
具体的には、クリティカルパスの遅延時間と同じかそれよりも大きい遅延が生じるように設定する。
ここで、クロックの発生にDLLを使用するので、低周波の製品グレードなどで内部コマンドのラッチマージンをより大きく確保したい場合や、他の回路とのタイミング関係を明確にしてタイミング設計を容易にしたい場合など、ヒューズトリミングなどの手段によって自由に位相調整クロックのタイミングを調整することができる。
次に、本発明の第2実施形態について説明する。
第2実施形態の基本的構成は、第1実施形態に同様であるが、位相調整部がDLL（DLL：遅延位相同期ループ、Delay Locked Loop）回路150を用いて構成されている点に特徴を有する。
図4は、第2実施形態の構成を示すブロック図である。
第1実施形態(図1)では、位相調整クロックの発生タイミングの決定にレプリカ回路を用いていたが、本第2実施形態では、DLL 150を用いて位相調整部を構成している。
このような構成において、DLL 150によるクロック遅延量を適宜設定する。
具体的には、クリティカルパスの遅延時間と同じかそれよりも大きい遅延が生じるように設定する。
ここで、クロックの発生にDLLを使用するので、低周波の製品グレードなどで内部コマンドのラッチマージンをより大きく確保したい場合や、他の回路とのタイミング関係を明確にしてタイミング設計を容易にしたい場合など、ヒューズトリミングなどの手段によって自由に位相調整クロックのタイミングを調整することができる。
第2実施形態の動作は、位相調整クロックの調整がDLLによって行われる点をのぞいて第1実施形態と同様である。
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。
たとえば、位相調整部は、上記のようにレプリカ回路を含む回路やDLL回路の他、PLL回路によって構成し、クロック位相をずらしたり、クロックの周期を長くすることによってフリップフロップ（FF）に与えるクロックを内部クロックに対して遅延させてもよい。
たとえば、位相調整部は、上記のようにレプリカ回路を含む回路やDLL回路の他、PLL回路によって構成し、クロック位相をずらしたり、クロックの周期を長くすることによってフリップフロップ（FF）に与えるクロックを内部クロックに対して遅延させてもよい。
110…コマンドデコーダ、120…反転入力付きAND回路（refresh同期回路）、130…クロック位相調整部、140…refresh要求回路、150…DLL回路、200…DRAMコア、FF2…フリップフロップ。
Claims (5)
- データを記憶する複数のメモリセルが配置されたメモリセルアレイと、
前記メモリセルのリフレッシュ動作を要求するリフレッシュ要求を内部発生するリフレッシュ要求回路と、
外部から前記メモリセルへのアクセスを要求する外部アクセス要求と前記リフレッシュ要求とをデコードして前記メモリセルに供給するコマンドデコーダと、を備えた半導体記憶装置において、
前記リフレッシュ要求回路と前記コマンドデコーダとの間に設けられ、前記コマンドデコーダから外部アクセス要求が出力されている際には前記リフレッシュ要求を非活性にするリフレッシュ同期回路と、
前記外部アクセス要求が発せられてから前記コマンドデコーダおよび前記リフレッシュ同期回路を経由して前記外部アクセス要求に同期したリフレッシュ要求が前記メモリセルに供給されるまでの所要時間に対し、同じかそれ以上の遅延であって、かつ、１サイクルより短い遅延をクロックに生じさせるクロック位相調整部と、
前記コマンドデコーダと前記メモリセルアレイとの間に設けられ、前記クロック位相調整部からのクロックタイミングで前記コマンドデコーダからの要求を取り込んで前記メモリセルアレイに供給するフリップフロップと、を備える
ことを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記クロック位相調整部は、前記コマンドデコーダのレプリカ回路を含んで構成されている
ことを特徴とする半導体記憶装置。 - 請求項2に記載の半導体記憶装置において、
前記レプリカ回路は、さらに、前記リフレッシュ同期回路を含んで構成されている
ことを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記クロック位相調整部は、DLL回路によって構成されている
ことを特徴とする半導体記憶装置。 - 請求項1に記載の半導体記憶装置において、
前記クロック位相調整部は、PLL回路によって構成されている
ことを特徴とする半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009022763A JP2010182350A (ja) | 2009-02-03 | 2009-02-03 | 半導体記憶装置 |
| US12/652,362 US8081533B2 (en) | 2009-02-03 | 2010-01-05 | Semiconductor memory device |
| CN201010105846A CN101794614A (zh) | 2009-02-03 | 2010-01-26 | 半导体存储器装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2009022763A JP2010182350A (ja) | 2009-02-03 | 2009-02-03 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2010182350A true JP2010182350A (ja) | 2010-08-19 |
Family
ID=42397627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2009022763A Pending JP2010182350A (ja) | 2009-02-03 | 2009-02-03 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US8081533B2 (ja) |
| JP (1) | JP2010182350A (ja) |
| CN (1) | CN101794614A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8237486B2 (en) | 2010-11-17 | 2012-08-07 | SK Hynix Inc. | Clock control circuit and semiconductor memory apparatus using the same |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7716510B2 (en) | 2006-12-19 | 2010-05-11 | Micron Technology, Inc. | Timing synchronization circuit with loop counter |
| US7656745B2 (en) | 2007-03-15 | 2010-02-02 | Micron Technology, Inc. | Circuit, system and method for controlling read latency |
| US7969813B2 (en) | 2009-04-01 | 2011-06-28 | Micron Technology, Inc. | Write command and write data timing circuit and methods for timing the same |
| JP5539916B2 (ja) * | 2011-03-04 | 2014-07-02 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8984320B2 (en) | 2011-03-29 | 2015-03-17 | Micron Technology, Inc. | Command paths, apparatuses and methods for providing a command to a data block |
| US8509011B2 (en) | 2011-04-25 | 2013-08-13 | Micron Technology, Inc. | Command paths, apparatuses, memories, and methods for providing internal commands to a data path |
| US8552776B2 (en) | 2012-02-01 | 2013-10-08 | Micron Technology, Inc. | Apparatuses and methods for altering a forward path delay of a signal path |
| US9166579B2 (en) | 2012-06-01 | 2015-10-20 | Micron Technology, Inc. | Methods and apparatuses for shifting data signals to match command signal delay |
| US9054675B2 (en) | 2012-06-22 | 2015-06-09 | Micron Technology, Inc. | Apparatuses and methods for adjusting a minimum forward path delay of a signal path |
| US9329623B2 (en) | 2012-08-22 | 2016-05-03 | Micron Technology, Inc. | Apparatuses, integrated circuits, and methods for synchronizing data signals with a command signal |
| US8913448B2 (en) | 2012-10-25 | 2014-12-16 | Micron Technology, Inc. | Apparatuses and methods for capturing data in a memory |
| US9734097B2 (en) | 2013-03-15 | 2017-08-15 | Micron Technology, Inc. | Apparatuses and methods for variable latency memory operations |
| US9727493B2 (en) | 2013-08-14 | 2017-08-08 | Micron Technology, Inc. | Apparatuses and methods for providing data to a configurable storage area |
| US9183904B2 (en) | 2014-02-07 | 2015-11-10 | Micron Technology, Inc. | Apparatuses, memories, and methods for facilitating splitting of internal commands using a shared signal path |
| US9508417B2 (en) | 2014-02-20 | 2016-11-29 | Micron Technology, Inc. | Methods and apparatuses for controlling timing paths and latency based on a loop delay |
| US9530473B2 (en) | 2014-05-22 | 2016-12-27 | Micron Technology, Inc. | Apparatuses and methods for timing provision of a command to input circuitry |
| US9531363B2 (en) | 2015-04-28 | 2016-12-27 | Micron Technology, Inc. | Methods and apparatuses including command latency control circuit |
| KR20160132612A (ko) * | 2015-05-11 | 2016-11-21 | 에스케이하이닉스 주식회사 | 반도체 장치 |
| US9813067B2 (en) | 2015-06-10 | 2017-11-07 | Micron Technology, Inc. | Clock signal and supply voltage variation tracking |
| US9601170B1 (en) | 2016-04-26 | 2017-03-21 | Micron Technology, Inc. | Apparatuses and methods for adjusting a delay of a command signal path |
| US9865317B2 (en) | 2016-04-26 | 2018-01-09 | Micron Technology, Inc. | Methods and apparatuses including command delay adjustment circuit |
| US9997220B2 (en) | 2016-08-22 | 2018-06-12 | Micron Technology, Inc. | Apparatuses and methods for adjusting delay of command signal path |
| US10090026B2 (en) * | 2017-02-28 | 2018-10-02 | Micron Technology, Inc. | Apparatuses and methods for providing internal memory commands and control signals in semiconductor memories |
| US10224938B2 (en) | 2017-07-26 | 2019-03-05 | Micron Technology, Inc. | Apparatuses and methods for indirectly detecting phase variations |
| US11049543B2 (en) | 2019-09-03 | 2021-06-29 | Micron Technology, Inc. | Apparatuses and methods for deactivating a delay locked loop update in semiconductor devices |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03207083A (ja) * | 1990-01-08 | 1991-09-10 | Mitsubishi Electric Corp | メモリ装置 |
| JP3376998B2 (ja) | 2000-03-08 | 2003-02-17 | 日本電気株式会社 | 半導体記憶装置 |
| US6981187B1 (en) * | 2002-11-06 | 2005-12-27 | Nanoamp Solutions, Inc. | Test mode for a self-refreshed SRAM with DRAM memory cells |
| JP4422558B2 (ja) * | 2004-06-10 | 2010-02-24 | 富士通マイクロエレクトロニクス株式会社 | メモリ装置 |
| JP4261515B2 (ja) * | 2005-06-27 | 2009-04-30 | 富士通マイクロエレクトロニクス株式会社 | 半導体メモリのバーンイン試験方法 |
| JP4518563B2 (ja) * | 2005-09-02 | 2010-08-04 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 半導体記憶装置 |
| WO2007029333A1 (ja) * | 2005-09-09 | 2007-03-15 | Fujitsu Limited | 半導体集積回路 |
| US7313047B2 (en) * | 2006-02-23 | 2007-12-25 | Hynix Semiconductor Inc. | Dynamic semiconductor memory with improved refresh mechanism |
-
2009
- 2009-02-03 JP JP2009022763A patent/JP2010182350A/ja active Pending
-
2010
- 2010-01-05 US US12/652,362 patent/US8081533B2/en not_active Expired - Fee Related
- 2010-01-26 CN CN201010105846A patent/CN101794614A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8237486B2 (en) | 2010-11-17 | 2012-08-07 | SK Hynix Inc. | Clock control circuit and semiconductor memory apparatus using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US20100195429A1 (en) | 2010-08-05 |
| CN101794614A (zh) | 2010-08-04 |
| US8081533B2 (en) | 2011-12-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2010182350A (ja) | 半導体記憶装置 | |
| TWI253084B (en) | Circuit in semiconductor memory device and its method | |
| JP5309286B2 (ja) | クロックジェネレータ | |
| US7656745B2 (en) | Circuit, system and method for controlling read latency | |
| US9373371B2 (en) | Dynamic burst length output control in a memory | |
| US8031553B2 (en) | Data strobe signal generating device and a semiconductor memory apparatus using the same | |
| KR100638747B1 (ko) | 반도체 기억 소자의 클럭 생성 장치 및 방법 | |
| JP4511767B2 (ja) | 半導体メモリおよびその駆動方法 | |
| US20080272812A1 (en) | Semiconductor memory device including delay-locked-loop control circuit and control method for effective current consumption management | |
| US9196349B2 (en) | Semiconductor device | |
| JP2002093167A (ja) | 半導体記憶装置 | |
| KR100543937B1 (ko) | 데이터 출력제어회로 | |
| JP2007095283A (ja) | 同期式半導体メモリ素子の遅延固定ループ及びその駆動方法。 | |
| US7272054B2 (en) | Time domain bridging circuitry for use in determining output enable timing | |
| KR20060118468A (ko) | 저전력 리프레시 동작을 위한 클록 동기화 회로를 제어하는회로 및 방법 | |
| JP2010238347A (ja) | パイプラッチ回路及びこれを用いた半導体メモリ装置 | |
| GB2373905A (en) | Controlling buffers in a semiconductor memory device | |
| KR101747885B1 (ko) | 시프트 회로 | |
| US20120188839A1 (en) | Bank selection circuit and memory device having the same | |
| KR100632611B1 (ko) | 반도체 메모리 장치의 명령 디코더 | |
| JP2009110567A (ja) | 半導体メモリ装置の初期化回路および初期化方法 | |
| KR100449638B1 (ko) | 스토리지 커패시터를 포함하는 셀을 갖는 에스램의리프레쉬장치 및 그 방법 | |
| JP2002184864A (ja) | 半導体装置 | |
| JP2006277892A (ja) | 半導体記憶装置 | |
| KR101735082B1 (ko) | 메모리 장치의 내부 라이트 신호 지연회로 및 지연 방법 |