JPH03207083A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリを使用したメモリ装置に関し、更
に詳述すれば、リフレッシュ機能付きのダイナミックメ
モリを使用したメモリ装置に関する。

〔従来の技術〕

半導体メモリの一種であるグイナミンクメモリはその構
戒上、記憶すべきデータを表す電位を維持するために所
翳リフレッシュを周期的に行う必要があるやまた、ダイ
ナミックメモリにリフレッシュをさせるタイミングは外
部から与える必要がある。このようなダイナミックメモ
リとしてはたとえば、三菱電機株式会社製のダイナミッ
クメモリＭ５Ｍ４Ｃ１０００Ｐが「三菱半導体データブ
ックメモリ編Ｊ　（１９８Ｂ）のｐρ２−８５〜２−９
８等に示されている。

第５図は上述のダイナｉソクメモリＭ５Ｍ４Ｃ１０００
Ｐのためのメモリ制御回路の構或を示すブロック図であ
る。

第５図において、参照符号１０５はリフレッシュタイマ
カウンタである。このリフレッシュタイマカウンタ１０
５は発振器を内蔵しており、一定間隔でリフレソシュ要
求信号を発生して調停回路１０６に与える。

４０】はデコーダであり、アドレス線４０８と制御線４
１５とを通して入力される信号をデコードし、この結果
、メモリに対するアクセスが必要であればアクセス要求
信号を発生して調停回路１０６へ与える。

なお、リフレノシュタイマカウンタ１０５　とデコーダ
４０１　とは非同期に、即ち相互に相手の動作状態とは
無関係に動作する． 調停回路１０６はリフレッシュタイマカウンタ１０５か
ら出力与えられるリフレッシュ要求信号とデコーダ４０
１から与えられるアクセス要求信号とを調停する。リフ
レッシュを行う場合は、調停回路１０６はりフレノシュ
タイミング発生回路５０１にリフレノシュタイミングの
発生を指示すると共に、選択回路５０３にリフレフシュ
タイミング発生回路５０１が発生したリフレッシュタイ
宝ングを選択させる。

またアクセスを行う場合は、調停回路１０６はアクセス
タイミング発生回路５０２にアクセスタイミングの発生
を指示すると共に、選択回路５０３にアクセスタイ主ン
グ発生回路５０２が発生したアクセスタイミングを選択
させる。

選択回路５０３はリフレッシュタイミング発生回路５０
１又はアクセスタイミング発生回路５０２から出力され
るリフレノシュ又はアクセスのタイミングに従って、行
アドレスストローブ線５０４　と列アドレスストローブ
線５０５及びアドレスマルチブレクサ１２０を制御する
。

アドレスマルチプレクサ１２０は選択回路５０３の制御
に従って、アドレス線４０Ｂを多重化してメモリアドレ
スを生威し、メモリアドレス線５０６へ出力する。

アクセスタイミング発生回路５０２は応答線４１４を介
して一定時間後にアクセス要求源（たとえばブロセソサ
等）に応答信号、即ちメモリがアクセス可能な状態にな
ったことを意味する信号を返送する。

上述のようなダイナミックメモリのリフレッシュ動作を
簡易にするために、擬似スタティックメモリと称される
ダイナミンクメモリがある．このようなダイナミックメ
モリとしては、たとえば株式会社日立製作所製のＨＭ６
５８１２８Ｌが「日立ＩＣメモリデータフ゛冫クＪ　（
１９８８．８）のｐｐ２８３〜２９１に示されている． また、この擬似スタティックメモリの考え方を更に進め
たものとして、仮想スタティックメモリ（以下、仮想Ｓ
ＲＡＭという）と称されるメモリがあり、たとえば「日
経エレクトロニクス」の１９８７年４月６日号（ｌｋ４
１８）のρｐ１６７〜１８２に示されている。

擬似スタティックメモリは、非動作状態である待機時に
はセルフリフレッシュ機能によりメモリ内部でリフレッ
シュタイミングを発生するため、リフレッシュ動作は不
要である。しかし、動作時には外部からりフレフシュタ
イミングを与える必要があるため、メモリ制御回路は前
述の第５図に示したブロフク図からアドレスマルチブレ
クサ１２０を省いた程度にしか簡略化されない． 仮想ＳＲＡＭは内部にリフレッシュ制御回路及び調停回
路１０６等を内蔵しているので、動作時においてもリフ
レッシュタイ主ングを外部から与える必要はないが、リ
フレッシュは非同期的に行われるので、外部に保証され
るアクセス時間は内部のアクセス時間とリフレッシュ時
間との和になる。従って、アクセス時間及びサイクル時
間が長くなるという問題が生しる。

上述の如く、従来のダイナミックメモリ及び擬似スタテ
ィソクメモリでは、リフレッシュタイミング信号を外部
回路で発生して与えてやる必要があるため、アクセスタ
イミング発生回路と、リフレッシュタイミング発生回路
と、アクセス要求とリフレッシュ要求とを調停するため
の調停回路とを備えている。このため、制御回路が複雑
化するので、大型化しまたコスト面でも難点がある。更
に仮想ＳＲＡＭではアクセス時間及びサイクル時間が長
くなるという問題がある． このような問題点を解決する一手法としてたとえば、特
開昭５７−８２２８７号公報に開示されている発明があ
る。

特開昭５７−８２２８７号公報の発明では、リフレノシ
ュが行われている場合にはメモリアクセス源に対してウ
ェイト信号と称される信号、即ちメモリアクセスを禁止
する信号が与えられる．これにより、比較的簡易な同路
構戒にてダイナミックメモリの制御を可能としている。

〔発明が解決しようとする課題〕

しかし、通常メモリ装置では複数のメモリチップを接続
して一つの装置として使用することが多い。このような
場合、上述の特開昭５７−８２２８７号公報の発明では
それぞれのメモリチ，プが非同期的にリフレノシュを行
うので、それぞれのメモリ千ノブからウェイト信号が発
生されているか否かを調べてメモリアクセスを行う必要
がある。従って、そのための回路構威部分が必要であり
、またメモリアクセス時に余分な時間が必要となる。

本発明はこのような従来のダイナ＜　７クメモリを使用
したメモリ装置における問題点を解決するためになされ
たものであり、リフレッシュ制御回路と、アクセス要求
とりフレフシュ要求とを調停するための調停回路とを内
蔵し、更に各ダイナミックメモリのチップ間のリフレッ
シュ同期がとれるようにしたメモリ装置の提供を目的と
する。

〔課題を解決するための手段〕

本発明のメモリ装置は、アクセスのタイ主ングを指示す
るアクセスサイクルを発生するメモリ制御回路と、複数
のダイナミックメモリとを備えており、それぞれのダイ
ナミックメモリは外部から入力される共通のクロックに
よりリフレッシュ要求を発生するリフレッシュタイマカ
ウンタ，外部からのアクセスを受付けてアクセス要求を
発生するアクセス制御回路．アクセス要求とりフレノン
ユ要求とを＃ｌＩ停する調停回路，リフレソシュ実行中
であることをメモリ制御回路に通知する手段及びリフレ
ノシュタイマカウンタを電源投入後の最初のアクセスサ
イクルに同期して初期化するり七ノト回路とを有してい
る。

〔作用〕

本発明のメモリ装置では、まず電源投入時にリセット回
路によりそれぞれのダイナミックメモリのリフレッシュ
タイマカウンタが同期して初期化され、各ダイナミック
メモリに外部から入力される共通のクロソクによりリフ
レッシュノイマカウンタがリフレソシュ要求を発生し、
調停手段がリフレノシュ要求とアクセス要求とを＃Ｉｌ
停し、リフレッンユが実行されている場合にはリフレッ
シュの実行がメモリ制御回路に通知されるので、メモリ
制御回路はアクセス時間が変わったことを認識するので
、各ダイナミックメモリのりフレノシュの同期が維持さ
れる。

〔発明の実施例〕

以下、本発明をその実施例を示す図面に基づいて詳述す
る。

第１図は本発明に係るメモリ装置の各ダイナミノクメモ
リの構戒を示す模式的ブロック図、第２図は第１図に示
した構威のダイナミックメモリ４０４を複数備えた本発
明のメモリ装置の構威を示すブロック図である． 第１図において、参照符号１０１はバワーオンリセット
回路である．このバワーオンリセット回路１０１は、装
置全体の電源投入後にチフブイネーブル線１１３を介し
てチップイネーブル信号ａが与えられることによりリセ
ントされてリフレッシュタイマカウンタ１０５を初期化
する。

１０２はアクセスｌｉｌ］御回路であり、チツブイネー
ブル線（以下、ＣＥ線）ｌ１３、アウトプットイネーブ
ル線（以下、ＯＥ線）ｌ１４、ライトイネーブル線（以
下、ＷＥ！！）１１５が接続されている。このアクセス
制御回路１０２はＣＥ線１１３を介してメモリ制御回路
４０２から与えられる信号ａに応じて調停回路１０６へ
アクセス要求信号を出力する。またアクセス制御回路１
０２は、ＯＥ線１１４及び−Ｅｉｊｌｌｌ５のレベル、
即ち信号品及び信号社に応してメモリアクセスが続出し
制御であるか書込み制御であるかを判定して制御クロノ
ク発生回路１０７へ通知する。

１０３は行アドレスハフファ、】０４は列アドレスバノ
ファであり、それぞれ行アドレス線１ｌ６，　　列アド
レスＩｊｌ１１７が接続されている．両アドレスバノフ
ァ１０３，　１．０４はそれぞれのアドレス線１１６，
　１１７から入力されるアドレス信号を一時記憶する．
１０５はリフレソシュタイマカウンタであり、外部から
入力されるクロノクＣＬＫ　（本発明の装置全体を制御
するクロ７ク）を計数し、その計数値が所定値に達した
場合にリフレッシュ要求信号を発生して調停同路１０６
へ出力する。なお、前述の如く、このリフレノシュタイ
マカウンタ１０５はパワーオンリセノト回路１０１によ
り装置全体の電源投入後初期化される。このリフレノソ
エタイマカウンタ＋０５の初期化は各ダイナｔフクメモ
リ４０４．　４０４・・・それぞれにおいて同時に行わ
れる。

１０６は調停回路であり、リフレノソユタイマカウンタ
１０５から与えられるリフレッシュ要求信号とアクセス
制御回路１０２から与えられるアクセス要求信号とを調
停し、リフレ，シュを行うかメモリアクセスを行うかを
選択し、その結果をクロソクＣＬＫに同期して制御クロ
フク発生回路１０７へ出力する。

１０７は制御クロフク発生回路であり、アクセス制御回
路１０２から与えられるメモリアクセスのための制御信
号または調停回路１０６から与えられるリフレッシュの
ための制御信号を受けてメモリ・マクロセル１０９内の
タイミング発生回路１１９に制御信号を伝える。

１０８はリフレッシュアドレスカウンタであり、次のリ
フレッシュすべきアドレスのカウンタとして使用される
。このリフレフシュアドレスカウンタ１０８は制御クロ
ソク発生回路１０７から指示が与えられた場合にはその
カウント値をメモリ・マクロセル１０９へ出力すると共
にインクリメントする。

１０９はメモリ・マクロセルであり、タイ尖ング発生回
路】１９，　　アドレスマルチブレクサ１２０及び記憶
素子集合（以下、メモリセルと称す）にて構底されてい
る。

タイミング発生回路１１９はメモリアクセス時及びリフ
レノンユの制御タイミングを発生する。アドレスマルチ
ブレクサ１２０はメモリアクセス時には行アドレスハノ
ファ１０３と列アドレスバンファ１０４とから出力され
るアドレスを多重化するアドレスマルチプレクサ１２０
のマルチブレクスタイミングを、またリフレッシュ時に
はアドレスマルチブレクサ１２０に行アドレスを選択す
るタイミングを与える。メモリセル１２１はデータを表
すレベル信号を記憶する。

１１０は入出力バ７ファであり、メモリセル１２１から
データ信号をデータ線１１８へ出力し、またデータ線１
１８から人力されたデータをメモリセル１２１へ入力し
て記憶させる。

１１１はＢＵＳＹ線であり、調停回路１０６がリフレッ
シュを選択してリフレッシュが実行されている場合に信
号ＢＵＳＹをメモリ制御回路４０２へ出力する。

１１２はクロノク線であり、本発明のメモリ装置全体を
制御するクロックＣＬκを伝送する．ナオ、ＢＵＳＹｉ
１＋１１１，ＣＥｉ１１１１３，ＯＥ線１１４，ＷＥ＃
１１５はすべてローアクティブである。

第２図において、参照符号４０１はデコーダであり、ア
ドレス線４０８及び制御線４１５を介して入力されるア
ドレス及び制御信号をデコードし、必要に応じてアクセ
ス要求信号をメモリ制御回路４０２に与える． なお、アドレス線４０８は行アドレス線４０９と列アド
レス線４１０とを含んでいる。

４０２はメモリ制御回路であり、各ダイナミンクメモリ
４０４．　４０４・・・の制御を司る。

４０３はシステムバスであり、アドレス線４０Ｂ．　Ｃ
ＬＫ線４１１，データ練４ｌ２，応答線４１４，制御線
４１５にて構底されている。

４０５はＣＥ線，４０６はＯＥ線，４０７はｕＥ線，４
０８はアドレス線，４１１はＣＬＫ線，４ｌ２はデータ
線，４１３はＢυＳＹ線，４１４は応答線，４ｌ５は制
御線である。

なお、ＣＥ線４０５は第１図のＣＥ線１１３に、ＯＥ線
４０６は第１図のＯＥ線１１４に、ＷＥ線４０７は第１
図の肝線１１５に、行アドレス線４０９は第１図の行ア
ドレス線１】６に、列アドレス線４１０はＷ４１図の列
アドレス線１１７に、ＣＬＫ線４１１　は第１図のＣＩ
Ｊ線１１２に、データ線４１２は第１図のデータ線１１
８に、ＢＩＩＳＹ線４１３は第１図のＢＵＳＹ線１１１
にそれぞれ接続されている。

以上のような構威の本発明のメモリ装置の動作について
、第３図及び第４図のタイミングチャートを参照して以
下に説明する． 第３図はメモリリードに際してメモリアクセスとリフレ
ッシュとの間で競合が発生しない場合の本発明のダイナ
ミノクメモリの動作状態を示すタイミングチャートであ
る。

第３図において、参照符号２０１はＣＥセソトアップ時
間を、２０２はＣＥホールド時間を、２０３はＣＥアク
セス時間をそれぞれ示す。

第４図はメモリリードに際してメモリアクセスとリフレ
ッシュとの間に競合が発生した場合の本発明のダイナミ
ノクメモリの動作状態を示すタイミングチャートである
。

第４図において、参照符号３０１はＢＵＳＹ遅延時間を
、３０２はＢｌＩＳＹ後遅延時間をそれぞれ表す。

まず、メモリ７クセスとりフレソシュとが競合しない場
合について、第３図のタイ主ングチャートを参照して説
明する． 第３図山》に示すａ線１１３の信号ＣＨの立下がりにお
いてアクセス制御回路１０２は調停回路１０６ヘアクセ
ス要求信号を出力する。

調停回路１０６はアクセス要求とリフレッシュ要求との
調停を外部からＣＬＫ線１１２を介して入力されるＷ４
３図＋ａ＋に示すクロフクＣＬＫに同期して行い、アク
セスを行うかりフレッシュを行うかを決定してその結果
を制御クロ７ク発生回路】０７へ通知する。

アクセス制御回路１．０２はまた、第３図ｔｃ＋に示す
ＯＥ線１１４又はＷＥ線１１５の信号健又は畦のレベル
に従ってメモリアクセスに際して読出し制御か書込み制
御かを制御クロノク発生回路１０７に通知する。

制御クロノク発生回路１０７は、アクセス制御回路１０
２から与えられる制御信号を受けてメモリ・マクロセル
１０９内のタイ主ング発生回路１１９に制御信号を伝え
る。タイミング発生回路１１９は行アドレスバノファ１
０３と列アドレスハッファ１０４とから出力されるアド
レスを多重化するアドレスマルチプレクサ１２０のマル
チブレクスタイミングと読出しタイミング及び入出力バ
ツファ１１０の制御タイミングを発生してメモリセル１
２１からデータの読出し動作を行う。第３図（ｄｌに示
す如く、読出されたデータは入出力ハフファ１１０から
データ線１１Ｂを通じて出力される。

信号０の立下がりは調停を確実に行うためにセントアッ
プ時間２０１　とホールド時間２０２とを守る必要があ
る１ノフレッシュ動作を行わない場合には、第３図（ｅ
ｌに示すＢＵＳＹ線１１１はノ＼イレベノレ（ノンアク
ティブ）を維持する。これ以外のタイミングにおいては
、従来の擬４１］ＳＲＡＭと同様である。

次に、メモリアクセスとリフレッシュとが競合する場合
について、第３図のタイミングチャートを参照して説明
する。

リフレフシュタイマカウンタ１０５は外部から与えられ
る第４図（ａｌに示すクロツクＣＬＫを計数してリフレ
ッシュ要求を調停回路１０６に与える．ａｉ停回路１０
６はアクセス制御回路１０２から与えられるアクセス要
求とりフレノシュ要求とを調停し、まずリフレノシュを
実行する。即ち、調停回路１０６は第４図（ｅ１　４．
：示すＢＩＪＳＹ線１１１をｓｕｓｙｙ！延時間３０１
経過後にアクティブ（ローレベル）にしてメモリ制御回
路４０２にリフレソシエ実行中であることを通知する。

更に調停回路１０６は制御クロフク発生回路１０７にリ
フレッシュ要求を与える。制御クロソク発生回路１０７
はリフレッシュアドレスカウンタ１０８にリフレッシュ
アドレスを発生するように指示を与え、更にメモリ・マ
クロセル１０９内のタイミング発生回路１１９にリフレ
ッシュを行うように指示を与える。

タイミング発生回路１１９はアドレスマルチブレクサ１
２０に行アドレスを選択するように出力を与え、メモリ
セル１２１に対してリフレッシュタイミングを発生する
。

リフレノシュが終了すると、制御クロンク発生回路１０
７はリフレッシュアドレスカウンタ１０８をインクリメ
ントさせ、更に調停回路１０６にリフレノシュが終了し
たことを通知する。

調停回路１０６はリフレッシュが終了したことを通知さ
れると、第４図ｔｅｌに示すＢＬＩＳＹ練１１１をノン
アクティブ〈ハイレベル〉にし、更にアクセス制御回路
１０２からアクセス要求があるのでアクセス要求を制御
クロフク発生回路１０７へ出力する。以降は通常のアク
セスが行われる。

リフレッシュ後のアクセス時間は、ＢＩＩＳＹ後アクセ
ス時間３０２により規定される。即ち、ＢＵＳＹ後アク
セス時間３０２はＣＥアクセス時間２０３と等しくなる
ようにＢｕｓＹｖＩ１１１をノンアクティブにするタイ
ミングを決定する。

次に、リフレノシュタイマカウンタ１０５の初期化及び
リフレノシュのメモリチノプ間同期について説明する。

バワーオンリセット回路１０１は電源投入時にリ七ノ卜
されることにより、リフレッシュタイマカウンタ１０５
を初期化する。

電源投入後の最初のＣＥ線１１３の立下がりにおいてパ
ワーオンリセノト同路１０１はリセ・ノト状態を解除さ
れ、リフレノシュタイマカウンタ１０５は以隆は外部か
らＣＬＫｉｌｌｌ２を介して入力されるクロックＣＬＫ
を計数し、前述の如くリフレッシュ要求を発生する。

第２図に示されている如く、各チップ４０４，　４０４
・・・に対してＣＥ線４０５とＣＬＫ線４１．１　とは
共通であるので、リフレッシュ要求が発生するタイミン
グは各チフプ４０４，　４０４・・・において同一とな
る。

調停回路１０６による調停時に、ＣＥセットアップ時間
２０１及びＣＥホールド時間２０２を守る限りは、各チ
ップ４０４．　４０４・・・間でリフレッシュ要求の発
生タイミングが狂うことはない。従って、第２図に示す
如＜　、ＢＵＳＹ線４１３は一つのチフブ４０４からメ
モリ制御回＠４０２へ接続しておくのみでよい。

最後に、メモリ制御回路について説明する．デコーダ４
０１　はアドレス線４０８と制御線４１５　とをデコー
ドし、アクセス要求をメモリ制御回路４０２へ与える．
メモリ制御回路４０２はアクセス要求発生時にＢＵＳＹ
線４１３のレベルを監視している。

信号０がアクティブにされてＢ［ＩＳＹ遅延時間３０１
経過後にＢＵＳＹ線４１３がアクティブにならなかった
場合には、アクセス要求とリフレッシュ要求との競合は
発生しなかったことになるので、Ｃεアクセス時間２０
３経過後にデータが出力される（第２図参照）．即ち、
ＣＥ線４０５がアクティブ且つＢＩＩＳＹ線４１３がノ
ンアクティブであるタイミングから、ＣＥアクセス時間
２０３経過後にデータが出力される．以上のことから、
メモリ制御回路４０２は、メモリアクセスに必要な所定
の時間だけＣＥ線４０５．　　Ｏε線４０６又はＷＥ線
４０７をアクティブにし、その後応答線４１４を通じて
アクセス要求源に応答信号を返送してアクセス可能であ
ることを通知すればよい。

〔発明の効果〕

以上に詳述した如く、本発明のメモリ装置は、複数のダ
イナミックメモリそれぞれにリフレッシュ制御回路と、
アクセスするかりフレッシュするかをｍ（＊するための
調停回路とを内蔵し、各メモリチノブ間のリフレッシュ
を同期させるようにしているので、メモリの制御回路の
簡時化が可能になり、アクセスとりフレノシュとが競合
する場合以外には高速アクセスが可能である。

【図面の簡単な説明】

第ｌ図は本発明に係るメモリ装置に使用されるダイナミ
７クメモリの構戒を示すブロック図、第２図は本発明の
メモリ装置の構戒例を示すブロック図、第３図はアクセ
ス要求とリフレッシュ要求とが競合しない場合のダイナ
ミックメモリの動作状態を示すタイミングチャート、第
４図はアクセス要求とリフレッシュ要求とが競合する場
合のダイナ文フクメモリの動作状態を示すタイミングチ
ャート、第５図は従来のダイナミックメモリの制御回路
の構戒例を示すブロック図である．１０１・・・パワー
オンリセット回路　１０２・・・アクセス制御回路　１
０５・・・リフレッシュタイマヵウンタ１０６・・・調
停回路　１０７・・・制御クロンク発生回路１０８・・
・リフレノシュアドレスカウンタ　　　１１１・・・Ｂ
ＵＳＹ線　１１２・・・ＣＬｋ線　１１９・・・タイミ
ング発生回路　　１２１・・・メモリセル なお、図中、同一符号は同一、又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）アクセス可能なタイミングを指示するアクセスサ
   イクルを発生するメモリ制御回路と、共通のクロックに
   従ってリフレッシュ要求 を発生するリフレッシュタイマカウンタ、外部からのア
   クセスを受付けてアクセス要求を発生するアクセス制御
   回路、前記リフレッシュタイマカウンタが発生したリフ
   レッシュ要求と前記アクセス制御回路が発生したアクセ
   ス要求とを調停する調停回路、該調停回路によりリフレ
   ッシュ要求が選択された場合にリフレッシュのタイミン
   グを発生するリフレッシュ制御回路及びリフレッシュ実
   行中であることを前記メモリ制御回路へ伝達する手段と
   をそれぞれ有する複数のダイナミックメモリと を備えたメモリ装置において、 前記ダイナミックメモリそれぞれのリフレ ッシュ制御回路を電源投入後の最初のアクセスサイクル
   に同期して初期化するリセット回路を備えたことを特徴
   とするメモリ装置。