KR20160132612A - 반도체 장치 - Google Patents

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KR20160132612A KR1020150065359A KR20150065359A KR20160132612A KR 20160132612 A KR20160132612 A KR 20160132612A KR 1020150065359 A KR1020150065359 A KR 1020150065359A KR 20150065359 A KR20150065359 A KR 20150065359A KR 20160132612 A KR20160132612 A KR 20160132612A
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Abstract

내부 커맨드 신호를 생성하는 반도체 장치에 관한 것으로, 외부 커맨드 신호를 디코딩하여 내부 커맨드 신호를 생성하기 위한 커맨드 생성부, 및 상기 내부 커맨드 신호의 펄스 폭을 조절하여 최종 내부 커맨드 신호를 생성하기 위한 펄스 조절부를 구비하는 반도체 장치가 제공된다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 내부 커맨드 신호를 생성하는 반도체 장치에 관한 것이다.
일반적으로 DDR SDRAM(Double Data Rate Synchronous DRAM)을 비롯한 반도체 장치는 외부에서 입력되는 여러 가지 커맨드 신호(이하, '외부 커맨드 신호'라 칭함)를 입력받아 외부 커맨드 신호에 대응하는 여러 가지 동작을 수행한다. 예컨대, 반도체 장치는 외부 커맨드 신호에 응답하여 액티브 동작과, 프리차징 동작과, 라이트 동작, 및 리드 동작 등을 수행할 수 있다. 그리고, 이때 반도체 장치로 입력되는 외부 커맨드 신호는 액티브(active) 신호와, 칩 셀렉트(chip select) 신호와, 로우 어드레스 스트로브(Row Address Strobe, RAS) 신호와, 컬럼 어드레스 스트로브(Colunm Address Strobe, CAS) 신호, 및 라이트 인에이블(write enable) 신호 등이 될 수 있다.
도 1 은 기존의 커맨드 디코딩부(110)를 설명하기 위한 블록도이다.
도 1 을 참조하면, 커맨드 디코딩부(110)는 'CST', 'ACTT', 'CAST', 'WET', 'RAST' 외부 커맨드 신호를 입력받아 디코딩하여 'ACT', 'AFACT', 'MRS', 'PCG', 'ZQC' 내부 커맨드 신호를 생성한다. 여기서, 'CST', 'ACTT', 'CAST', 'WET', 'RAST' 외부 커맨드 신호는 위에서 설명한 액티브 신호와, 칩 셀렉트 신호와, 액티브 신호와, 컬럼 어드레스 스트로브 신호와, 라이트 인에이블 신호, 및 로우 어드레스 스트로브 신호에 대응한다. 그리고, 'ACT', 'AFACT', 'MRS', 'PCG', 'ZQC' 내부 커맨드 신호는 해당 동작을 활성화시키기 위한 내부 커맨드 신호로써, 'ACT' 내부 커맨드 신호는 액티브 동작을 위한 신호이고, 'AFACT' 내부 커맨드 신호는 리프레쉬 동작을 위한 신호이고, 'MRS' 내부 커맨드 신호는 모드 레지스터의 셋팅 동작을 위한 시호이고, 'PCG' 내부 커맨드 신호는 프리차징 동작을 위한 신호이며, 'ZQC' 내부 커맨드 신호는 출력단의 켈리브레이션 동작을 위한 신호이다.
한편, 요즈음 반도체 장치는 점점 더 빠른 동작이 요구되고 있으며, 이와 같은 요구를 충족시켜주기 위하여 외부에서 인가되는 클럭 신호의 주파수가 점점 높아지고 있다. 클럭 신호의 주파수가 높아진다는 것은 그만큼 반도체 장치의 동작 주파수가 높아진다는 것을 의미하며, 이는 반도체 장치가 보다 기민하게 동작해야 함을 의미한다.
이하, 본 명세서에서는 빠른 동작 주파수에서도 안정적인 내부 커맨드 신호를 생성하는 반도체 장치를 제안하고자 한다.
내부 커맨드 신호의 펄스 폭을 안정적으로 유지할 수 있는 반도체 장치를 제공하고자 한다.
본 발명의 실시예에 따른 반도체 장치는, 외부 커맨드 신호를 디코딩하여 내부 커맨드 신호를 생성하기 위한 커맨드 생성부; 및 상기 내부 커맨드 신호의 펄스 폭을 조절하여 최종 내부 커맨드 신호를 생성하기 위한 펄스 조절부를 구비할 수 있다.
본 발명의 다른 실시예에 따른 반도체 장치는, 외부 커맨드 신호를 디코딩하여 내부 커맨드 신호를 생성하기 위한 커맨드 생성부; 상기 외부 커맨드 신호가 입력되는 간격에 대응하는 제1 정보와 다수의 최종 내부 커맨드 신호의 펄스 폭에 대응하는 제2 정보에 응답하여 상기 외부 커맨드 신호를 분리하여 출력하기 위한 커맨드 분리부; 상기 커맨드 분리부의 출력 신호를 상기 제2 정보에 대응하는 펄스 폭으로 조절하여 상기 다수의 최종 내부 커맨드 신호를 생성하기 위한 다수의 펄스 조절부; 및 상기 다수의 최종 내부 커맨드 신호에 응답하여 상기 외부 커맨드 신호에 대응하는 동작을 수행하는 다수의 동작부를 구비할 수 있다.
본 발명의 또 다른 실시예에 따른 반도체 시스템은, 외부 커맨드 신호를 예정된 간격으로 출력하는 컨트롤러; 및 다수의 동작부를 구비하고, 상기 예정된 간격에 대응하는 정보와 최종 내부 커맨드 신호의 펄스 폭에 대응하는 정보를 비교하여 상기 다수의 동작부 중 상기 외부 커맨드 신호에 응답하여 동작하는 영역을 제어하기 위한 반도체 장치를 구비할 수 있다.
본 발명의 실시예에 따른 반도체 장치는 내부 커맨드 신호의 펄스 폭을 안정적으로 유지함으로써, 빠른 회로 동작으로 인하여 내부 커맨드 신호가 사라지는 문제점을 해결해 줄 수 있다.
안정적인 내부 커맨드 신호를 생성해 줌으로써 반도체 장치의 동작에 대한 신뢰성을 높여줄 수 있는 효과를 얻을 수 있다.
도 1 은 기존의 커맨드 디코딩부(110)를 설명하기 위한 블록도이다.
도 2 는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 3 은 도 2 의 내부 커맨드 생성부(210)를 설명하기 위한 회로도이다.
도 4 는 도 2 의 펄스 조절부(220)의 일실시예를 설명하기 위한 회로도이다.
도 5 는 도 2 의 펄스 조절부(220)의 다른 실시예를 설명하기 위한 회로도이다.
도 6 은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 7 은 도 6 의 반도체 장치의 회로 동작을 설명하기 위한 동작 타이밍도이다.
도 8 은 본 발명의 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2 는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 2 를 참조하면, 반도체 장치는 내부 커맨드 생성부(210)와, 펄스 조절부(220), 및 지연부(230)를 구비한다.
내부 커맨드 생성부(210)는 외부 커맨드 신호(CMD_EXT)를 디코딩하여 내부 커맨드 신호(CMD_INN)를 생성한다. 여기서, 내부 커맨드 신호(CMD_INN)는 제1 클럭 신호(CLK1)에 동기화되어 출력된다.
펄스 조절부(220)는 내부 커맨드 신호(CMD_INN)의 펄스 폭을 조절하여 최종 내부 커맨드 신호(CMD_FIN)를 생성한다.
지연부(230)는 내부 커맨드 생성부(210)의 디코딩 동작에 대응하는 지연 시간을 제1 클럭 신호(CLK1)에 반영하여 제2 클럭 신호(CLK2)를 생성한다. 내부 커맨드 생성부(210)는 외부 커맨드 신호(CMD_EXT)를 입력받아 디코딩 동작을 수행하는데, 이때 디코딩 동작을 수행하는데 있어서 소정의 시간이 소요된다. 따라서, 제1 클럭 신호(CLK1)에 동기화된 내부 커맨드 신호(CMD_INN)를 펄스 조절부(220)에서 사용하기 위해서는 디코딩 동작에 대응하는 지연 시간만큼 제1 클럭 신호(CLK1)를 지연시켜 주어야 한다.
도 3 은 도 2 의 내부 커맨드 생성부(210)를 설명하기 위한 회로도이다.
도 3 을 참조하면, 내부 커맨드 생성부(210)는 외부 커맨드 신호(CMD_EXT, 도 2 참조)인 'CST', 'ACTT', 'CAST', 'WET', 'RAST' 외부 커맨드 신호를 입력받아 디코딩하여 내부 커맨드 신호(CMD_INN, 도 2 참조)인 'ACT', 'AFACT', 'MRS', 'PCG', 'ZQC' 등과 같은 내부 커맨드 신호를 생성한다. 여기서, 'CST', 'ACTT', 'CAST', 'WET', 'RAST' 외부 커맨드 신호는 위에서 설명한 액티브 신호와, 칩 셀렉트 신호와, 액티브 신호와, 컬럼 어드레스 스트로브 신호와, 라이트 인에이블 신호, 및 로우 어드레스 스트로브 신호에 대응한다. 그리고, 'ACT', 'AFACT', 'MRS', 'PCG', 'ZQC' 내부 커맨드 신호는 해당 동작을 활성화시키기 위한 내부 커맨드 신호로써, 'ACT' 내부 커맨드 신호는 액티브 동작을 위한 신호이고, 'AFACT' 내부 커맨드 신호는 리프레쉬 동작을 위한 신호이고, 'MRS' 내부 커맨드 신호는 모드 레지스터의 셋팅 동작을 위한 시호이고, 'PCG' 내부 커맨드 신호는 프리차징 동작을 위한 신호이며, 'ZQC' 내부 커맨드 신호는 출력단의 켈리브레이션 동작을 위한 신호이다.
이하, 간단한 회로 동작을 살펴보기로 한다.
우선, 외부 클럭 신호인 제1 클럭 신호(CLK1)는 토글링하는 신호로써, 'CST' 외부 커맨드 신호와 함께 제1 부정 논리 곱 게이트(NAND1)에 입력된다. 따라서, 제1 클럭 신호(CLK1)는 'CST' 외부 커맨드 신호가 활성화 되는 경우 제1 부정 논리 곱 게이트(NAND1)에서 출력된다. 제1 부정 논리 곱 게이트(NADN1)에서 출력되는 제1 클럭 신호(CLK1)는 부정 논리 합 게이트(NOR)와, 제2 내지 제5 부정 논리 곱 게이트(NAND2, NAND3, NAND4, NAND5)로 입력되어 'ACTT', 'CAST', 'WET', 'RAST' 외부 커맨드 신호를 디코딩한 신호를 동기화시키는데 사용된다. 그리고, 부정 논리 합 게이트(NOR)와, 제2 내지 제5 부정 논리 곱 게이트(NAND2, NAND3, NAND4, NAND5)의 출력 신호는 'ACT', 'AFACT', 'MRS', 'PCG', 'ZQC' 내부 커맨드 신호가 된다.
한편, 'ACT', 'AFACT', 'MRS', 'PCG', 'ZQC' 내부 커맨드 신호의 펄스 폭은 제1 클럭 신호(CLK1)의 ½tCK 보다 작게되며, 본 발명의 실시예에 따른 반도체 장치는 이후 설명될 펄스 조절부(220)를 통해 내부 커맨드 신호의 펄스 폭을 조절하는 것이 가능하다. 이하, 도 4 에서는 설명의 편의를 위하여 한편, 'ACT', 'AFACT', 'MRS', 'PCG', 'ZQC' 내부 커맨드 신호 중 어느 하나를 내부 커맨드 신호(CMD_INN)로 가정하여 설명하기로 한다.
도 4 는 도 2 의 펄스 조절부(220)의 일실시예를 설명하기 위한 회로도이다.
도 4 를 참조하면, 펄스 조절부(220)는 부정 논리 곱 게이트(NAND)와, 제1 및 제2 NMOS 트랜지스터(NM1, NM2)와, 제1 및 제2 PMOS 트랜지스터(PM1, PM2)와, 제1 및 제2 래치(LAT1, LAT2), 및 전달 게이트(TG)를 구비한다. 내부 커맨드 신호(CMD_INN)는 제1 NMOS 트랜지스터(NM1)로 입력되며, 제2 클럭 신호(CLK2)는 부정 논리 곱 게이트(NAND)와 제2 NMOS 트랜지스터(NM2)로 입력된다. 제1 PMOS 트랜지스터(PM1)는 부정 논리 합 게이트(NAND)의 출력 신호를 입력받아 공통 노드(CM)를 구동하고 제2 PMOS 트랜지스터(PM2)는 리셋 신호(RSTB)를 입력받아 공통 노드(CM)를 구동한다. 공통 노드(CM)는 제1 래치(LAT1)에 연결되어 있으며, 제1 래치(LAT1)의 출력 신호가 최종 내부 커맨드 신호(CMD_FIN)가 된다. 이어서, 제1 래치(LAT1)의 출력 신호는 제2 클럭 신호(CLK2)와 이를 반전한 클럭 신호(/CLK2)에 응답하여 동작하는 전달 게이트(TG)를 통해 제2 래치(LAT2)로 전달되며, 제2 래치(LAT2)의 출력 신호는 부정 논리 곱 게이트(NAND)로 피드백된다.
펄스 조절부(220)는 이러한 구성을 통해 내부 커맨드 신호(CMD_INN)를 입력받아 펄스 폭을 제2 클럭 신호(CLK2)의 1tCK 에 대응하도록 조절하여 최종 내부 커맨드 신호(CMD_FIN)를 출력한다. 즉, 최종 내부 커맨드 신호(CMD_FIN)는 1tCK 에 대응하는 펄스 폭을 가진다.
도 5 는 도 2 의 펄스 조절부(220)의 다른 실시예를 설명하기 위한 회로도이다.
도 4 를 참조하면, 펄스 조절부(220)는 동기화부(510)와, 펄스 폭 변형부(520)를 구비한다.
동기화부(510)는 내부 커맨드 신호(CMD_INN)를 제2 클럭 신호(CLK2)에 동기화시키기 위한 것으로, 예컨대 플립 플롭(Flip-Flop)으로 구성될 수 있다. 이어서, 펄스 폭 변형부(520)는 동기화부(510)의 출력 신호의 펄스 폭을 변형하여 최종 내부 커맨드 신호(CMD_FIN)를 생성하기 위한 것으로, 부정 논리 합 게이트(NOR)와 제1 내지 제3 반전 게이트(INV1, INV2, INV3)로 구성될 수 있다.
펄스 조절부(220)는 이러한 구성을 통해 제2 클럭 신호(CLK2)에 동기화되며, 내부 커맨드 신호(CMD_INN)의 펄스 폭 보다 넓은 펄스 폭을 가지는 최종 내부 커맨드 신호(CMD_FIN)를 생성한다.
도 4 및 도 5 에서 살펴보았듯이, 본 발명의 실시예에 따른 반도체 장치는 외부 커맨드 신호(CMD_EXT) 보다 넓은 펄스 폭을 가지는 최종 내부 커맨드 신호(CMD_FIN)를 생성하는 것이 가능하다.
도 6 은 본 발명의 다른 실시예에 따른 반도체 장치를 설명하기 위한 블록도이다.
도 6 을 참조하면, 반도체 장치는 내부 커맨드 생성부(610)와, 커맨드 분리부(620)와, 다수의 펄스 조절부(630), 및 지연부(640)를 구비한다.
내부 커맨드 생성부(610)는 외부 커맨드 신호(CMD_EXT)를 디코딩하기 위한 것으로, 제1 클럭 신호(CLK1)에 응답하여 디코딩된 커맨드 신호(CMD_D)를 출력한다. 이 구성에 대한 설명은 도 2 및 도 3 에서 이미 다룬바 있기 때문에 그 설명을 생략하기로 한다.
커맨드 분리부(620)는 커맨드 간격 정보(INF_CC)와 펄스 폭 정보(INF_PW)에 응답하여 디코딩된 커맨드 신호(CMD_D)를 제1 간격 커맨드 신호(CMD_S)와 제2 간격 커맨드 신호(CMD_B)로 분리하여 출력한다. 여기서, 커맨드 간격 정보(INF_CC)는 외부 커맨드 신호(CMD_EXT)가 입력되는 간격에 대응하는 정보이고, 펄스 폭 정보(INF_PW)는 외부 커맨드 신호(CMD_EXT)의 조절된 펄스 폭에 대응하는 정보이다. 외부 커맨드 신호(CMD_EXT)와 커맨드 간격 정보(INF_CC) 그리고, 제1 및 제2 간격 커맨드 신호(CMD_S, CMS_B)와 관련하여서는 도 7 에서 다시 하기로 한다. 참고로, 제1 간격 커맨드 신호(CMD_S)는 외부 커맨드 신호(CMD_EXT)가 펄스 폭 정보(INF_PW) 보다 큰 간격으로 입력되는 경우이고, 제2 간격 커맨드 신호(CMD_B)는 외부 커맨드 신호(CMD_EXT)가 펄스 폭 정보(INF_PW) 보다 작은 간격으로 입력되는 경우이다. 따라서 특히, 제2 간격 커맨드 신호(CMD_B)는 연속으로 빠르게 입력되는 외부 커맨드 신호(CMD_EXT)를 분리한 것이기 때문에 다수 개로 정의될 수 있다.
다수의 펄스 조절부(630)는 제1 간격 커맨드 신호(CMD_S)와 제2 간격 커맨드 신호(CMD_B) 각각의 펄스 폭을 조절하여 제1 최종 내부 커맨드 신호(CMD_FIN_S)와 제2 최종 내부 커맨드 신호(CMD_FIN_B)를 생성한다. 여기서, 제2 최종 내부 커맨드 신호(CMD_FIN_B) 역시 제2 간격 커맨드 신호(CMD_B)에 대응하여 다수 개로 정의될 수 있다.
지연부(640)는 내부 커맨드 생성부(610)와 커맨드 분리부(620)의 동작 시간에 대응하는 지연 시간을 제1 클럭 신호(CLK1)에 반영하여 제2 클럭 신호(CLK2)를 생성한다.
본 발명의 실시예에 따른 반도체 장치는 외부 커맨드 신호(CMD_EXT)의 펄스 폭을 내부 회로가 안정적으로 사용할 수 있도록 조절하는 것이 가능하다. 그리고, 외부 커맨드 신호(CMD_EXT)가 입력되는 간격에 따라 제1 간격 커맨드 신호(CMD_S)와 제2 간격 커맨드 신호(CMD_B)를 생성하는 것이 가능하다.
한편, 도 6 에는 도시하지 않았지만, 제2 최종 내부 커맨드 신호(CMD_FIN_B)는 설계된 회로에 제공될 것이며, 따라서 이를 제공받는 회로 역시 다수 개가 될 수 있다.
도 7 은 도 6 의 반도체 장치의 회로 동작을 설명하기 위한 동작 타이밍도이다. 설명의 편의를 위하여, 외부 커맨드 신호(CMD_EXT)가 입력되는 간격에 따라 ①의 경우와 ②의 경우로 구분하였으며, 특히 ②의 경우는 제2 간격 커맨드 신호(CMD_B1, CMD_B2)가 두 개인 것을 일례로 하였다.
우선, 외부 커맨드 신호(CMD_EXT)가 입력되는 간격이 펄스 폭 정보(INF_PW) 보다 큰 경우(①)를 살펴보기로 한다. 여기서, 펄스 폭 정보(INF_PW)는 제1 최종 내부 커맨드 신호(CMD_FIN_S)의 펄스 폭을 의미한다.
외부 커맨드 신호(CMD_EXT)가 두번 활성화 되면, 제1 간격 커맨드 신호(CMD_S)는 외부 커맨드 신호(CMD_EXT)에 응답하여 두번 활성화된다. 그리고, 다수의 펄스 조절부(630)는 제1 간격 커맨드 신호(CMD_S)의 펄스 폭을 조절하여 제1 최종 내부 커맨드 신호(CMD_FIN_S)를 생성한다.
다음으로, 외부 커맨드 신호(CMD_EXT)가 입력되는 간격이 펄스 폭 정보(INF_PW) 보다 작은 경우(②)를 살펴보기로 한다.
외부 커맨드 신호(CMD_EXT)가 ①의 경우보다 작은 각격을 두고 두번 활성화되면, 커맨드 분리부(620)는 외부 커맨드 신호(CMD_EXT)의 활성화 시점에 대응하는 두 개의 제2 간격 커맨드 신호(CMD_B1, CMD_B2)를 생성한다. 참고로, 커맨드 분리부(620)가 ①의 경우와 ②의 경우를 구분하는 동작은 커맨드 간격 정보(INF_CC)와 펄스 폭 정보(INF_PW)를 비교해 봄으로써 가능하며, 커맨드 분리부(620)가 외부 커맨드 신호(CMD_EXT)의 활성화 시점에 따라 제2 간격 커맨드 신호(CMD_B1, CMD_B2)를 생성하는 동작은 예컨대, 동기화 회로 등을 이용함으로써 가능할 것이다. 이어서, 다수의 펄스 조절부(630)는 두 개의 제2 간격 커맨드 신호(CMD_B1, CMOD_B2) 각각에 대응하여 두 개의 제2 최종 내부 커맨드 신호(CMD_FIN_B1, CMD_FIN_B2)를 생성한다.
본 발명의 실시예에 따른 반도체 메모리 장치는 외부 커맨드 신호(CMD_EXT)의 펄스 폭을 조절하는 것이 가능하다. 이어서, 외부 커맨드 신호(CMD_EXT)의 펄스 폭 조절시 그 펄스 폭 길이가 커맨드 간격 정보(INF_CC)보다 길더라도 그에 대응하는 최종 내부 커맨드 신호를 생성하는 것이 가능하다.
참고로, 위에서 설명한 두 개의 제2 최종 내부 커맨드 신호(CMD_FIN_B1, CMD_FIN_B2)는 프리차징 동작에 대응하는 신호가 될 수 있다. 그리고, 이 경우 프리차징 동작에 대응하는 두 개의 제2 최종 내부 커맨드 신호(CMD_FIN_B1, CMD_FIN_B2)는 각각 해당하는 회로에 입력되며, 이에 따라 해당하는 회로 각각은 예정된 시점에 프리차징 동작을 수행하는 것이 가능하다.
도 8 은 본 발명의 실시예에 따른 반도체 시스템을 설명하기 위한 블록도이다.
도 8 을 참조하면, 반도체 시스템은 컨트롤러(810)는 반도체 장치(820)를 외부 커맨드 신호(CMD_EXT)에 따라 제어하기 위한 것으로, 외부 커맨드 신호(CMD_EXT)의 커맨드 간격 정보(INF_CC)를 반도체 장치(820)에 제공한다.
반도체 장치(820)는 외부 커맨드 신호(CMD_EXT)에 대응하는 동작을 수행하며, 커맨드 제어부(821)와, 제1 및 제2 동작부(822, 823)를 구비한다.
커맨드 제어부(821)는 외부 커맨드 신호(CMD_EXT)를 입력받아 제1 최종 내부 커맨드 신호(CMD_FIN_S)와 두 개의 제2 최종 내부 커맨드 신호(CMD_FIN_B1, CMD_FIN_B2)를 생성하기 위한 것으로, 그 구성 및 동작은 도 6 및 도 7 에서 이미 설명하였다. 참고로, 도 6 에서는 다수의 개수의 제2 최종 내부 커맨드 신호(CMD_FIN_B)를 일례로 하여 설명하였으며, 도 7 에서는 두 개의 제2 최종 내부 커맨드 신호(CMD_FIN_B1, CMD_FIN_B2)를 일례로 하여 설명하였다.
제1 및 제2 동작부(822, 823)는 제1 최종 내부 커맨드 신호(CMD_FIN_S)와 두 개의 제2 최종 내부 커맨드 신호(CMD_FIN_B1, CMD_FIN_B2)에 응답하여 외부 커맨드 신호(CMD_EXT)에 대응하는 동작을 수행한다.
도 7 및 도 8 을 참조하면, 간단한 동작 설명을 하기로 한다.
우선, 도 7 의 ①의 경우 외부 커맨드 신호(CMD_EXT)에 응답하여 제1 최종 내부 커맨드 신호(CMD_FIN_S)가 활성화되면, 제1 및 제2 동작부(822, 823)는 외부 커맨드 신호(CMD_EXT)에 대응하는 동작을 수행한다. 다시 말하면, ①의 경우 외부 커맨드 신호(CMD_EXT)의 첫 번째 활성화 시점에 응답하여 제1 및 제2 동작부(822, 823)가 모두 동작 영역으로 제어되고, 두 번째 활성화 시점에 응답하여 마찬가지로 제1 및 제2 동작부(822, 823)가 모두 동작 영역으로 제어된다.
이어서, 도 7 의 ②의 경우 외부 커맨드 신호(CMD_EXT)에 응답하여 두 개의 제2 최종 내부 커맨드 신호(CMD_FIN_B1, CMD_FIN_B2)가 활성화되면, 제1 및 제2 동작부(822, 823)는 외부 커맨드 신호(CMD_EXT)에 대응하는 동작을 순차적으로 수행한다. 다시 말하면, ②의 경우 외부 커맨드 신호(CMD_EXT)의 첫 번째 활성화 시점에 응답하여 제1 동작부(822)가 동작 영역으로 제어되고, 외부 커맨드 신호(CMD_EXT)의 두 번째 활성화 시점에 응답하여 제2 동작부(823)가 동작 영역으로 제어된다.
본 발명의 실시예에 따른 반도체 시스템은 외부 커맨드 신호(CMD_EXT)가 입력되는 간격에 따라 제1 및 제2 동작부(822, 823)의 동작 영역을 제어하는 것이 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
뿐만 아니라, 전술한 실시예에서 예시한 논리 게이트 및 트랜지스터는 입력되는 신호의 극성에 따라 그 위치 및 종류가 다르게 구현되어야 할 것이다.
210 : 내부 커맨드 생성부
220 : 펄스 조절부
230 : 지연부

Claims (12)

  1. 외부 커맨드 신호를 디코딩하여 내부 커맨드 신호를 생성하기 위한 커맨드 생성부; 및
    상기 내부 커맨드 신호의 펄스 폭을 조절하여 최종 내부 커맨드 신호를 생성하기 위한 펄스 조절부
    를 구비하는 반도체 장치.
  2. 제1항에 있어서,
    상기 커맨드 생성부의 디코딩 동작에 대응하는 시간을 제1 클럭 신호에 반영하여 제2 클럭 신호를 생성하기 위한 지연부를 더 구비하는 반도체 장치.
  3. 제2항에 있어서,
    상기 펄스 조절부는 상기 제2 클럭 신호에 응답하여 상기 최종 내부 커맨드 신호를 출력하는 것을 특징으로 하는 반도체 장치.
  4. 제2항에 있어서,
    상기 펄스 조절부는 상기 내부 커맨드 신호의 펄스 폭을 상기 제2 클럭 신호의 펄스 폭에 대응하는 만큼 조절하여 상기 최종 커맨드 신호로 출력하는 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서,
    상기 펄스 조절부는,
    상기 내부 커맨드 신호를 상기 제2 클럭 신호에 동기화시켜 출력하기 위한 동기화부; 및
    상기 동기화부의 출력 신호의 펄스 폭을 변형하여 상기 최종 커맨드 신호로 출력하기 위한 펄스 폭 변형부를 구비하는 것을 특징으로 하는 반도체 장치.
  6. 외부 커맨드 신호를 디코딩하여 내부 커맨드 신호를 생성하기 위한 커맨드 생성부;
    상기 외부 커맨드 신호가 입력되는 간격에 대응하는 제1 정보와 다수의 최종 내부 커맨드 신호의 펄스 폭에 대응하는 제2 정보에 응답하여 상기 외부 커맨드 신호를 분리하여 출력하기 위한 커맨드 분리부;
    상기 커맨드 분리부의 출력 신호를 상기 제2 정보에 대응하는 펄스 폭으로 조절하여 상기 다수의 최종 내부 커맨드 신호를 생성하기 위한 다수의 펄스 조절부; 및
    상기 다수의 최종 내부 커맨드 신호에 응답하여 상기 외부 커맨드 신호에 대응하는 동작을 수행하는 다수의 동작부
    를 구비하는 반도체 장치.
  7. 제6항에 있어서,
    상기 커맨드 분리부는 상기 제1 정보와 상기 제2 정보를 비교하여 상기 외부 커맨드 신호를 그대로 출력하거나, 상기 외부 커맨드 신호를 분리하여 순차적으로 출력하는 것을 특징으로 하는 반도체 장치.
  8. 제6항에 있어서,
    상기 다수의 동작부는 상기 다수의 최종 내부 커맨드 신호에 응답하여 동시에 활성화되거나 순차적으로 활성화되는 것을 특징으로 하는 반도체 장치.
  9. 외부 커맨드 신호를 예정된 간격으로 출력하는 컨트롤러; 및
    다수의 동작부를 구비하고, 상기 예정된 간격에 대응하는 정보와 최종 내부 커맨드 신호의 펄스 폭에 대응하는 정보를 비교하여 상기 다수의 동작부 중 상기 외부 커맨드 신호에 응답하여 동작하는 영역을 제어하기 위한 반도체 장치
    를 구비하는 반도체 시스템.
  10. 제9항에 있어서,
    상기 반도체 장치는,
    상기 예정된 간격에 대응하는 정보와 상기 펄스 폭에 대응하는 정보에 응답하여 상기 다수의 동작부를 제어하기 위한 다수의 최종 내부 커맨드 신호를 생성하는 커맨드 제어부를 더 구비하는 반도체 시스템.
  11. 제10항에 있어서,
    상기 커맨드 제어부는,
    상기 외부 커맨드 신호를 디코딩하여 내부 커맨드 신호를 생성하기 위한 커맨드 생성부;
    상기 예정된 간격에 대응하는 정보와 상기 펄스 폭에 대응하는 정보에 응답하여 상기 외부 커맨드 신호를 분리하여 출력하기 위한 커맨드 분리부; 및
    상기 커맨드 분리부의 출력 신호를 상기 펄스 폭으로 조절하여 상기 다수의 최종 내부 커맨드 신호를 생성하기 위한 다수의 펄스 조절부를 구비하는 것을 특징으로 하는 반도체 시스템.
  12. 제10항에 있어서,
    상기 다수의 동작부는 상기 예정된 간격에 대응하는 정보와 최종 내부 커맨드 신호의 펄스 폭에 대응하는 정보에 응답하여 하나의 동작 영역으로 제어되거나, 서로 다른 동작 영역으로 제어되는 것을 특징으로 하는 반도체 시스템.
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