KR20070000326A - 반도체 메모리 및 반도체 메모리의 번인 시험 방법 - Google Patents
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Abstract
Description
Claims (10)
- 메모리 셀에 각각 접속된 상보의 비트선에 의해 구성되는 복수의 비트선 쌍을 구비하며, 상기 비트선이 서로 교차하는 트위스트 구조를 갖는 비트선 쌍과, 상기 비트선이 서로 평행한 비트위스트 구조를 갖는 비트선 쌍이 교대로 배치된 반도체 메모리의 번인 시험 방법으로서,상기 각 비트선 쌍의 상기 비트선에 고전압 레벨 및 저전압 레벨을 각각 인가하는 제1 단계와,비트위스트 구조의 비트선 쌍에 제1 단계와 동일한 전압 레벨을 인가하는 동시에, 트위스트 구조의 비트선 쌍에 제1 단계와 반대의 전압 레벨을 인가하는 제2단계와,상기 각 비트선 쌍의 상기 비트선에 상기 제1 단계와 반대의 전압 레벨을 인가하는 제3 단계와,비트위스트 구조의 비트선 쌍에 제3 단계와 동일한 전압 레벨을 인가하는 동시에, 트위스트 구조의 비트선 쌍에 제3 단계와 반대의 전압 레벨을 인가하는 제4단계와,상기 각 비트선 쌍에 고전압 레벨 또는 저전압 레벨 중 어느 것을 공통으로 인가하는 동시에, 인접하는 비트선 쌍에 서로 반대의 전압 레벨을 인가하는 제5 단계와,상기 제5 단계와 반대의 전압 레벨을 인가하는 제6 단계를 구비하고,상기 제1∼제6 단계에서 상기 비트선 쌍에의 전압 인가 시간은 서로 같은 것을 특징으로 하는 반도체 메모리의 번인 시험 방법.
- 제1항에 있어서, 반도체 메모리는, 외부로부터 공급되는 커맨드 및 어드레스에 따라서 상기 메모리 셀에 상기 데이터를 기록하는 기록 동작을 실행하는 동작 제어 회로와, 서로 인접하는 비트위스트 구조 및 트위스트 구조의 비트선 쌍을 제1 및 제2 프리차지 전압선에 각각 접속하는 복수의 프리차지 회로와, 상기 제1 및 제2 프리차지 전압선에 공급하는 전압을 생성하는 프리차지 전압 생성 회로를 구비하고,상기 제1∼제4 단계는 상기 동작 제어 회로에 의해 기록 동작을 실행함으로써 실시하며,상기 제5 및 제6 단계는 상기 동작 제어 회로에 의한 기록 동작을 실행하지 않고서, 상기 프리차지 전압 생성 회로에 의해 상기 제1 및 제2 프리차지 전압선에 서로 반대의 전압 레벨을 생성시킴으로써 실시하는 것을 특징으로 하는 반도체 메모리의 번인 시험 방법.
- 제1항에 있어서, 반도체 메모리는, 상기 메모리 셀에 대하여 데이터의 판독 동작 및 기록 동작을 실행하기 위해서, 외부로부터 공급되는 판독 커맨드 및 기록 커맨드를 디코드하는 커맨드 디코더를 구비하고,상기 커맨드 디코더가 통상의 판독 동작 및 기록 동작에서는 사용되지 않는 불법 커맨드를 받았을 때에, 동작 모드를 통상 동작 모드에서 시험 모드로 이행하며,불법 커맨드와 함께 공급되는 어드레스 및 데이터의 적어도 어느 하나에 의해 나타내어지는 시험 코드의 값이 번인 시험을 나타낼 때에, 그 값에 따라서 동작 모드를 상기 제1∼제4 단계를 실시하기 위한 제1 번인 시험 모드 또는 상기 제5 및 제6 단계를 실시하는 제2 번인 시험 모드로 더 이행하는 것을 특징으로 하는 반도체 메모리의 번인 시험 방법.
- 제3항에 있어서, 상기 불법 커맨드 및 상기 시험 코드가 상기 제1 번인 시험 모드로 이행하기 위한 엔트리 커맨드를 나타낼 때에, 이 엔트리 커맨드에 응답하여 상기 동작 제어 회로에 의해 기록 동작을 실행하고,상기 불법 커맨드 및 상기 시험 코드가 상기 제2 번인 시험 모드로 이행하기 위한 엔트리 커맨드를 나타낼 때에, 상기 시험 코드의 값에 따라서 상기 제1 및 제2 프리차지 전압선의 한쪽 및 다른 쪽을 고전압 레벨 및 저전압 레벨로 각각 설정하는 것을 특징으로 하는 반도체 메모리의 번인 시험 방법.
- 제4항에 있어서, 상기 제1 및 제2 번인 시험 모드 중에 받은 상기 불법 커맨드 및 상기 시험 코드가 엑시트 커맨드(exit command)를 나타낼 때에, 동작 모드를 상기 제1 및 제2 번인 시험 모드에서 상기 통상 동작 모드로 이행하는 것을 특징으로 하는 반도체 메모리의 번인 시험 방법.
- 복수의 메모리 셀과, 상기 메모리 셀에 각각 접속된 상보의 비트선에 의해 구성되는 복수의 비트선 쌍을 구비하며, 상기 비트선이 서로 교차하는 트위스트 구조를 갖는 비트선 쌍과 상기 비트선이 서로 평행한 비트위스트 구조를 갖는 비트선 쌍이 교대로 배치된 메모리 셀 어레이와;통상 동작 모드 중 및 상기 제1 번인 시험 모드 중에 제1 및 제2 프리차지 전압선에 공급하는 공통의 프리차지 전압을 생성하여, 상기 제2 번인 시험 모드 중에 제1 및 제2 프리차지 전압선의 한쪽 및 다른 쪽에 각각 공급하는 고전압 레벨 및 저전압 레벨을 생성하는 프리차지 전압 생성 회로와;비트선 리셋 신호의 활성화 중에, 트위스트 구조를 갖는 비트선 쌍을 상기 제1 프리차지 전압선에 접속하고, 비트위스트 구조를 갖는 비트선 쌍을 상기 제2 프리차지 전압선에 접속하는 복수의 프리차지 회로와;상기 통상 동작 모드 중 및 상기 제1 번인 시험 모드 중에 있어서의 상기 메모리 셀의 비액세스시와, 상기 제2 번인 시험 모드 중에 상기 비트선 리셋 신호를 활성화하고, 상기 통상 동작 모드 중 및 상기 제1 번인 시험 모드 중에 있어서의 상기 메모리 셀의 액세스시에 상기 비트선 리셋 신호를 비활성화하는 비트선 선택부와;검출 증폭기 활성화 신호의 활성화 중에 상기 비트선 쌍의 전압차를 증폭하는 복수의 검출 증폭기와;상기 통상 동작 모드 중 및 상기 제1 번인 시험 모드 중에 있어서의 상기 메모리 셀의 액세스시에, 상기 검출 증폭기 활성화 신호를 활성화하고, 상기 통상 동작 모드 중 및 상기 제1 번인 시험 모드 중에 있어서의 상기 메모리 셀의 비액세스시와 상기 제2 번인 시험 모드 중에 상기 검출 증폭기 활성화 신호를 비활성화하는 검출 증폭기 선택부와;칼럼 선택 신호의 활성화 중에 상기 비트선 쌍을 데이터 버스선에 접속하는 복수의 칼럼 스위치와;상기 통상 동작 모드 중 및 상기 제1 번인 시험 모드 중에 있어서의 상기 메모리 셀의 액세스시에 상기 칼럼 선택 신호를 활성화하고, 상기 통상 동작 모드 중 및 상기 제1 번인 시험 모드 중에 있어서의 상기 메모리 셀의 비액세스시와 상기 제2 번인 시험 모드 중에 상기 칼럼 선택 신호를 비활성화하는 칼럼 선택부를 구비하고 있는 것을 특징으로 하는 반도체 메모리.
- 제6항에 있어서, 상기 메모리 셀에 대하여 데이터의 판독 동작 및 기록 동작을 실행하기 위한 판독 커맨드 및 기록 커맨드를 받았을 때에 판독 신호 및 기록 신호를 출력하는 동시에, 통상의 판독 동작 및 기록 동작에서는 사용되지 않는 불법 커맨드를 받았을 때에 동작 모드를 통상 동작 모드에서 시험 모드로 이행하며, 불법 커맨드와 함께 공급되는 어드레스 및 데이터의 적어도 어느 하나에 의해 나타내어지는 시험 코드의 값이 번인 시험을 나타낼 때에, 그 값에 따라서 동작 모드를 상기 제1 번인 시험 모드 또는 상기 제2 번인 시험 모드로 설정하기 위해서, 제1 번인 시험 신호 또는 제2 번인 시험 신호를 출력하는 커맨드 디코더를 구비하고,상기 프리차지 전압 생성 회로는 상기 제2 번인 시험 신호에 따라서 동작하며,상기 비트선 선택부, 상기 검출 증폭기 선택부 및 상기 칼럼 선택부는 상기 판독 신호, 상기 기록 신호, 제1 및 제2 번인 시험 신호에 따라서 동작하는 것을 특징으로 하는 반도체 메모리.
- 제7항에 있어서, 상기 커맨드 디코더는, 상기 불법 커맨드 및 상기 시험 코드가 상기 제1 번인 시험 모드로 이행하기 위한 엔트리 커맨드를 나타낼 때에, 이 엔트리 커맨드에 응답하여 상기 기록 신호를 출력하는 것을 특징으로 하는 반도체 메모리.
- 제8항에 있어서, 상기 커맨드 디코더는, 상기 제1 및 제2 번인 시험 모드 중에 받은 상기 불법 커맨드 및 상기 시험 코드가 엑시트 커맨드를 나타낼 때에, 동작 모드를 상기 제1 및 제2 번인 시험 모드에서 상기 통상 동작 모드로 이행하는 것을 특징으로 하는 반도체 메모리.
- 제6항에 있어서, 상기 제1 및 제2 번인 시험을 나타내는 시험 신호를 받는 시험 패드와,상기 시험 패드에서 받은 상기 시험 신호에 따라서 동작 모드를 상기 제1 번인 시험 모드 또는 상기 제2 번인 시험 모드로 설정하기 위해서, 제1 번인 시험 신호 또는 제2 번인 시험 신호를 출력하는 동시에, 상기 시험 신호가 상기 제1 번인 시험을 나타낼 때에, 이 시험 신호에 동기하여 상기 메모리 셀에 기록 동작을 실행시키기 위한 기록 신호를 출력하며, 또 패턴 선택 신호를 출력하는 커맨드 디코더와,상기 패턴 선택 신호에 따라서 상기 비트선 및 상기 메모리 셀에 기록하는 데이터를 생성하는 패턴 생성 회로를 구비하고,상기 프리차지 전압 생성 회로는 상기 제2 번인 시험 신호에 따라서 동작하며,상기 비트선 선택부, 상기 검출 증폭기 선택부 및 상기 칼럼 선택부는 상기 기록 신호, 제1 및 제2 번인 시험 신호에 따라서 동작하는 것을 특징으로 하는 반도체 메모리.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JPJP-P-2005-00187389 | 2005-06-27 | ||
JP2005187389A JP4261515B2 (ja) | 2005-06-27 | 2005-06-27 | 半導体メモリのバーンイン試験方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
KR20070000326A true KR20070000326A (ko) | 2007-01-02 |
KR20060136296A KR20060136296A (ko) | 2007-01-02 |
KR100750576B1 KR100750576B1 (ko) | 2007-08-21 |
Family
ID=37567164
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050104222A KR100750576B1 (ko) | 2005-06-27 | 2005-11-02 | 반도체 메모리 및 반도체 메모리의 번인 시험 방법 |
Country Status (5)
Country | Link |
---|---|
US (1) | US7200059B2 (ko) |
JP (1) | JP4261515B2 (ko) |
KR (1) | KR100750576B1 (ko) |
CN (1) | CN100570750C (ko) |
TW (1) | TWI287231B (ko) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7961535B2 (en) | 2007-06-26 | 2011-06-14 | Samsung Electronics Co., Ltd. | Test circuit and method for use in semiconductor memory device |
Families Citing this family (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7587645B2 (en) * | 2005-01-24 | 2009-09-08 | Samsung Electronics Co., Ltd. | Input circuit of semiconductor memory device and test system having the same |
KR100655085B1 (ko) * | 2006-01-27 | 2006-12-08 | 삼성전자주식회사 | 비트라인 전압 커플링 감소기능을 갖는 반도체 메모리 장치 |
US8331867B2 (en) * | 2008-01-30 | 2012-12-11 | Kyocera Corporation | Wireless communication system, wireless communication apparatus and communication control method |
JP5629962B2 (ja) * | 2008-01-30 | 2014-11-26 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
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KR102245131B1 (ko) * | 2014-10-23 | 2021-04-28 | 삼성전자 주식회사 | 프로그램 가능한 신뢰성 에이징 타이머를 이용하는 장치 및 방법 |
KR20160117857A (ko) * | 2015-03-31 | 2016-10-11 | 에스케이하이닉스 주식회사 | 반도체장치 및 반도체시스템 |
US9865360B2 (en) * | 2015-10-22 | 2018-01-09 | Sandisk Technologies Llc | Burn-in memory testing |
US9904758B2 (en) * | 2016-05-18 | 2018-02-27 | Samsung Electronics Co., Ltd. | Using deep sub-micron stress effects and proximity effects to create a high performance standard cell |
US10566034B1 (en) * | 2018-07-26 | 2020-02-18 | Winbond Electronics Corp. | Memory device with control and test circuit, and method for test reading and writing using bit line precharge voltage levels |
WO2020063413A1 (en) * | 2018-09-28 | 2020-04-02 | Changxin Memory Technologies, Inc. | Chip and chip test system |
CN114076889A (zh) * | 2021-11-18 | 2022-02-22 | 长江存储科技有限责任公司 | 测试系统和测试方法 |
CN117809727A (zh) * | 2022-09-23 | 2024-04-02 | 长鑫存储技术有限公司 | 动态随机存储器测试方法及装置 |
CN115686978B (zh) * | 2023-01-04 | 2023-03-21 | 深圳市大晶光电科技有限公司 | 一种老化测试方法、系统以及pcb板 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3863968B2 (ja) | 1997-06-10 | 2006-12-27 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
JPH11260054A (ja) * | 1998-01-08 | 1999-09-24 | Mitsubishi Electric Corp | ダイナミック型半導体記憶装置 |
JP4587500B2 (ja) | 1998-11-11 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路、メモリモジュール、記憶媒体、及び半導体集積回路の救済方法 |
JP4623355B2 (ja) * | 2003-04-01 | 2011-02-02 | ソニー株式会社 | 半導体記憶装置及び半導体記憶装置の記憶再生方法 |
JP2004355720A (ja) | 2003-05-29 | 2004-12-16 | Sony Corp | 半導体メモリ装置 |
-
2005
- 2005-06-27 JP JP2005187389A patent/JP4261515B2/ja not_active Expired - Fee Related
- 2005-10-26 TW TW094137478A patent/TWI287231B/zh not_active IP Right Cessation
- 2005-10-28 US US11/260,486 patent/US7200059B2/en not_active Expired - Fee Related
- 2005-11-02 KR KR1020050104222A patent/KR100750576B1/ko not_active IP Right Cessation
- 2005-11-18 CN CNB2005101237091A patent/CN100570750C/zh not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7961535B2 (en) | 2007-06-26 | 2011-06-14 | Samsung Electronics Co., Ltd. | Test circuit and method for use in semiconductor memory device |
Also Published As
Publication number | Publication date |
---|---|
JP4261515B2 (ja) | 2009-04-30 |
US7200059B2 (en) | 2007-04-03 |
TW200701244A (en) | 2007-01-01 |
US20060291307A1 (en) | 2006-12-28 |
CN1889192A (zh) | 2007-01-03 |
KR100750576B1 (ko) | 2007-08-21 |
TWI287231B (en) | 2007-09-21 |
CN100570750C (zh) | 2009-12-16 |
JP2007004953A (ja) | 2007-01-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
G170 | Publication of correction | ||
FPAY | Annual fee payment |
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FPAY | Annual fee payment |
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FPAY | Annual fee payment |
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|
FPAY | Annual fee payment |
Payment date: 20150716 Year of fee payment: 9 |
|
FPAY | Annual fee payment |
Payment date: 20160720 Year of fee payment: 10 |
|
FPAY | Annual fee payment |
Payment date: 20170719 Year of fee payment: 11 |
|
LAPS | Lapse due to unpaid annual fee |