KR100909224B1 - 공정조건에 안정적인 온도 보상형 셀프 리프레쉬 제어 회로 - Google Patents

공정조건에 안정적인 온도 보상형 셀프 리프레쉬 제어 회로 Download PDF

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Abstract

공정조건에 안정적인 온도 보상형 셀프 리프레쉬 제어 회로가 게시된다. 본 발명의 온도 보상형 셀프 리프레쉬 제어 회로에서는, 저응답신호들과 고응답신호는 온도의 변화에 따라 동일한 방향으로 전압레벨이 변화된다. 또한, 상기 고응답신호를 생성하는 고응답신호 발생부와 상기 저응답신호를 생성하는 저응답신호 발생부는 매우 유사한 구조로 구현된다. 그리고, 상기 발진신호 생성부에서 생성되는 상기 발진신호는 상당히 일정한 주기를 가진다. 이에 따라, 상기 저응답신호들과 상기 고응답신호의 교차점에서의 온도, 즉 기준온도는 공정조건의 변화에 관계없이 비교적 일정하게 유지될 수 있다. 그러므로, 본 발명의 온도 보상형 셀프 리프레쉬 제어 회로에서 제공되는 상기 셀프 리프레쉬 제어신호는 공정조건의 변화에도 불구하고, 온도에 따라 일정한 주기를 가지게 된다.
TCSR, 온도보상, 셀프 리프레쉬, 발진, 주기, 공정조건

Description

공정조건에 안정적인 온도 보상형 셀프 리프레쉬 제어 회로{TEMPERATURE COMPENSATING SELF REFRESH CONTROL CIRCUIT HAVING TOLERANCE TO MANUFACTURING CONDITION}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 온도 보상형 셀프 리프레쉬 제어 회로를 나타내는 블락도이다.
도 2는 도 1의 고응답신호 발생부를 구체적으로 나타내는 도면이다.
도 3은 도 1의 저응답신호 발생부를 구체적으로 나타내는 도면이다.
도 4는 도 1의 발진신호 생성부를 구체적으로 나타내는 도면이다.
도 5는 도 1의 고응답신호와 상기 저응답신호들의 온도에 따른 전압레벨의 변화를 나타내는 도면이다.
도 6은 공정조건의 변화에 대하여 고응답신호와 저응답신호들이 교차하는 기준온도가 안정적임을 설명하기 위한 도면이다.
도 7은 도 1의 발진신호 생성부에서 생성되는 발진신호의 주기가 온도변화에 관계없이 일정함을 나타내는 도면이다.
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 반도체 메모리 장치의 온도 보상형 셀프 리프레쉬(self refresh) 제어 회로에 관한 것이다.
DRAM과 같은 반도체 메모리 장치의 메모리 셀은 셀 커패시터에 저장된 전하에 의하여 데이터를 기록하는 방식으로 동작한다. 그러나, 셀 커패시터는 완전히 전하를 유지할 수 없다. 그러므로, 기입 또는 독출 동작이 수행되지 않는 동안에도, 누설전류가 발생될 수 있다. 그 결과, 시간이 경과함에 따라 셀 커패시터에 저장된 전하는 약화되어 저장된 데이터를 유지할 수 없게 된다. 따라서, DRAM과 같은 반도체 메모리 장치에서는, 소정의 시간 간격으로 셀 커패시터에 전하의 형태로 기록된 데이터를 독출하여 다시 기입하는 과정을 수행하는 것이 필요하다. 이러한 과정을 '리프레쉬(refresh) 동작'이라고 한다. 이때, 리프레쉬 동작이 수행되는 상기 시간 간격을 '리프레쉬 주기(refresh period)'라 정의한다. 그리고, 반도체 메모리 장치는 외부로부터 리프레쉬 명령이 없더라도, 상기 리프레쉬 주기마다 리프레쉬 동작을 수행하도록 설계되는데, 이를 '셀프 리프레쉬'라고 한다.
한편, 반도체 메모리 장치는 리프레쉬 동작시에 상당한 전류를 소모하게 된다. 그러므로, 리프레쉬 주기를 가능한 길게 하는 것이, 반도체 메모리 장치의 전류소모를 감소시키는데 도움이 된다.
일반적으로, 셀 커패시터의 누설 전류는 온도 의존성이 강하기 때문에, 온도가 높을수록 누설 전류가 급격히 증가한다. 반면에, 온도가 낮을 경우에는 누설전류가 감소한다. 이와 같은, 누설 전류의 온도의존성을 고려하여 제안된 것이 온도 보상형 셀프 리프레쉬(TCSR: Temperature Compensated Self Refresh) 제어 회로이다. 즉, 반도체 메모리 장치의 설계시에 기준온도가 설정되고, 상기 기준온도보다 낮은 온도에서는 리프레쉬 주기를 짧게 하고, 상기 기준온도보다 높은 온도에서는 리프레쉬 주기를 길게 하도록 구현된다.
그런데, 기존의 온도 보상형 셀프 리프레쉬 제어 회로에서는, 이러한 기준온도가 공정 조건에 따라 급격하게 변화되는 문제점이 있다.
따라서, 공정조건에 따른 기준온도의 변화를 최소화하는 온도 보상형 셀프 리프레쉬 제어 회로가 요구된다.
즉, 공정조건의 변화에도 불구하고, 온도에 따라 일정한 주기를 가지는 셀프 리프레쉬 제어신호를 생성하는 온도 보상형 셀프 리프레쉬 제어 회로가 요구된다.
본 발명의 목적은 공정조건에 따른 기준온도의 변화를 최소화하여, 온도에 따라 일정한 주기를 가지는 셀프 리프레쉬 제어신호를 생성하는 반도체 메모리 장치의 온도 보상형 셀프 리프레쉬 제어 회로를 제공하는 데 있다.
상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일면은 반도체 메모리 장치의 온도 보상형 셀프 리프레쉬 제어 회로에 관한 것이다. 본 발명의 온도 보상형 셀프 리프레쉬 제어 회로는 온도의 변화에 대하여 다수개의 저응답신호들보다 상대적으로 급격하게 전압레벨이 변화되는 고응답신호를 생성하는 고응답신호 발생부; 온도의 변화에 대하여 상기 고응답신호와 동일한 방향으로 변화되되, 상기 고응답신호보다 상대적으로 완만하게 전압레벨이 변화되는 상기 다수개의 저응답신호들을 생성하는 저응답신호 발생부; 상기 저응답신호들 각각의 전압레벨들을 상기 고응답신호의 전압레벨과 비교하여 다수의 디지털 신호들을 생성하는 비교부; 소정의 오실레이션 주기를 가지는 발진신호를 생성하는 발진신호 생성부; 및 상기 발진신호를 수신하여, 셀프 리프레쉬 제어신호를 발생하는 분주부로서, 상기 셀프 리프레쉬 제어신호는 상기 다수개의 디지털 신호들의 논리상태에 대응하는 리프레쉬 주기를 가지는 상기 분주부를 구비한다.
본 발명과 본 발명의 동작상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다. 각 도면을 이해함에 있어서, 동일한 부재는 가능한 한 동일한 참조부호로 도시하고자 함에 유의해야 한다. 그리고, 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 공지 기능 및 구성에 대한 상세한 기술은 생략된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 일실시예에 따른 온도 보상형 셀프 리프레쉬 제어 회로를 나타내는 블락도이다. 도 1을 참조하면, 본 발명의 온도 보상형 셀프 리프레쉬 제어회로는 고응답신호 발생부(100), 저응답신호 발생부(200), 비교부(300), 발진신호 생성부(400) 및 분주부(500)를 구비한다.
상기 고응답신호 발생부(100)는 온도의 변화에 대하여 저응답 신호들(LRS1~LRSn)보다 상대적으로 급격하게 전압레벨이 변화되는 고응답신호(HRS)를 생성한다. 본 실시예에서, 온도가 증가함에 따라, 상기 고응답신호(HRS)의 전압레벨은 하강하는 방향으로 진행된다.
도 2는 도 1의 고응답신호 발생부(100)를 구체적으로 나타내는 도면이다. 도 2를 참조하면, 상기 고응답신호 발생부(100)는 고응답 전원단자(101), 고응답 접지단자(102), 고응답 출력단자(103), 제1 고응답 노드(104), 제2 고응답 노드(105), 피모스 트랜지스터들(106, 107), 엔모스 트랜지스터들(108, 109) 및 저항소자(110)를 구비한다.
상기 고응답 전원단자(101)에는 전원전압(VDD)이 인가되며, 상기 고응답 접지단자(102)에는 접지전압(VSS)이 인가된다. 그리고, 상기 고응답 출력단자(103)를 통하여, 상기 고응답신호(HRS)가 제공된다.
상기 피모스 트랜지스터(106)는 본 명세서에서, '제1 고응답 피모스 트랜지스터'로 불릴 수 있다. 그리고, 상기 피모스 트랜지스터(106)는 상기 고응답 전원단자(101)와 상기 제1 고응답 노드(104) 사이에 형성되며, 상기 제1 고응답 노드(104)에 의하여 게이팅된다.
상기 피모스 트랜지스터(107)는 본 명세서에서, '제2 고응답 피모스 트랜지 스터'로 불릴 수 있다. 상기 피모스 트랜지스터(107)는 상기 고응답 전원단자(101)와 상기 고응답 출력단자(103) 사이에 형성되며, 상기 제1 고응답 노드(104)에 의하여 게이팅된다.
상기 엔모스 트랜지스터(108)는 본 명세서에서, '제1 고응답 엔모스 트랜지스터'로 불릴 수 있다. 상기 엔모스 트랜지스터(108)는 상기 고응답 출력단자(103)에 게이팅되며, 상기 제1 고응답 노드(104)와 상기 제2 고응답 노드(105) 사이에 형성된다.
상기 엔모스 트랜지스터(109)는 본 명세서에서, '제2 고응답 엔모스 트랜지스터'로 불릴 수 있다. 상기 엔모스 트랜지스터(109)는 상기 제2 고응답 노드(105)에 게이팅되며, 상기 고응답 출력단자(103)와 상기 고응답 접지단자(102) 사이에 형성된다.
상기 저항소자(110)는 본 명세서에서, '고응답 저항소자'로 불릴 수 있다. 상기 저항소자(110)는 상기 제2 고응답 노드(105)와 상기 고응답 접지단자(102) 사이에 형성된다.
도 2에서, 상기 엔모스 트랜지스터들(108, 109)은 네거티브 피드백 작용을 하며, 상기 저항소자(110)는 바이어스 전압을 생성하는 역할을 한다.
그러므로, 피모스 트랜지스터(106), 엔모스 트랜지스터(108) 및 저항소자(110)를 통하여 흐르는 전류(Ia)는 (수학식 1)과 같이 나타낼 수 있다.
(수학식 1)
Figure 112008006752204-pat00001
여기서, Ib는 피모스 트랜지스터(107) 및 엔모스 트랜지스터(109)를 흐르는 전류를 나타내며, R1은 저항소자(110)의 저항값을 나타내며, (W/L)는 엔모스 트랜지스터(109)의 채널 길이에 대한 폭의 비를 나타낸다. 그리고, Vgs는 엔모스 트랜지스터(109)의 소스에 대한 게이트 단자의 전압을 나타내며, Vth는 엔모스 트랜지스터(109)의 문턱전압을 나타낸다.
이때, Ib에 비하여 (W/L)의 값을 크게하면, Ia는 (수학식 2)와 같이 근사화될 수 있다.
(수학식 2)
Figure 112008006752204-pat00002
여기서, 온도가 증가하면, 상기 Vth는 감소하고, 상기 R1은 증가한다. 그리고, 일반적으로 상기 Vth는 -1.2mV/℃ 정도로서, 비교적 온도변화에 대하여 큰 변 화를 나타낸다. 따라서, 온도가 증가할수록, 상기 고응답신호(HRS)의 전압레벨은 상대적으로 급격하게 하락한다.
다시 도 1을 참조하면, 상기 저응답신호 발생부(200)는 온도의 변화에 대하여 상기 고응답신호(HRS)보다 상대적으로 완만하게 전압레벨이 변화되는 저응답신호들(LRS1~LRSn)을 생성한다. 이때, 상기 저응답신호들(LRS1~LRSn)은 온도의 변화에 대하여, 상기 고응답신호(HRS)와 동일한 방향으로 진행된다.
도 3은 도 1의 저응답신호 발생부(200)를 구체적으로 나타내는 도면이다. 도 3을 참조하면, 상기 저응답신호 발생부(200)는 저응답 전원단자(201), 저응답 접지단자(202), 저응답 예비단자(203), 제1 저응답 노드(204), 제2 저응답 노드(205), 피모스 트랜지스터들(206, 207), 엔모스 트랜지스터들(208, 209), 저항소자(210) 및 분압유닛(211)을 구비한다.
상기 저응답 전원단자(201)에는 상기 전원전압(VDD)이 인가되며, 상기 저응답 접지단자(202)에는 상기 접지전압(VSS)이 인가된다. 그리고, 상기 저응답 예비단자(203)를 통하여, 예비신호(VPRE)가 제공된다.
상기 피모스 트랜지스터(206)는 본 명세서에서, '제1 저응답 피모스 트랜지스터'로 불릴 수 있다. 그리고, 상기 피모스 트랜지스터(206)는 상기 저응답 전원단자(201)와 상기 제1 저응답 노드(204) 사이에 형성되며, 상기 제1 저응답 노드(204)에 의하여 게이팅된다.
상기 피모스 트랜지스터(207)는 본 명세서에서, '제2 저응답 피모스 트랜지스터'로 불릴 수 있다. 상기 피모스 트랜지스터(207)는 상기 저응답 전원단자(201) 와 상기 저응답 예비단자(203) 사이에 형성되며, 상기 제1 저응답 노드(204)에 의하여 게이팅된다.
상기 엔모스 트랜지스터(208)는 본 명세서에서, '제1 저응답 엔모스 트랜지스터'로 불릴 수 있다. 상기 엔모스 트랜지스터(208)는 상기 저응답 출력단자(203)에 게이팅되며, 상기 제1 저응답 노드(204)와 상기 제2 저응답 노드(205) 사이에 형성된다.
상기 엔모스 트랜지스터(209)는 본 명세서에서, '제2 저응답 엔모스 트랜지스터'로 불릴 수 있다. 상기 엔모스 트랜지스터(209)는 상기 제2 저응답 노드(205)에 게이팅되며, 상기 저응답 예비단자(203)와 상기 저응답 접지단자(202) 사이에 형성된다.
상기 저항소자(210)는 본 명세서에서, '저응답 저항소자'로 불릴 수 있다. 상기 저항소자(210)는 상기 제2 저응답 노드(205)와 상기 저응답 접지단자(202) 사이에 형성된다.
도 3에서, 피모스 트랜지스터(206)의 트랜스 컨덕턴스(gm6)과 엔모스 트랜지스터(209)의 트랜스 컨덕턴스(gm9)는 (수학식 3)과 같은 관계가 성립된다.
(수학식 3)
Figure 112008006752204-pat00003
여기서, μn은 전자의 이동도를 나타내며, μp는 정공의 이동도를 나타낸다. 그리고, (W/L)6은 피모스 트랜지스터(206)의 채널 길이에 대한 폭의 비를 나타내며, (W/L)9은 엔모스 트랜지스터(209)의 채널 길이에 대한 폭의 비를 나타낸다.
이때, (μp/μn)은 온도변화에 거의 영향을 받지 않는 것으로 알려진다.
한편, 엔모스 트랜지스터(209)의 트랜스 컨덕턴스(gm9)는 (수학식 4)과 같다.
(수학식 4)
Figure 112008006752204-pat00004
여기서, (W/L)9은 엔모스 트랜지스터(109)의 채널 길이에 대한 폭의 비를 나타내며, (W/L)8은 엔모스 트랜지스터(208)의 채널 길이에 대한 폭의 비를 나타낸다. 그리고, R2는 저항소자(210)의 저항값을 나타낸다.
상기 (수학식 4)에서, 가령 상기 (W/L)8의 값이 상기 (W/L)9의 값에 비하여 크다면 상기 (수학식 4)는 (수학식 5)와 같이 근사화될 수 있다.
(수학식 5)
Figure 112008006752204-pat00005
그런데 상기 gm은 트랜스 컨덕턴스를 나타내며 전류(I)와의 수학적인 관계는 다음의 (수학식 6)과 같다.
(수학식 6)
Figure 112008006752204-pat00006
;여기서 베타(β)는 μCox(W/L)로써 공정적인 상수이다.
한편, 전압(V)는 전류(I)와 저항(R)의 곱으로 나타내며 (수학식 7)과 같다.
(수학식 7)
Figure 112008006752204-pat00007
상기 (수학식 5)와 상기 (수학식 6)을 상기 (수학식 7)에 대입해보면, 다음의 (수학식 8)로 근사화되어 나타난다.
(수학식 8)
Figure 112008006752204-pat00008
그러므로, 상기 (수학식 8)을 통하여, 상기 출력전압은 (1/R2)에 비례함을 알 수 있다. 그리고, 상기 (1/R2)는 온도변화에 대하여, 트랜지스터의 문턱전압에 비하여 상대적으로 작은 변화를 나타낸다.
도 3에서, 상기 예비신호(VPRE)의 온도에 대한 전압의 변동비율은 1200ppm/℃로 상대적으로 작은 값이다.
계속 도 3을 참조하면, 상기 분압유닛(211)은 구체적으로 증폭기단(211a), 베이스 저항(Rb) 및 분배저항들(Rv1~Rvn)을 구비한다.
상기 증폭기단(211a)은 상기 예비신호(VPRE)와 피드백 신호(VFB)의 전압레벨을 일정하게 유지하고자 한다. 상기 베이스 저항(Rb)은 상기 접지전압(VSS)과 상기 피드백 신호(VFB) 사이에 형성된다. 그리고, 상기 다수개의 분배저항들(Rv1~Rvn)은 상기 비교수단(211a)의 출력신호(211b)와 상기 피드백 신호(VFB) 사이에 직렬로 형성된다.
상기 다수개의 분배저항들(Rv1~Rvn)에 의하여, 상기 예비신호(VPRE)의 전압레벨에 따른 전압레벨을 가지는 상기 다수개의 저응답신호들(LRS1~LRSn)이 생성된다.
다시 도 1을 참조하면, 상기 비교부(300)는 상기 저응답신호들(LRS1~LRSn) 각각의 전압레벨들을 상기 고응답신호(HRS)의 전압레벨과 비교하여 다수의 디지털 신호들(SDIG1~SDIGn)을 생성한다.
그리고, 디지털 신호들(SDIG1~SDIGn)은 저응답신호들(LRS1~LRSn)과 상기 고응답신호(HRS)의 전압레벨을 비교하고, 그 비교결과에 따른 논리상태를 가진다.
상기 비교부(300)의 구현은 당업자에게는 용이하므로, 본 명세서에서는 설명의 편의상 그에 대한 기술은 생략된다.
다시 도 1을 참조하면, 상기 발진신호 생성부(400)는 셀프 리프레쉬 모드 신호(SERF)에 응답하여, 발진신호(VOSC)를 발생한다. 상기 셀프 리프레쉬 모드 신호(SERF)는 셀프 리프레쉬 동작시에 활성화된다. 이때, 상기 발진신호(VOSC)는 소정의 오실레이션 주기를 발진동작을 수행한다.
도 4는 도 1의 발진신호 생성부(400)를 구체적으로 나타내는 도면이다. 도 4를 참조하면, 상기 발진신호 생성부(400)는 구체적으로 발진 출력단자(401), 제1 인버터(402), 제2 인버터(403), 발진 저항(404) 및 커패시터(405)를 구비한다.
상기 발진 출력단자(401)를 통하여, 상기 발진신호(VOSC)가 제공된다.
상기 제1 인버터(402)는 상기 발진신호(VOSC)를 반전시킨다. 그리고, 상기 제2 인버터(403)는 상기 제1 인버터(402)의 출력신호를 반전시킨다. 바람직하기로는, 상기 제1 및 제2 인버터(402, 403)는 상기 셀프 리프레쉬 모드 신호(SERF)에 응답하여 인에이블된다.
상기 발진 저항(404)은 상기 발진 출력단자(401)와 상기 제1 인버터(402)의 출력신호 사이에 형성된다. 그리고, 상기 커패시터(405)는 상기 발진 출력단자(401)와 상기 제2 인버터(403)의 출력신호 사이에 형성된다.
다시 도 1을 참조하면, 상기 분주부(500)는 상기 발진신호를 수신하여, 셀프 리프레쉬 제어신호(TCSR)를 발생한다. 이때, 상기 셀프 리프레쉬 제어신호(TCSR)는 상기 다수개의 디지털 신호들(SDIG1~SDIGn)의 논리상태에 대응하는 리프레쉬 주기를 가진다.
이와 같은 분주기(500)의 구성 및 작용은 당업자라면 용이하게 구현할 수 있는 것이므로, 본 명세서에서는 그에 대한 구체적인 기술은 생략된다.
계속하여, 본 발명의 온도 보상형 셀프 리프레쉬 제어 회로에서 제공되는 주요신호들의 특성을 살펴본다.
도 5는 도 1의 고응답신호(HRS)와 상기 저응답신호들(LRS1~LRSn)의 온도에 따른 전압레벨의 변화를 나타내는 도면이다.
도 5에서 알 수 있듯이, 상기 저응답신호들(LRS1~LRSn)은 상기 고응답신호(HRS)와 대응하는 각각의 교차점에서 교차하게 된다. 그리고, 온도가 상승함에 따라, 상기 고응답신호(HRS)와 상기 저응답신호들(LRS1~LRSn) 모두의 전압레벨은 하강하는 방향 즉 동일한 방향으로 변화됨을 알 수 있다.
이상에서와 같이, 상기 저응답신호들(LRS1~LRSn)과 상기 고응답신호(HRS)는 온도의 변화에 따라 동일한 방향으로 전압레벨이 변화되고, 또한, 도 2의 고응답신호 발생부(100) 및 도 3의 저응답신호 발생부(200)는 유사한 구조로 구현된다.
이와 같은, 상기 저응답신호들(LRS1~LRSn)과 상기 고응답신호(HRS)의 교차점 에서의 온도, 즉 기준온도는, 도 6에 도시되는 바와 같이, 공정조건의 변화에 관계없이 비교적 일정하게 유지될 수 있다.
그리고, 상기 발진신호 생성부(400)에서 생성되는 상기 발진신호(VOSC)는 도 7에서 보여주는 바와 같이, 1.37% 정도의 편차로서 상당히 일정한 주기를 가진다.
그 결과, 본 발명의 온도 보상형 셀프 리프레쉬 제어 회로에서는, 공정 조건에 변화에도 불구하고, 기준온도는 거의 일정하게 유지될 수 있다.
그러므로, 본 발명의 온도 보상형 셀프 리프레쉬 제어 회로에서 제공되는 상기 셀프 리프레쉬 제어신호(TCSR)는 공정조건의 변화에도 불구하고, 온도에 따라 일정한 주기를 가지게 된다.
이상과 같은 본 발명의 온도 보상형 셀프 리프레쉬 제어 회로에서는, 저응답신호들(LRS1~LRSn)과 고응답신호(HRS)는 온도의 변화에 따라 동일한 방향으로 전압레벨이 변화된다. 또한, 상기 고응답신호(HRS)를 생성하는 고응답신호 발생부와 상기 저응답신호(LRS)를 생성하는 저응답신호 발생부(200)는 매우 유사한 구조로 구현된다.
그리고, 상기 발진신호 생성부(400)에서 생성되는 상기 발진신호(VOSC)는 상당히 일정한 주기를 가진다. 이에 따라, 상기 저응답신호들(LRS1~LRSn)과 상기 고응답신호(HRS)의 교차점에서의 온도, 즉 기준온도는 공정조건의 변화에 관계없이 비교적 일정하게 유지될 수 있다.
그러므로, 본 발명의 온도 보상형 셀프 리프레쉬 제어 회로에서 제공되는 상기 셀프 리프레쉬 제어신호(TCSR)는 공정조건의 변화에도 불구하고, 온도에 따라 일정한 주기를 가지게 된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다.
예를 들면, 본 명세서에서는, 상기 저응답신호 발생부가 다수개의 저응답신호들을 생성하며, 또한, 비교부가 상기 다수개의 저응답신호들의 전압레벨을 상기 고응답신호의 전압레벨과 비교하는 실시예가 도시되고 기술되었다. 그러나, 본 발명의 기술적 사상은 오직 하나의 저응답신호가 상기 저응답신호 발생부에서 생성되는 실시예에 의해서도 본 발명의 효과는 상당부분 구현될 수 있다. 이 경우, 상기 비교부는 하나의 저응답신호와 상기 고응답신호의 전압레벨를 비교한다.
또한, 상기 고응답신호 발생부(100)의 저항소자(110)는 상기 제2 고응답 노드(105) 및 상기 고응답 접지단자(102) 사이에 형성되며, 상기 전원전압(VDD)에 의하여 게이팅되는 엔모스 트랜지스터(110')로 구현될 수 있음은 당업자에게는 자명한 사실이다. 이 경우, 상기 고응답신호 발생부(200)의 저항소자(210)는 상기 제2 저응답 노드(205) 및 상기 저응답 접지단자(202) 사이에 형성되며, 상기 전원전압(VDD)에 의하여 게이팅되는 엔모스 트랜지스터(210')로 구현되는 것이 바람직하다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (8)

  1. 반도체 메모리 장치에 있어서,
    온도의 변화에 대하여 다수개의 저응답신호들보다 상대적으로 급격하게 전압레벨이 변화되는 고응답신호를 생성하는 고응답신호 발생부;
    온도의 변화에 대하여 상기 고응답신호와 동일한 방향으로 변화되되, 상기 고응답신호보다 상대적으로 완만하게 전압레벨이 변화되는 상기 다수개의 저응답신호들을 생성하는 저응답신호 발생부;
    상기 저응답신호들 각각의 전압레벨들을 상기 고응답신호의 전압레벨과 비교하여 다수의 디지털 신호들을 생성하는 비교부;
    소정의 오실레이션 주기를 가지는 발진신호를 생성하는 발진신호 생성부; 및
    상기 발진신호를 수신하여, 셀프 리프레쉬 제어신호를 발생하는 분주부로서, 상기 셀프 리프레쉬 제어신호는 상기 다수개의 디지털 신호들의 논리상태에 대응하는 리프레쉬 주기를 가지는 상기 분주부를 구비하는 것을 특징으로 하는 온도 보상형 셀프 리프레쉬 제어 회로.
  2. 제1 항에 있어서,
    상기 고응답신호 발생부는
    전원전압이 인가되는 고응답 전원단자;
    접지전압이 인가되는 고응답 접지단자;
    상기 고응답신호를 제공하는 고응답 출력단자;
    제1 고응답 노드;
    제2 고응답 노드;
    상기 고응답 전원단자와 상기 제1 고응답 노드 사이에 형성되며, 상기 제1 고응답 노드에 의하여 게이팅되는 제1 고응답 피모스 트랜지스터;
    상기 고응답 전원단자와 상기 고응답 출력단자 사이에 형성되며, 상기 제1 고응답 노드에 의하여 게이팅되는 제2 고응답 피모스 트랜지스터;
    상기 고응답 출력단자에 게이팅되며, 상기 제1 고응답 노드와 상기 제2 고응답 노드 사이에 형성되는 제1 고응답 엔모스 트랜지스터;
    상기 제2 고응답 노드에 게이팅되며, 상기 고응답 출력단자와 상기 고응답 접지단자 사이에 형성되는 제2 고응답 엔모스 트랜지스터; 및
    상기 제2 고응답 노드와 상기 고응답 접지단자 사이에 형성되는 고응답 저항소자를 구비하는 것을 특징으로 하는 온도 보상형 셀프 리프레쉬 제어 회로.
  3. 제2 항에 있어서,
    상기 고응답 저항소자는
    상기 제2 고응답 노드 및 상기 고응답 접지단자 사이에 형성되며, 상기 전원전압에 의하여 게이팅되는 제3 고응답 엔모스 트랜지스터를 구비하는 것을 특징으 로 하는 온도 보상형 셀프 리프레쉬 제어 회로.
  4. 제1 항에 있어서,
    상기 저응답신호 발생부는
    전원전압이 인가되는 저응답 전원단자;
    접지전압이 인가되는 저응답 접지단자;
    예비신호가 제공되는 저응답 예비단자;
    제1 저응답 노드;
    제2 저응답 노드;
    상기 저응답 전원단자와 상기 제1 저응답 노드 사이에 형성되며, 상기 제1 저응답 노드에 의하여 게이팅되는 제1 저응답 피모스 트랜지스터;
    상기 저응답 전원단자와 상기 저응답 예비단자 사이에 형성되며, 상기 제1 저응답 노드에 의하여 게이팅되는 제2 저응답 피모스 트랜지스터로서, 상기 제1 저응답 피모스와 트랜지스터와 동일한 폭과 길이를 가지는 상기 제2 저응답 피모스 트랜지스터;
    상기 저응답 예비단자에 게이팅되며, 상기 제1 저응답 노드와 상기 제2 저응답 노드 사이에 형성되는 제1 저응답 엔모스 트랜지스터;
    상기 저응답 예비단자에 게이팅되며, 상기 저응답 예비단자와 상기 저응답 접지단자 사이에 형성되는 제2 저응답 엔모스 트랜지스터;
    상기 제2 저응답 노드와 상기 저응답 접지단자 사이에 형성되는 저응답 저항소자; 및
    상기 예비신호의 전압레벨에 대응하여 각각의 전압레벨을 가지는 상기 다수개의 저응답 신호들을 생성하는 분압유닛을 구비하는 것을 특징으로 하는 온도 보상형 셀프 리프레쉬 제어 회로.
  5. 제4 항에 있어서,
    상기 저응답 저항소자는
    상기 제2 저응답 노드 및 상기 저응답 접지단자 사이에 형성되며, 상기 전원전압에 의하여 게이팅되는 제3 저응답 엔모스 트랜지스터를 구비하는 것을 특징으로 하는 온도 보상형 셀프 리프레쉬 제어 회로.
  6. 제4 항에 있어서,
    상기 분압유닛은
    상기 예비신호와 피드백 신호를 입력으로 하는 증폭기단;
    상기 접지전압과 상기 피드백 신호 사이에 형성되는 베이스 저항; 및
    상기 증폭기단의 출력신호와 상기 피드백 신호 사이에 직렬로 형성되어, 상기 다수개의 저응답 신호들을 생성하는 다수개의 분배저항들을 구비하는 것을 특징 으로 하는 온도 보상형 셀프 리프레쉬 제어 회로.
  7. 제1 항에 있어서, 상기 발진신호 생성부는
    상기 발진신호를 제공하는 발진 출력단자;
    상기 발진신호를 반전시키는 제1 인버터;
    상기 제1 인버터의 출력신호를 반전시키는 제2 인버터;
    상기 발진 출력단자와 상기 제1 인버터의 출력신호 사이에 형성되는 발진 저항; 및
    상기 발진 출력단자와 상기 제2 인버터의 출력신호 사이에 형성되는 커패시터를 구비하는 것을 특징으로 하는 온도 보상형 셀프 리프레쉬 제어 회로.
  8. 반도체 메모리 장치에 있어서,
    온도의 변화에 대하여 저응답신호 보다 상대적으로 급격하게 전압레벨이 변화되는 고응답신호를 생성하는 고응답신호 발생부;
    온도의 변화에 대하여 상기 고응답신호와 동일한 방향으로 변화되되, 상기 고응답신호보다 상대적으로 완만하게 전압레벨이 변화되는 상기 저응답신호를 생성하는 저응답신호 발생부;
    상기 저응답신호의 전압레벨을 상기 고응답신호의 전압레벨과 비교하여 디지털 신호들을 생성하는 비교부;
    소정의 오실레이션 주기를 가지는 발진신호를 생성하는 발진신호 생성부; 및
    상기 디지털 신호의 논리상태에 대응하여, 소정의 리프레쉬 주기를 가지는 셀프 리프레쉬 제어신호를 발생하는 분주부를 구비하는 것을 특징으로 하는 온도 보상형 셀프 리프레쉬 제어 회로.
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* Cited by examiner, † Cited by third party
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KR20050082579A (ko) * 2004-02-19 2005-08-24 주식회사 하이닉스반도체 온도변화에 따라 최적의 리프레쉬 주기를 가지는 반도체메모리 장치
KR20060118733A (ko) * 2005-05-17 2006-11-24 주식회사 하이닉스반도체 반도체 장치의 온도 보상 발진 회로
KR20070036642A (ko) * 2005-09-29 2007-04-03 주식회사 하이닉스반도체 온도 보상된 셀프리프레쉬 주기를 위한 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040019151A (ko) * 2002-08-26 2004-03-05 주식회사 하이닉스반도체 온도보상 셀프 리프레쉬 기본주기 발생회로
KR20050082579A (ko) * 2004-02-19 2005-08-24 주식회사 하이닉스반도체 온도변화에 따라 최적의 리프레쉬 주기를 가지는 반도체메모리 장치
KR20060118733A (ko) * 2005-05-17 2006-11-24 주식회사 하이닉스반도체 반도체 장치의 온도 보상 발진 회로
KR20070036642A (ko) * 2005-09-29 2007-04-03 주식회사 하이닉스반도체 온도 보상된 셀프리프레쉬 주기를 위한 메모리 장치

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