KR20060118733A - 반도체 장치의 온도 보상 발진 회로 - Google Patents

반도체 장치의 온도 보상 발진 회로 Download PDF

Info

Publication number
KR20060118733A
KR20060118733A KR1020050041052A KR20050041052A KR20060118733A KR 20060118733 A KR20060118733 A KR 20060118733A KR 1020050041052 A KR1020050041052 A KR 1020050041052A KR 20050041052 A KR20050041052 A KR 20050041052A KR 20060118733 A KR20060118733 A KR 20060118733A
Authority
KR
South Korea
Prior art keywords
temperature
oscillation
power supply
control signal
voltage
Prior art date
Application number
KR1020050041052A
Other languages
English (en)
Inventor
이동기
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050041052A priority Critical patent/KR20060118733A/ko
Publication of KR20060118733A publication Critical patent/KR20060118733A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles
    • G11C11/40626—Temperature related aspects of refresh operations
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/04—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding disturbances due to temperature effects
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes

Abstract

본 발명은 반도체 장치의 온도 보상 발진 회로에 관한 것으로, 특히 온도가 특정 온도 이상으로 상승하면 내부 전원 전압을 다운시켜서 내부 온도 상승을 억제하고, 특정 온도 이상일 경우 온도에 따라 주기가 변하는 발진 펄스를 생성하며 특정 온도 이하로 하락하면 고정된 주기의 발진 펄스를 생성하는 온도 보상 발진 회로가 개시된다.
발진회로, 리프레시, 온도보상

Description

반도체 장치의 온도 보상 발진 회로{Temperature compensation oscillator of semiconductor device}
도 1은 본 발명에 따른 반도체 장치의 온도 보상 발진 회로의 블럭도이다.
도 2는 본 발명에 따른 온도 보상 발진 회로의 온도보상 겸용 발진기의 상세 회로도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 기준 전압 발생부 120 : 온도 검출부
130 : 비교기 140 : 내부 전압 제어부
150 : 온도보상 겸용발진기 151 : 등속 방전부
152 : 온도감지 방전부 153 : 발진 캐패시터부
154 : 차동 증폭기 155 : 분배기
156 : 인버터부
일반적으로, 반도체 메모리 장치 중에서 DRAM은 데이터 저장 및 기록/소거가 쉽기 때문에 컴퓨터의 주 메모리로 사용되고 있는데, DRAM의 데이터 손실을 방지하고자 메모리 셀의 데이터를 읽어서 그 읽어낸 정보에 맞추어 초기의 전하량으로 재충전해주며, 이러한 동작을 주기적으로 반복해서 데이터 기억을 유지하는 리프레시(refresh) 동작을 수행하게 된다.
이러한 DRAM의 리프레시 동작은 외부로부터 리프레시 어드레스를 인가한 뒤 RAS 신호를 하강시켰다가 다시 상승시키는 1싸이클(cycle)로 실행되며 이를 RAS 리프레시라고 부르며, 이때 행 어드레스에 의해 선택된 한 워드라인에 연결된 모든 메모리 셀들이 센스 앰프에 의해 증폭되어 다시 쓰여지므로 이 동작을 전체 행이 모두 선택될때까지 실행하면 전체 DRAM 셀들을 모두 리프레시할 수 있다.
이러한 리프레시는 메모리 캐패시터에 축적된 신호 전하가 방출되어 '1' 또는 '0'으로 판정하는 것이 불가능해지기 전에 행해야 하며 이 시간을 리프레시 주기라고 부른다.
한편, 반도체 메모리 기술 발달로 인해 DRAM의 집적도가 증가함에 따라 MOSFET의 게이트 길이와 산화 두께가 감소하고 있다. 하지만, 외부 전원 전압은 계속 5V를 사용하고 있기 때문에 채널 전계장이 커져서 산화막의 내압 한계에 이르게 되므로 트랜지스터의 신뢰성이 나빠진다. 이를 해결하고자 칩 내부에는 온도나 외부 전압 변동에 대해 안정하게 일정한 전압을 공급해 주는 내부 전압 발생 회로가 사용되고 있다.
일반적으로 반도체 소자는 온도가 높아질수록 셀 데이터 보전 시간은 감소하 게 된다. 실예로 온도가 10℃ 증가함에 따라 셀의 데이터 보존 시간은 1/2로 감소한다. 따라서 셀의 리프레시 주기를 짧게 조정하여야 한다. 이렇게 짧아진 리프레시 주기는 높은 전압으로 셀을 리스토어(restore)해줘야 하므로 과도한 전력 소모의 원인이 된다. 또한 반도체 칩의 온도가 높아지면 개별 소자의 취약성으로 인한 고전원전압, 고온에서 동작 전류가 증가하여 제품의 신회성과 안정적인 리프레시 동작이 어려워 진다. 그리고 핸드폰과 PDA등 모바일 기기용 디램의 경우는 최대한 리프레시 주기를 길게 가져 갈 필요가 있는데 모바일 기기는 온도 변화가 심하며 디램의 셀 캐패시터는 온도가 높아지면 전자의 이동 능력이 증가하므로 보다 빨리 방전이 일어나게 된다. 종래의 온도보상 발진 회로의 경우는 온도가 낮아지면 저항값이 커지는 감온가변저항부에 의해 비례적으로 발진 펄스 주기가 길어진다. 온도가 계속 낮아져 디램의 최대 리프레시 주기보다 더 길어지면 디램의 안정적인 동작을 보장 할 수 없는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 온도가 특정 온도 이상으로 상승시에는 내부 전원 전압을 다운시켜 내부 온도 상승을 억제하고, 특정 온도 이상일 경우 온도에 따라 변하는 발진 펄스를 생성하며 특정 온도 이하로 내려가면 고정된 주기의 발진 펄스를 생성하여 디램의 안정적인 동작을 보장하는데 있다.
본 발명에 따른 반도체 장치의 온도 보상 발진 회로는 일정한 기준 전압을 발생하는 기준 전압 발생부와, 반도체 장치 내부 온도에 따라 변하는 온도 검출 전압을 공급하는 온도 검출부와, 상기 기준 전압과 상기 온도 검출 전압을 비교하여 제어 전압을 발생하는 비교부와, 상기 제어 전압에 따라 내부 전원 전압을 다운 시키는 내부 전원 전압 제어부와, 상기 제어 전압에 따라 고정된 주기의 발진 펄스를 발생하거나, 온도에 따라 주기가 변하는 발진 펄스를 발생하는 온도보상 겸용 발진기를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명에 따른 반도체 장치의 온도 보상 발진 회로를 나타내는 블럭도이다. 도시된 바와 같이 본 발명에 따른 반도체 장치의 온도 보상 발진 회로는 기준 전압 발생부(110), 온도 검출부(120), 비교기(130), 내부 전원 전압 제어부(140) 및 온도보상 겸용 발진기(150)를 포함하여 구성된다.
기준 전압 발생부(110)는 반도체 칩 내부의 온도 변화에 관계없이 항상 일정한 기준 전압(Vref)을 발생시킨다.
온도 검출부(120)는 반도체 칩 내부 온도에 따라 변하는 온도 검출 전압(Vtemp)을 발생시킨다.
비교기(130)는 기준 전압(Vref)과 온도 검출 전압(Vtemp)을 비교하여 제어 신호(Tbnd)를 발생시킨다.
내부 전원 전압 제어부(140)는 제어 신호(Tbnd)에 응답하여 반도체 칩의 내부 전원 전압의 레벨을 조절한다.
온도보상 겸용 발진기(150)는 통상시는 내부 발진 캐패시터의 방전 속도를 온도에 따라 조정하며, 온도가 설정 온도 이하로 내려가면 고정된 주기의 발진 펄스를 생성한다. 온도보상 겸용 발진기(150)의 구성을 도 2를 참조하여 더욱 상세히 설명하면 다음과 같다.
온도보상 겸용 발진기(150)는 방전 속도가 일정한 등속 방전부(151), 온도에 따라 방전 속도가 변하는 온도 감지 방전부(152), 발진 펄스의 주기를 일정하게 유지하기 위한 발진 캐패시터부(153), 방전 전압(VD)과 비교 전압(VR)을 비교하는 차동 증폭부(154), 전원 전압(Vdd)을 분배하여 비교 전압(VR)을 발생하는 분배기(155), 및 전기적 신호의 발진을 일으키는 인버터부(156)를 포함하여 구성된다.
등속 방전부(151)는 온도에 관계없이 일정한 저항값을 갖는 고정 저항 소자(Zf)와 제어 신호(Tbnd)에 응답하여 고정 저항 소자(Zf)를 노드(NA)와 노드(NB) 사이에 연결하는 NMOS 트렌지스터(N11)를 포함하여 구성된다. 고정 저항 소자(Zf)와 NMOS 트렌지스터(N11)는 직렬 구조로 노드(NA)와 노드(NB)사이에 연결된다.
온도 감지 방전부(152)는 발진 스위치 동작을 하는 PMOS 트랜지스터(P11 및 P12)와 NMOS 트랜지스터(N14), 및 온도 감응 발진 동작을 하는 NMOS 트랜지스터(N12 및 N13)를 포함하여 구성된다. PMOS 트랜지스터(P11)는 전원 전압(Vdd)과 노 드(NC) 사이에 연결된다. PMOS 트랜지스터(P11)는 노드(NH)의 전위에 따라 턴온/턴오프되어 전원 전압(Vdd)을 노드(NC)에 연결하거나 분리한다. PMOS 트랜지스터(P12)는 전원 전압(Vdd)과 노드(NA) 사이에 연결된다. PMOS 트랜지스터(P12)는 노드(NI)의 전위에 따라 턴온/턴오프되어 전원 전압(Vdd)을 노드(NA)에 연결하거나 분리한다. NMOS 트랜지스터(N14)는 노드(NB)와 접지 전원(Vss)사이에 연결된다. NMOS 트랜지스터(N14)는 노드(NH)의 전위에 따라 턴온/턴오프되어 노드(NB)에 접지 전원(Vss)을 연결하거나 분리한다. NMOS 트랜지스터(N12)는 노드(NA)와 노드(NC) 사이에 소스 팔로우 구조로 연결된다. NMOS 트랜지스터(N12)는 노드(NA)의 전위에 따라 턴온/턴오프되어 노드(NA)와 노드(NC)를 연결한다. NMOS 트랜지스터(N13)는 노드(NC)와 노드(NB) 사이에 소스 팔로우 구조로 연결된다. NMOS 트랜지스터(N12)는 노드(NC)의 전위에 따라 턴온/턴오프되어 노드(NC)와 노드(NB)를 연결한다.
발진 캐패시터부(153)는 캐패시터(C11)을 포함하여 구성된다. 캐패시터(C11)는 노드(NA)의 전위를 인가 받아 충전되고, 일정 주기로 방전하여 방전 전압(VD) 발생한다.
차동 증폭기(154)는 구동 전압을 공급하는 PMOS 트렌지스터(P13 및 P14)와, 방전 전압(VD)과 비교 전압(VR)을 차동 입력하는 NMOS 트랜지스터(N15 및 N16), 및 차동증폭기(154)를 인에이블시키는 NMOS 트랜지스터(N17)를 포함하여 구성된다. PMOS 트랜지스터(P13 및 P14)는 전원 전압(Vdd)과 노드(NE 및 ND) 사이에 각각 커런트 밀러 구조로 연결된다. PMOS 트랜지스터(P13)는 노드(ND)의 전위에 따라 턴온/턴오프되어 전원 전압(Vdd)과 노드(NE)를 연결하거나 분리한다. PMOS 트랜지스터 (P14)는 노드(ND)의 전위에 따라 턴온/턴오프되어 전원 전압(Vdd)과 노드(ND)를 연결하거나 분리한다. NMOS 트랜지스터(N15)는 노드(NE)와 노드(NF) 사이에 연결된다. NMOS 트랜지스터(N15)는 방전 전압(VD)에 따라 턴온/턴오프되어 노드(NE)와 노드(NF)를 연결하거나 분리한다. NMOS 트랜지스터(N16)는 노드(ND)와 노드(NF) 사이에 연결된다. NMOS 트랜지스터(N16)는 비교 전압(VR)에 따라 턴온/턴오프되어 노드(ND)와 노드(NF)를 연결하거나 분리한다. NMOS 트랜지스터(N17)는 노드(NF)와 접지 전원(Vss) 사이에 연결된다. NMOS 트랜지스터(N17)는 인에이블 신호(EN)에 의해 턴온되어 노드(NF)와 접지 전원(Vss)를 연결한다.
분배기(155)는 NMOS 트랜지스터(N18 및 N19)와 캐패시터(C12)를 포함하여 구성된다. NMOS 트랜지스터(N18 및 N19)는 소스 팔로워 구조로 전원 전압(Vdd)과 접지 전원(Vss) 사이에 연결되고, 전원 전압(Vdd)을 1/2로 분배하여 노드(NG)에서 비교 전압(VR)을 발생시킨다. 캐패시터(C12)는 노드(NG)에 연결되고, 노드(NG)의 전위를 충전하였다가 NMOS 트랜지스터(N16)의 게이트로 방전시킨다.
인버터부(156)는 다수의 인버터(I11, I12, I13, I14 및 I15), 다수의 캐패시터(C13, C14 및 C15), 및 낸드 게이트(ND11)를 포함하여 구성된다. 인버터(I11, I12, 및 I13)는 노드(NE)와 낸드 게이트(ND11) 사이에 직렬 연결된다. 캐패시터(C13)는 인버터(I11)와 인버터(I12) 사이의 노드와, 접지 전원(Vss) 사이에 연결되고, 캐패시터(C14)는 인버터(I12)와 인버터(I13) 사이의 노드와, 접지 전원(Vss) 사이에 연결되고, 캐패시터(C15)는 인버터(I13)와 낸드 게이트(ND11) 사이의 노드와, 접지 전원(Vss) 사이에 연결된다. 인버터(I11, I12, 및 I13)와 캐패시터(C13, C14 및 C15)는 인가된 노드(NE)의 전위를 논리 신호로 변환하고 지연 시간을 갖게 하여 낸드 게이트(ND)로 출력한다. 낸드 게이트(ND11)는 인버터(I13)와 인버터(I14) 사이에 연결되고, 인버터(I13)에서 출력되는 논리 신호와 발진클럭 인에이블 신호(TEMPON)에 응답하여 발진 신호(OSC)를 생성한다. 인버터(I14)는 낸드 게이트(ND11)와 노드(NH) 사이에 연결되고, 발진 신호(OSC)를 반전시켜 노드(NH)에 전달한다. 인버터(I15)는 노드(NH)에 연결되고, 반전된 발진 신호(OSC)를 재반전시켜 출력한다.
상술한 바와 같이 구성된 본 발명에 따른 반도체 장치의 내부 전원 전압 회로의 동작을 상세히 설명하면 다음과 같다.
먼저 반도체 장치의 온도가 설정 온도(예를 들어 -25℃) 이상일때 온도 보상 발진 회로의 동작을 보면 다음과 같다.
온도 검출부(152)는 온도 변화에 따른 제어 전압(Vtemp) 비교기(153)로 출력한다. 제어 전압(Vtemp)은 온도가 증가할수록 전압의 레벨이 상승한다. 기준 전압(Vref)은 온도에 관계없이 일정한 레벨을 유지한다. 비교기(153)는 기준 전압(Vref)과 제어 전압(Vtemp)을 비교하여 제어 전압(Vtemp)이 기준 전압(Vref)보다 높게 되면 로우 레벨의 제어 신호(Tbnd)를 발생한다. 제어 신호(Tbnd)는 내부 전원 전압 제어부(154)에 인가된다. 내부 전원 전압 제어부(154)는 기준 전압(Vref)과 제어 신호(Tbnd)에 응답하여 내부 전원 전압을 하강시켜 반도체 장치의 전체적인 소비 전력을 감소시킴으로써 반도체 장치의 내부 온도를 하강시킨다.
제어 신호(Tbnd)는 온도보상 겸용 발진기(155)에 인가되는데 온도보상 겸용 발진기(155)의 동작을 상세히 설명하면 다음과 같다.
로우 레벨의 제어 신호(Tbnd)가 등속 방전부(151)에 인가되어 NMOS 트랜지스터(N11)를 턴오프시킨다. 따라서 고정 저항 소자(Zf)와 노드(NA)가 분리된다.
노드(NH)의 초기 전위가 로우 레벨일 경우, 온도 감지 방전부(152)의 PMOS 트랜지스터(P21)가 턴온되어 전원 전압(Vdd)와 노드(NA)가 연결되어 노드(NA)의 전위가 전원 전압(Vdd) 레벨이 된다.
전원 전압(Vdd) 레벨을 갖는 노드(NA)의 전위로 인하여 발진 캐패시터부(153)의 캐패시터(C11)은 충전되었다가 방전된다. 이때 방전 전압(VD)은 차동 증폭기(154)의 NMOS 트랜지스터(N15)에 인가되어 NMOS 트랜지스터(N15)가 턴온된다.
분배기(155)의 NMOS 트랜지스터(N18 및 N19)는 전원 전압(Vdd)을 공급 받아 전원 전압(Vdd)을 1/2로 분배하여 노드(NG)에 비교 전압(VR)을 발생시킨다. 발생된 기준 전압(Vref)은 차동 증폭기(154)의 NMOS 트랜지스터(N16)에 인가되어 NMOS 트랜지스터(N16)가 턴온된다.
방전 전압(VD)이 비교 전압(VR) 보다 크게 되면 노드(NE)에서 노드(NF)로 빠져나가는 전류량이 노드(ND)에서 노드(NF)로 빠져나가는 전류량보다 많게 되어 노드(NE)의 전위가 상대적으로 낮아지게 된다. 낮아진 노드(NE)의 전위는 인버터부(156)로 출력된다.
낮아진 노드(NE)의 전위는 인버터부(156)의 인버터(I11)에 인가되어 인버터(I11, I12 및 I13)와 캐패시터(C13, C14 및 C15)에 의해 지연 시간을 갖는 논리 하이의 신호로 낸드 게이트(ND11)에 인가된다. 낸드 게이트(ND11)는 논리 하이의 신 호와 논리 하이의 발진 클럭 인에이블 신호(TEMPON)에 응답하여 논리 로우의 발진 신호(OSC)를 발생 시킨다. 논리 로우의 발진 신호(OSC)는 인버터(I14)에 의해 반전되어 논리 하이의 신호로 노드(NH) 및 노드(NI)에 인가된다.
논리 하이의 신호에 의하여 온도감지 방전부의 PMOS 트랜지스터(P11 및 P21)은 턴오프되고, NMOS 트랜지스터(N14)는 턴온된다. 이로 인하여 노드(NA)의 전위는 디스차지되어 발진 캐패시터부(153)의 캐패시터(C11)가 충전되지 않는다. 따라서 방전 전압(VD)은 비교 전압(VR)보다 낮게 된다. 따라서 차동 증폭기(154)의 노드(NE)의 전위는 노드(ND) 보다 높아지게 되고, 높아진 노드(NE)의 전위는 인버터부(156)로 출력된다. 노드(NE)의 전위는 인버터(I11, I12 및 I13)와 캐패시터(C13, C14 및 C15)에 의해 지연 시간을 갖는 논리 로우의 신호로 낸드 게이트(ND11)에 인가된다. 낸드 게이트는 논리 로우의 신호와 논리 하이의 발진 클럭 인에이블 신호(TEMPON)에 응답하여 논리 하이의 발진 신호(OSC)를 발생 시킨다.
상기와 같은 동작으로 발진 신호(OSC)는 논리 하이에서 논리 로우로 천이되고, 다시 논리 하이로 천이 되는 발진 펄스가 된다. 이때 온도 감지 방전부(152)의 NMOS 트랜지스터(N12, N13 및 N14)는 온도에 반비례하여 저항값이 변하게 된다. 즉, 온도가 높을수록 저항값은 작아지게 되고, 작아진 저항값에 의해 노드(NA)의 전위는 온도가 낮을때 보다 빠르게 디스차지 된다. 이러한 특성으로 인하여 온도가 올라갈수록 발진 펄스의 주기가 짧아지게 된다.
다음 반도체 장치의 온도가 설정 온도 이하일때 온도 보상 발진 회로의 동작을 보면 다음과 같다.
온도 검출부(152)는 온도 변화에 따른 제어 전압(Vtemp)을 비교기(153)로 출력한다. 온도 검출부(152)는 온도가 설정 온도 이하로 내려가면 로우 레벨의 제어 전압(Vtemp)을 발생시킨다다. 기준 전압 발생부(151)에서 발생된 기준 전압(Vref)과 로우 레벨의 제어 전압(Vtemp)이 비교기(153)에 인가되어 논리 하이의 제어 신호(Tbnd)가 발생된다. 발생된 논리 하이의 제어 신호(Tbnd)는 온도보상 겸용 발진기(155)의 등속 방전부(151)에 인가되어 등속 방전부(151)를 인에이블 시킨다.
논리 하이의 제어 신호(Tbnd)가 등속 방전부(151)의 NMOS 트랜지스터(N11)에 인가되어 NMOS 트랜지스터(N11)가 턴온된다. 따라서 고정 저항 소자(Zf)가 노드(NA)와 노드(NB)에 연결된다. 발진 신호(OSC)가 생성되는 과정은 설정 온도 이상일때 발진 신호(OSC) 생성 과정과 같으므로 생략하기로 한다. 노드(NI)의 전위가 논리 하이일 경우, 노드(NI)의 전위에 의하여 PMOS 트랜지스터(P21)가 턴오프되어 전원 전압(Vdd)과 노드(NA)가 분리된다. 또한 노드(NH)의 전위에 의해 NMOS 트랜지스터(N14)가 턴온되어 노드(NB)와 접지 전원(Vss)가 연결된다. 이로 인하여 노드(NA)의 전위는 고정 저항 소자(Zf)를 거쳐 노드(NB)로 디스차지되게 된다. 이때 고정 저항 소자(Zf)는 온도에 따라 변하지 않는 저항값을 유지하므로 노드(NA)의 전위가 디스차지되는 시간은 온도에 따라 변하지 않고 일정하게 유지된다. 즉, 발진 신호(OSC)가 논리 로우에서 논리 하이로 천이되는 시간이 온도에 무관하게 일정하게 유지된다. 따라서 발진 펄스의 주기가 일정하게 유지된다.
상기에서 설명한 본 발명의 기술적 사상이 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님 을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 본 발명에 따르면, 반도체 장치의 온도가 설정 온도 이상 높아지면 제어 신호로 내부 전원 전압을 다운시켜 전력 소모를 감소시킴으로써 반도체 장치의 온도를 낮춘다. 또한 반도체 장치의 온도가 설정 온도 이상일 경우, 온도감지 방전부에 의하여 짧은 주기의 발진 펄스를 생성하고, 반도체 장치의 온도가 설정 온도 이하로 낮아지면 등속방전부에 의하여 고정된 주기의 발진 펄스를 발생시킴으로써 반도체 장치의 리프레시 동작의 안정화를 개선할 수 있다.

Claims (7)

  1. 반도체 장치의 온도 보상 발진 회로에 있어서,
    일정한 기준 전압을 발생하는 기준 전압 발생부;
    반도체 장치 내부 온도에 따라 변하는 온도 검출 전압을 공급하는 온도 검출부;
    상기 기준 전압과 상기 온도 검출 전압을 비교하여 제어 신호를 발생하는 비교부;
    상기 기준 전압과 상기 제어 신호에 응답하여 내부 전원 전압을 다운 시키는 내부 전원 전압 제어부;
    상기 제어 신호에 응답하여 고정된 주기의 발진 펄스를 발생하거나, 온도에 따라 주기가 변하는 발진 펄스를 발생하는 온도보상 겸용 발진기를 포함하여 구성되는 반도체 장치의 온도 보상 발진 회로.
  2. 제 1 항에 있어서,
    상기 비교부는 설정 온도 이상일 경우 논리 로우의 상기 제어 신호를 발생하고, 설정온도 이하일 경우 논리 하이의 상기 제어 신호를 발생하는 반도체 장치의 온도 보상 발진 회로.
  3. 제 2 항에 있어서,
    상기 내부 전원 전압 제어부는 상기 논리 로우의 제어 신호에 응답하여 내부 전원 전압을 낮추어 소비 전력을 감소시키는 반도체 장치의 온도 보상 발진 회로.
  4. 제 2 항에 있어서,
    상기 온도보상 겸용 발진기는 상기 논리 로우의 제어 신호 인가시 온도에 증가할수록 짧은 주기를 갖는 상기 발진 펄스를 발생하고, 상기 논리 하이의 제어 신호 인가시 고정된 주기의 상기 발진 펄스를 발생하는 반도체 장치의 온도 보상 발진 회로.
  5. 제 1 항에 있어서,
    상기 온도보상 겸용 발진기는 전원 전압으로 충전하여 방전 전압을 발생하는 발진 캐패시터부;
    전원 전압을 분배하여 기준 전압을 발생하는 분배기;
    상기 방전 전압과 상기 기준 전압을 비교하여 출력 신호를 발생하는 차동 증폭기;
    상기 출력 신호를 지연시간을 갖는 논리 신호로 변환하여 발진 신호를 출력 하는 인버터부;
    상기 발진 신호에 응답하여 상기 발진 캐패시터부를 상기 전원 전압으로 충전하거나 디스차지하는 온도감지 방전부; 및
    상기 제어 신호에 응답하여 상기 온도 감지 방전부의 디스차지 시간을 일정하게 유지하는 등속 방전부를 포함하여 구성되는 반도체 장치의 온도 보상 발진 회로.
  6. 제 5 항에 있어서,
    상기 등속 방전부는 온도 변화에 영향을 받지 않는 고정 저항 소자; 및
    상기 제어 신호에 응답하여 상기 고정 저항 소자를 상기 온도감지 방전부의 제 1 단자와 제 2 단자에 사이에 연결하는 트랜지스터를 포함하여 구성되는 반도체 장치의 온도 보상 발진 회로.
  7. 제 5 항에 있어서,
    상기 온도감지 방전부는 상기 발진 캐패시터에 전원 전압을 연결하거나 차단하는 발진 스위치; 및
    온도에 따라 저항값이 변하여 상기 발진 캐패시터부의 방전 시간을 조절하는 온도감응부를 포함하여 구성되는 반도체 장치의 온도 보상 발진 회로.
KR1020050041052A 2005-05-17 2005-05-17 반도체 장치의 온도 보상 발진 회로 KR20060118733A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050041052A KR20060118733A (ko) 2005-05-17 2005-05-17 반도체 장치의 온도 보상 발진 회로

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050041052A KR20060118733A (ko) 2005-05-17 2005-05-17 반도체 장치의 온도 보상 발진 회로

Publications (1)

Publication Number Publication Date
KR20060118733A true KR20060118733A (ko) 2006-11-24

Family

ID=37705689

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050041052A KR20060118733A (ko) 2005-05-17 2005-05-17 반도체 장치의 온도 보상 발진 회로

Country Status (1)

Country Link
KR (1) KR20060118733A (ko)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100799102B1 (ko) * 2005-09-29 2008-01-29 주식회사 하이닉스반도체 온도 보상된 셀프리프레쉬 주기를 위한 메모리 장치
KR100869360B1 (ko) * 2007-03-02 2008-11-19 주식회사 하이닉스반도체 오버 드라이빙 펄스 발생기 및 이를 포함하는 메모리장치.
US7471583B2 (en) 2005-09-29 2008-12-30 Hynix Semiconductor Inc. Memory device with self refresh cycle control function
KR100909224B1 (ko) * 2008-01-28 2009-07-23 (주)이엠엘에스아이 공정조건에 안정적인 온도 보상형 셀프 리프레쉬 제어 회로
KR100929304B1 (ko) * 2008-08-04 2009-11-27 주식회사 하이닉스반도체 온도 보상 상 변화 메모리 장치
US7649397B2 (en) 2007-02-15 2010-01-19 Hynix Semiconductor Inc. Internal voltage detection circuit and internal voltage generation device using the same
KR100949271B1 (ko) * 2008-09-05 2010-03-25 주식회사 하이닉스반도체 오토 셀프 리프레시에 적합한 온도 정보 감지 장치, 그를 갖는 집적회로 및 온도 정보 감지 방법
WO2011014206A1 (en) * 2009-07-28 2011-02-03 Skyworks Solutions, Inc. Process, voltage, and temperature sensor
KR20150037036A (ko) * 2013-09-30 2015-04-08 에스케이하이닉스 주식회사 온도센서

Cited By (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7701796B2 (en) 2005-09-29 2010-04-20 Hynix Semiconductor, Inc. Memory device with self refresh cycle control function
US7471583B2 (en) 2005-09-29 2008-12-30 Hynix Semiconductor Inc. Memory device with self refresh cycle control function
KR100799102B1 (ko) * 2005-09-29 2008-01-29 주식회사 하이닉스반도체 온도 보상된 셀프리프레쉬 주기를 위한 메모리 장치
US7649397B2 (en) 2007-02-15 2010-01-19 Hynix Semiconductor Inc. Internal voltage detection circuit and internal voltage generation device using the same
KR101215642B1 (ko) * 2007-02-15 2013-01-09 에스케이하이닉스 주식회사 내부전압 검출 회로 및 이를 이용한 내부전압 발생장치
KR100869360B1 (ko) * 2007-03-02 2008-11-19 주식회사 하이닉스반도체 오버 드라이빙 펄스 발생기 및 이를 포함하는 메모리장치.
KR100909224B1 (ko) * 2008-01-28 2009-07-23 (주)이엠엘에스아이 공정조건에 안정적인 온도 보상형 셀프 리프레쉬 제어 회로
KR100929304B1 (ko) * 2008-08-04 2009-11-27 주식회사 하이닉스반도체 온도 보상 상 변화 메모리 장치
US7936616B2 (en) 2008-09-05 2011-05-03 Hynix Semiconductor Inc. Die thermal sensor suitable for auto self refresh, integrated circuit with the same and method for on die thermal sensor suitable for auto self refresh
KR100949271B1 (ko) * 2008-09-05 2010-03-25 주식회사 하이닉스반도체 오토 셀프 리프레시에 적합한 온도 정보 감지 장치, 그를 갖는 집적회로 및 온도 정보 감지 방법
WO2011014206A1 (en) * 2009-07-28 2011-02-03 Skyworks Solutions, Inc. Process, voltage, and temperature sensor
US8049527B2 (en) 2009-07-28 2011-11-01 Skyworks Solutions, Inc. Process, voltage, and temperature sensor
GB2484442A (en) * 2009-07-28 2012-04-11 Skyworks Solutions Inc Process, voltage, and temperature sensor
GB2484442B (en) * 2009-07-28 2013-12-25 Skyworks Solutions Inc Process, voltage, and temperature sensor
US8717060B2 (en) 2009-07-28 2014-05-06 Skyworks Solutions, Inc. Method of monitoring a semiconductor device
US9372222B2 (en) 2009-07-28 2016-06-21 Skyworks Solutions, Inc. System and method for characterizing a process by which a semiconductor device is formed
KR20150037036A (ko) * 2013-09-30 2015-04-08 에스케이하이닉스 주식회사 온도센서

Similar Documents

Publication Publication Date Title
KR20060118733A (ko) 반도체 장치의 온도 보상 발진 회로
KR100549621B1 (ko) 셀프 리프래쉬용 오실레이터
US7675350B2 (en) VPP voltage generator for generating stable VPP voltage
KR100657171B1 (ko) 리프레쉬 제어회로 및 리프레쉬 제어방법
US7120549B2 (en) Temperature compensated self-refresh (TCSR) circuit having a temperature sensor limiter
KR102027711B1 (ko) 온도 독립적 발진기를 위한 장치 및 방법
US7508729B2 (en) Oscillator circuit generating oscillating signal having stable cycle
US6404690B2 (en) Refresh drive circuit for a DRAM
KR100799102B1 (ko) 온도 보상된 셀프리프레쉬 주기를 위한 메모리 장치
US6614270B2 (en) Potential detecting circuit having wide operating margin and semiconductor device including the same
US9378802B2 (en) Oscillator and memory device including the same
US8811098B2 (en) Period signal generation circuit
US9503019B2 (en) Apparatuses and methods for providing oscillation signals
JP2005210675A (ja) 温度検知可変周波数発生器
US8923080B2 (en) Period signal generation circuit
KR100668739B1 (ko) 오실레이터 회로
US8811099B2 (en) Period signal generation circuits
US9070476B2 (en) Refresh circuits
US9299413B1 (en) Semiconductor systems
KR100909224B1 (ko) 공정조건에 안정적인 온도 보상형 셀프 리프레쉬 제어 회로
KR101096259B1 (ko) 리프레쉬회로
KR20000043181A (ko) 주파수 변환기
KR101154002B1 (ko) 전압차조절회로 및 반도체메모리장치
KR20070079446A (ko) 반도체 메모리 장치의 내부 전압 발생회로

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination