JPH09186294A - 電圧発生回路及び半導体装置 - Google Patents
電圧発生回路及び半導体装置Info
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- JPH09186294A JPH09186294A JP7343954A JP34395495A JPH09186294A JP H09186294 A JPH09186294 A JP H09186294A JP 7343954 A JP7343954 A JP 7343954A JP 34395495 A JP34395495 A JP 34395495A JP H09186294 A JPH09186294 A JP H09186294A
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Abstract
(57)【要約】
【課題】 トランジスタの閾値が複数の半導体装置に対
してばらついても各半導体装置の性能のばらつきを低減
できる半導体装置を提供する。 【解決手段】 第１の電圧から第２の電圧を発生するた
めの電圧発生回路であって、トランジスタの閾値を検出
する検出手段と、前記検出手段で検出したトランジスタ
の閾値に応じて前記第１の電圧から前記第２の電圧を発
生する第１の電圧発生手段とを有する。
してばらついても各半導体装置の性能のばらつきを低減
できる半導体装置を提供する。 【解決手段】 第１の電圧から第２の電圧を発生するた
めの電圧発生回路であって、トランジスタの閾値を検出
する検出手段と、前記検出手段で検出したトランジスタ
の閾値に応じて前記第１の電圧から前記第２の電圧を発
生する第１の電圧発生手段とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、電圧発生回路及び
半導体装置に関し、特に、トランジスタの閾値のばらつ
きによる各半導体装置の性能のばらつきを低減できる電
圧発生回路及び半導体装置に関する。
半導体装置に関し、特に、トランジスタの閾値のばらつ
きによる各半導体装置の性能のばらつきを低減できる電
圧発生回路及び半導体装置に関する。
【０００２】
【従来の技術】図３に、ダイナミック・ランダム・アク
セスメモリ（ＤＲＡＭ）の典型的な構成図を示す。この
ＤＲＡＭには、メモリセル、デコーダ及びセンス増幅器
等を含むメモリ部の他に、外部から供給される外部電源
電圧ＶＣＣから内部の各回路へ電源を供給するための電
源電圧発生回路１が設けられている。図３に示す電源電
圧発生回路１は、外部電源電圧ＶＣＣから基準電圧Ｖｒ
ｅｆを生成するための基準電圧発生回路３と、基準電圧
Ｖｒｅｆを基に所定の電圧を生成するための降圧回路５
とを含んでいる。
セスメモリ（ＤＲＡＭ）の典型的な構成図を示す。この
ＤＲＡＭには、メモリセル、デコーダ及びセンス増幅器
等を含むメモリ部の他に、外部から供給される外部電源
電圧ＶＣＣから内部の各回路へ電源を供給するための電
源電圧発生回路１が設けられている。図３に示す電源電
圧発生回路１は、外部電源電圧ＶＣＣから基準電圧Ｖｒ
ｅｆを生成するための基準電圧発生回路３と、基準電圧
Ｖｒｅｆを基に所定の電圧を生成するための降圧回路５
とを含んでいる。
【０００３】図４に、図３に示す従来の電源電圧発生回
路の回路構成例を示す。電源電圧発生回路１は、基準電
圧発生回路３と、降圧回路５とで構成されている。以下
に、基準電圧発生回路３の動作原理について説明する。
基準電圧発生回路３は、並列接続されたＮ個のトランジ
スタＱ１と抵抗Ｒ１とを有する電流経路と、トランジス
タＱ２を有する電流経路と、トランジスタＱ３と抵抗Ｒ
２とを有する電流経路とで構成される。
路の回路構成例を示す。電源電圧発生回路１は、基準電
圧発生回路３と、降圧回路５とで構成されている。以下
に、基準電圧発生回路３の動作原理について説明する。
基準電圧発生回路３は、並列接続されたＮ個のトランジ
スタＱ１と抵抗Ｒ１とを有する電流経路と、トランジス
タＱ２を有する電流経路と、トランジスタＱ３と抵抗Ｒ
２とを有する電流経路とで構成される。
【０００４】並列接続されたＮ個（Ｎは２以上）のトラ
ンジスタＱ１に流れる電流をＩ１、トランジスタＱ２に
流れる電流をＩ２、トランジスタＱ３に流れる電流をＩ
３とすると、電源電圧ＶＣＣに接続されているＰチャネ
ルトランジスタをカレントミラー形式で接続しているの
で、 Ｉ１＝Ｉ２＝Ｉ３ となる。
ンジスタＱ１に流れる電流をＩ１、トランジスタＱ２に
流れる電流をＩ２、トランジスタＱ３に流れる電流をＩ
３とすると、電源電圧ＶＣＣに接続されているＰチャネ
ルトランジスタをカレントミラー形式で接続しているの
で、 Ｉ１＝Ｉ２＝Ｉ３ となる。
【０００５】このとき、出力の基準電圧Ｖｒｅｆは、以
下の式で表される。 Ｖｒｅｆ＝Ｖｂｅ（Ｑ３）＋Ｒ２・Ｉ３ （１） 但し、Ｖｂｅ（Ｑ３）は、トランジスタＱ３のベース・
エミッタ間電圧。このとき、トランジスタＱ１のベース
・エミッタ間電圧Ｖｂｅ（Ｑ１）、及びトランジスタＱ
２のベース・エミッタ間電圧Ｖｂｅ（Ｑ２）は、以下の
ように与えられる。
下の式で表される。 Ｖｒｅｆ＝Ｖｂｅ（Ｑ３）＋Ｒ２・Ｉ３ （１） 但し、Ｖｂｅ（Ｑ３）は、トランジスタＱ３のベース・
エミッタ間電圧。このとき、トランジスタＱ１のベース
・エミッタ間電圧Ｖｂｅ（Ｑ１）、及びトランジスタＱ
２のベース・エミッタ間電圧Ｖｂｅ（Ｑ２）は、以下の
ように与えられる。
【０００６】 Ｖｂｅ（Ｑ１）＝ＶT ｌｎ（Ｉ１／Ｎ・Ｉｓ） （２） Ｖｂｅ（Ｑ２）＝ＶT ｌｎ（Ｉ２／Ｉｓ） （３） 但し、ＶT ＝ｋＴ／ｑ（ｋ：ボルツマン定数、Ｔ：絶対
温度、ｑ：電気素量）、Ｉｓは、逆方向飽和電流であ
る。
温度、ｑ：電気素量）、Ｉｓは、逆方向飽和電流であ
る。
【０００７】カレントミラー形式で接続されたＮチャネ
ルトランジスタのゲートまでの電圧降下は、Ｉ１及びＩ
２の２つの電流の経路に関しては同じである。従って、
以下の式が成立する。 Ｖｂｅ（Ｑ２）＝Ｖｂｅ（Ｑ１）＋Ｒ１＋Ｉ１ （４） ここで、（４）式に、（２）式と（３）式を代入するこ
とによって、次式に示すようにＩ１が得られる。
ルトランジスタのゲートまでの電圧降下は、Ｉ１及びＩ
２の２つの電流の経路に関しては同じである。従って、
以下の式が成立する。 Ｖｂｅ（Ｑ２）＝Ｖｂｅ（Ｑ１）＋Ｒ１＋Ｉ１ （４） ここで、（４）式に、（２）式と（３）式を代入するこ
とによって、次式に示すようにＩ１が得られる。
【０００８】 Ｉ１＝（ＶT ／Ｒ１）ｌｎ（Ｎ） （５） Ｉ１＝Ｉ３なので、（１）式と（５）式から、Ｖｒｅｆ
は、以下の式のように与えられる。 Ｖｒｅｆ＝Ｖｂｅ（Ｑ３）＋（Ｒ２／Ｒ１）ＶT ｌｎ（Ｎ） （６） （６）式の第１項は、負の温度特性を表し、（６）式の
第２項は、正の温度特性を表す。従って、Ｒ１、Ｒ２及
びＮを適切に選択することによって、温度変化による基
準電圧Ｖｒｅｆの電圧変動を低減することができる。
は、以下の式のように与えられる。 Ｖｒｅｆ＝Ｖｂｅ（Ｑ３）＋（Ｒ２／Ｒ１）ＶT ｌｎ（Ｎ） （６） （６）式の第１項は、負の温度特性を表し、（６）式の
第２項は、正の温度特性を表す。従って、Ｒ１、Ｒ２及
びＮを適切に選択することによって、温度変化による基
準電圧Ｖｒｅｆの電圧変動を低減することができる。
【０００９】基準電圧発生回路３において発生した基準
電圧Ｖｒｅｆは、降圧回路５に供給される。降圧回路５
では、良好な温度特性を有する基準電圧Ｖｒｅｆを基
に、内部回路へ供給するための電源電圧を生成する。図
４に示す降圧回路５の例では、基準電圧Ｖｒｅｆと同じ
値の電源電圧が生成される。この電源電圧が、図３に示
すデコーダ回路、センスアンプなどのＤＲＡＭ内の各回
路に供給される。
電圧Ｖｒｅｆは、降圧回路５に供給される。降圧回路５
では、良好な温度特性を有する基準電圧Ｖｒｅｆを基
に、内部回路へ供給するための電源電圧を生成する。図
４に示す降圧回路５の例では、基準電圧Ｖｒｅｆと同じ
値の電源電圧が生成される。この電源電圧が、図３に示
すデコーダ回路、センスアンプなどのＤＲＡＭ内の各回
路に供給される。
【００１０】図５に、ＤＲＡＭのその他の構成例を示
す。図５に示すＤＲＡＭは、デコーダ回路、制御回路な
どのＤＲＡＭ内部の回路に電源電圧を供給するための電
源電圧発生回路７と、センスアンプに電源電圧を供給す
るためのセンスアンプ専用の電源電圧発生回路９とを有
している。電源電圧発生回路以外の回路は、図３に示す
ＤＲＡＭと同じである。また、電源電圧発生回路７も、
図３に示す電源電圧発生回路１と同じ構成を有すること
ができる。
す。図５に示すＤＲＡＭは、デコーダ回路、制御回路な
どのＤＲＡＭ内部の回路に電源電圧を供給するための電
源電圧発生回路７と、センスアンプに電源電圧を供給す
るためのセンスアンプ専用の電源電圧発生回路９とを有
している。電源電圧発生回路以外の回路は、図３に示す
ＤＲＡＭと同じである。また、電源電圧発生回路７も、
図３に示す電源電圧発生回路１と同じ構成を有すること
ができる。
【００１１】近年、電池動作や低消費電力化のため、Ｄ
ＲＡＭ内の各回路へ供給する電源電圧も低減する必要が
ある。その場合、ＤＲＡＭで使用するＦＥＴの能力が低
下し、遅延も増大する。しかし、メモリデータの読み出
し、書き込み時間に影響するセンスアンプは、微小なレ
ベルを有する信号に対して高速に動作する必要がある。
従って、近年、センスアンプが動作を開始するときだ
け、センスアンプへ供給する電源電圧を高くする方法が
開発されている。
ＲＡＭ内の各回路へ供給する電源電圧も低減する必要が
ある。その場合、ＤＲＡＭで使用するＦＥＴの能力が低
下し、遅延も増大する。しかし、メモリデータの読み出
し、書き込み時間に影響するセンスアンプは、微小なレ
ベルを有する信号に対して高速に動作する必要がある。
従って、近年、センスアンプが動作を開始するときだ
け、センスアンプへ供給する電源電圧を高くする方法が
開発されている。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
た従来の電源電圧発生回路には次のような問題点があ
る。図３に示す電源電圧発生回路１、及び図５に示す電
源電圧発生回路７は、常に一定の電源電圧を発生する。
しかし、ＤＲＡＭを生産するプロセスにおいて、ＤＲＡ
Ｍを構成するＦＥＴの閾値のばらつきを完全に除去する
ことはできない。従って、例えば、ＦＥＴの閾値が設計
値よりも高くシフトした場合、ＦＥＴの動作速度は遅く
なり、動作電流は減少する。一方、ＦＥＴの閾値が設計
値よりも低くシフトした場合、ＦＥＴの動作速度は速く
なり、動作電流は増大する。このように、ＦＥＴの閾値
が複数のチップに対してばらつくと、半導体装置全体の
動作速度や、動作電流がばらつきを有する問題があっ
た。
た従来の電源電圧発生回路には次のような問題点があ
る。図３に示す電源電圧発生回路１、及び図５に示す電
源電圧発生回路７は、常に一定の電源電圧を発生する。
しかし、ＤＲＡＭを生産するプロセスにおいて、ＤＲＡ
Ｍを構成するＦＥＴの閾値のばらつきを完全に除去する
ことはできない。従って、例えば、ＦＥＴの閾値が設計
値よりも高くシフトした場合、ＦＥＴの動作速度は遅く
なり、動作電流は減少する。一方、ＦＥＴの閾値が設計
値よりも低くシフトした場合、ＦＥＴの動作速度は速く
なり、動作電流は増大する。このように、ＦＥＴの閾値
が複数のチップに対してばらつくと、半導体装置全体の
動作速度や、動作電流がばらつきを有する問題があっ
た。
【００１３】また、図５に示す電源電圧発生回路９にお
いても、動作開始時の高電位電源電圧は、設計時に決定
され、複数のチップに対して一定である。しかし、半導
体装置のプロセスにおいてＦＥＴの閾値がばらつくと、
センスアンプの動作特性もばらつき、所望のセンスアン
プの動作が得られなくなる。例えば、ＦＥＴの閾値が高
くシフトすると、センスアンプの動作速度は遅くなる。
いても、動作開始時の高電位電源電圧は、設計時に決定
され、複数のチップに対して一定である。しかし、半導
体装置のプロセスにおいてＦＥＴの閾値がばらつくと、
センスアンプの動作特性もばらつき、所望のセンスアン
プの動作が得られなくなる。例えば、ＦＥＴの閾値が高
くシフトすると、センスアンプの動作速度は遅くなる。
【００１４】本発明の目的は、トランジスタの閾値が複
数の半導体装置に対してばらついても各半導体装置の性
能のばらつきを低減できる電源電圧発生回路及び半導体
装置を提供する。これにより、上記の問題点を解消する
ことができる。
数の半導体装置に対してばらついても各半導体装置の性
能のばらつきを低減できる電源電圧発生回路及び半導体
装置を提供する。これにより、上記の問題点を解消する
ことができる。
【００１５】
【課題を解決するための手段】上記課題を解決するため
に本発明では、下記の手段を講じたことを特徴とするも
のである。請求項１記載の発明装置では、第１の電圧か
ら第２の電圧を発生するための電圧発生回路であって、
トランジスタの閾値を検出する検出手段と、前記検出手
段で検出したトランジスタの閾値に応じて前記第１の電
圧から前記第２の電圧を発生する第１の電圧発生手段と
を有することを特徴とする。
に本発明では、下記の手段を講じたことを特徴とするも
のである。請求項１記載の発明装置では、第１の電圧か
ら第２の電圧を発生するための電圧発生回路であって、
トランジスタの閾値を検出する検出手段と、前記検出手
段で検出したトランジスタの閾値に応じて前記第１の電
圧から前記第２の電圧を発生する第１の電圧発生手段と
を有することを特徴とする。
【００１６】請求項２記載の発明装置では、請求項１記
載の電圧発生回路において、前記第２の電圧は、他の回
路の電源として使用される電源電圧であることを特徴と
する。請求項３記載の発明装置では、請求項１記載の電
圧発生回路において、前記第２の電圧は、他の回路の動
作のレファレンスとして使用される基準電圧であること
を特徴とする。
載の電圧発生回路において、前記第２の電圧は、他の回
路の電源として使用される電源電圧であることを特徴と
する。請求項３記載の発明装置では、請求項１記載の電
圧発生回路において、前記第２の電圧は、他の回路の動
作のレファレンスとして使用される基準電圧であること
を特徴とする。
【００１７】請求項４記載の発明装置では、請求項１記
載の電圧発生回路において、前記第２の電圧を基準電圧
として供給され、第３の電圧を出力する第２の電圧発生
手段を有することを特徴とする。請求項５記載の発明装
置では、請求項４記載の電圧発生回路において、前記第
２の電圧発生手段は、降圧回路を含むことを特徴とす
る。
載の電圧発生回路において、前記第２の電圧を基準電圧
として供給され、第３の電圧を出力する第２の電圧発生
手段を有することを特徴とする。請求項５記載の発明装
置では、請求項４記載の電圧発生回路において、前記第
２の電圧発生手段は、降圧回路を含むことを特徴とす
る。
【００１８】請求項６記載の発明装置では、請求項１記
載の電圧発生回路において、前記第１の電圧から前記第
２の電圧よりも低い第４の電圧を発生する第３の電圧発
生手段をさらに有し、制御信号により前記第２の電圧と
前記第４の電圧のうちいずれか一方が出力されることを
特徴とする。
載の電圧発生回路において、前記第１の電圧から前記第
２の電圧よりも低い第４の電圧を発生する第３の電圧発
生手段をさらに有し、制御信号により前記第２の電圧と
前記第４の電圧のうちいずれか一方が出力されることを
特徴とする。
【００１９】請求項７記載の発明装置では、請求項１乃
至６のうちいずれか１項記載の電圧発生回路において、
前記検出手段は、前記第１の電圧発生手段の内部に一体
的に構成されることを特徴とする。請求項８記載の発明
装置では、請求項７記載の電圧発生回路において、前記
検出手段は、ダイオード接続されたＦＥＴを含むことを
特徴とする。
至６のうちいずれか１項記載の電圧発生回路において、
前記検出手段は、前記第１の電圧発生手段の内部に一体
的に構成されることを特徴とする。請求項８記載の発明
装置では、請求項７記載の電圧発生回路において、前記
検出手段は、ダイオード接続されたＦＥＴを含むことを
特徴とする。
【００２０】請求項９記載の発明装置では、請求項１乃
至６のうちいずれか１項記載の電圧発生回路において、
前記第１の電圧発生手段は、差動増幅器を含むことを特
徴とする。請求項１０記載の発明装置では、半導体装置
において、少なくとも１つの内部回路と、外部から供給
される第１の電圧から前記内部回路に供給するための第
２の電圧を発生し、トランジスタの閾値を検出する検出
手段と、前記検出手段で検出したトランジスタの閾値に
応じて前記第１の電圧から前記第２の電圧を発生する第
１の電圧発生手段とを有する電圧発生回路とを有するこ
とを特徴とする。
至６のうちいずれか１項記載の電圧発生回路において、
前記第１の電圧発生手段は、差動増幅器を含むことを特
徴とする。請求項１０記載の発明装置では、半導体装置
において、少なくとも１つの内部回路と、外部から供給
される第１の電圧から前記内部回路に供給するための第
２の電圧を発生し、トランジスタの閾値を検出する検出
手段と、前記検出手段で検出したトランジスタの閾値に
応じて前記第１の電圧から前記第２の電圧を発生する第
１の電圧発生手段とを有する電圧発生回路とを有するこ
とを特徴とする。
【００２１】請求項１１記載の発明装置では、請求項１
０記載の半導体装置において、前記電圧発生回路は、前
記第２の電圧を基準電圧として供給され、第３の電圧を
出力する第２の電圧発生手段をさらに有し、前記内部回
路には前記第２の電圧の代わりに前記第３の電圧が供給
されることを特徴とする。
０記載の半導体装置において、前記電圧発生回路は、前
記第２の電圧を基準電圧として供給され、第３の電圧を
出力する第２の電圧発生手段をさらに有し、前記内部回
路には前記第２の電圧の代わりに前記第３の電圧が供給
されることを特徴とする。
【００２２】請求項１２記載の発明装置では、請求項１
０記載の半導体装置において、前記電圧発生回路は、前
記第１の電圧から前記第２の電圧よりも低い第４の電圧
を発生する第３の電圧発生手段をさらに有し、制御信号
により前記第２の電圧と前記第４の電圧のうちいずれか
一方が前記内部回路に供給されることを特徴とする。
０記載の半導体装置において、前記電圧発生回路は、前
記第１の電圧から前記第２の電圧よりも低い第４の電圧
を発生する第３の電圧発生手段をさらに有し、制御信号
により前記第２の電圧と前記第４の電圧のうちいずれか
一方が前記内部回路に供給されることを特徴とする。
【００２３】請求項１３記載の発明装置では、請求項１
０乃至１２のうちいずれか１項記載の半導体装置におい
て、前記検出手段は、前記第１の電圧発生手段の内部に
一体的に構成されることを特徴とする。 請求項１４記
載の発明装置では、請求項１３記載の半導体装置におい
て、前記検出手段は、ダイオード接続されたＦＥＴを含
むことを特徴とする。
０乃至１２のうちいずれか１項記載の半導体装置におい
て、前記検出手段は、前記第１の電圧発生手段の内部に
一体的に構成されることを特徴とする。 請求項１４記
載の発明装置では、請求項１３記載の半導体装置におい
て、前記検出手段は、ダイオード接続されたＦＥＴを含
むことを特徴とする。
【００２４】請求項１５記載の発明装置では、請求項１
０乃至１２のうちいずれか１項記載の半導体装置におい
て、前記内部回路は、メモリ回路を含むことを特徴とす
る。請求項１６記載の発明装置では、請求項１０乃至１
２のうちいずれか１項記載の半導体装置において、前記
内部回路は、メモリ回路のセンスアンプを含むことを特
徴とする。
０乃至１２のうちいずれか１項記載の半導体装置におい
て、前記内部回路は、メモリ回路を含むことを特徴とす
る。請求項１６記載の発明装置では、請求項１０乃至１
２のうちいずれか１項記載の半導体装置において、前記
内部回路は、メモリ回路のセンスアンプを含むことを特
徴とする。
【００２５】上記発明装置は、以下のように作用する。
請求項１乃至５のうちいずれか１項記載の電圧発生回
路、及び請求項１０又は１１記載の半導体装置において
は、プロセスのばらつきによってトランジスタの閾値が
設計値からシフトしても、そのシフト量に応じて内部回
路へ供給するための電圧がシフトされる。
請求項１乃至５のうちいずれか１項記載の電圧発生回
路、及び請求項１０又は１１記載の半導体装置において
は、プロセスのばらつきによってトランジスタの閾値が
設計値からシフトしても、そのシフト量に応じて内部回
路へ供給するための電圧がシフトされる。
【００２６】この供給された電圧を電源として使用する
ことにより、半導体装置では、トランジスタの閾値のシ
フトによる影響が、電源電圧のシフトによる影響によっ
て相殺され、トランジスタの閾値のばらつきによる半導
体装置の電気的性能のばらつきを低減できる。その結
果、半導体装置の信頼性を向上することができる。
ことにより、半導体装置では、トランジスタの閾値のシ
フトによる影響が、電源電圧のシフトによる影響によっ
て相殺され、トランジスタの閾値のばらつきによる半導
体装置の電気的性能のばらつきを低減できる。その結
果、半導体装置の信頼性を向上することができる。
【００２７】請求項６記載の電圧発生回路、及び請求項
１２記載の半導体装置においては、プロセスのばらつき
によってトランジスタの閾値が設計値からシフトして
も、そのシフト量に応じて内部回路へ供給する高電位電
源電圧（第２の電圧）がシフトされる。従って、高電位
電源電圧が供給される内部回路では、トランジスタの閾
値のシフトによる影響が、高電位電源電圧のシフトによ
る影響によって相殺され、トランジスタの閾値のばらつ
きによる半導体装置の電気的性能のばらつきを低減でき
る。その結果、半導体装置の信頼性を向上することがで
きる。
１２記載の半導体装置においては、プロセスのばらつき
によってトランジスタの閾値が設計値からシフトして
も、そのシフト量に応じて内部回路へ供給する高電位電
源電圧（第２の電圧）がシフトされる。従って、高電位
電源電圧が供給される内部回路では、トランジスタの閾
値のシフトによる影響が、高電位電源電圧のシフトによ
る影響によって相殺され、トランジスタの閾値のばらつ
きによる半導体装置の電気的性能のばらつきを低減でき
る。その結果、半導体装置の信頼性を向上することがで
きる。
【００２８】請求項７記載の電圧発生回路、及び請求項
１３記載の半導体装置においては、検出手段は、第１の
電圧発生手段の内部に一体的に構成される。従って、電
圧発生回路の回路構成を簡易化できる。請求項８記載の
電圧発生回路、及び請求項１４記載の半導体装置におい
ては、検出手段は、ダイオード接続されたＦＥＴで構成
できる。従って検出手段の構成を簡易化できる。
１３記載の半導体装置においては、検出手段は、第１の
電圧発生手段の内部に一体的に構成される。従って、電
圧発生回路の回路構成を簡易化できる。請求項８記載の
電圧発生回路、及び請求項１４記載の半導体装置におい
ては、検出手段は、ダイオード接続されたＦＥＴで構成
できる。従って検出手段の構成を簡易化できる。
【００２９】請求項９記載の電圧発生回路においては、
第１の電圧発生手段を差動増幅器で構成できる。従っ
て、第１の電圧発生手段において、入力電圧と異なる電
圧（第２の電圧）を容易に生成できる。請求項１５又は
１６記載の半導体装置においては、ＤＲＡＭのようなメ
モリの複数のチップに対して、ＦＥＴの閾値がばらつい
ても、同じ動作速度、動作電流の特性を得ることができ
る。電圧発生回路の電圧をメモリ回路のセンスアンプの
電源として供給した場合、複数のメモリチップに対して
ＦＥＴの閾値がばらついても、閾値のシフト量に応じた
電源電圧（高電位電源電圧を含む）を発生することがで
き、実質的に同じ動作速度、動作電流のセンスアンプ特
性を得ることができる。
第１の電圧発生手段を差動増幅器で構成できる。従っ
て、第１の電圧発生手段において、入力電圧と異なる電
圧（第２の電圧）を容易に生成できる。請求項１５又は
１６記載の半導体装置においては、ＤＲＡＭのようなメ
モリの複数のチップに対して、ＦＥＴの閾値がばらつい
ても、同じ動作速度、動作電流の特性を得ることができ
る。電圧発生回路の電圧をメモリ回路のセンスアンプの
電源として供給した場合、複数のメモリチップに対して
ＦＥＴの閾値がばらついても、閾値のシフト量に応じた
電源電圧（高電位電源電圧を含む）を発生することがで
き、実質的に同じ動作速度、動作電流のセンスアンプ特
性を得ることができる。
【００３０】
【発明の実施の形態】始めに、本発明に係わる電圧発生
回路の第１実施例について説明する。図１は、本発明に
係わる電圧発生回路の第１実施例の電気回路図である。
電圧発生回路は、半導体装置に設けられ、半導体装置内
の回路に電源電圧を供給する。
回路の第１実施例について説明する。図１は、本発明に
係わる電圧発生回路の第１実施例の電気回路図である。
電圧発生回路は、半導体装置に設けられ、半導体装置内
の回路に電源電圧を供給する。
【００３１】図１に示す電圧発生回路は、基準電圧発生
回路２０と、降圧回路３０とで構成される。基準電圧発
生回路２０は、外部から供給される外部電源電圧ＶＣＣ
を基に、基準電圧Ｖｒｅｆを生成し降圧回路３０に供給
する。降圧回路３０は、この基準電圧Ｖｒｅｆを基に、
半導体装置内の回路に電源電圧を供給する。この降圧回
路３０は、図４に示した従来の降圧回路５と同じ構成を
有することができる。
回路２０と、降圧回路３０とで構成される。基準電圧発
生回路２０は、外部から供給される外部電源電圧ＶＣＣ
を基に、基準電圧Ｖｒｅｆを生成し降圧回路３０に供給
する。降圧回路３０は、この基準電圧Ｖｒｅｆを基に、
半導体装置内の回路に電源電圧を供給する。この降圧回
路３０は、図４に示した従来の降圧回路５と同じ構成を
有することができる。
【００３２】基準電圧発生回路２０は、図４に示す従来
の基準電圧発生回路３と同様に、並列接続されたＮ個
（Ｎは２以上）のトランジスタＱ１と抵抗Ｒ１とを有す
る電流経路と、トランジスタＱ２を有する電流経路と、
トランジスタＱ３と抵抗Ｒ２とを有する電流経路とで構
成される。しかし、、基準電圧発生回路２０では、上記
３つの電流経路に、ｐＭＯＳＦＥＴｍ１〜ｍ３がそれぞ
れ挿入されている。ｐＭＯＳＦＥＴｍ１〜ｍ３の各々の
ゲート電極は、それぞれのソース電極に接続され、ダイ
オードを構成している。
の基準電圧発生回路３と同様に、並列接続されたＮ個
（Ｎは２以上）のトランジスタＱ１と抵抗Ｒ１とを有す
る電流経路と、トランジスタＱ２を有する電流経路と、
トランジスタＱ３と抵抗Ｒ２とを有する電流経路とで構
成される。しかし、、基準電圧発生回路２０では、上記
３つの電流経路に、ｐＭＯＳＦＥＴｍ１〜ｍ３がそれぞ
れ挿入されている。ｐＭＯＳＦＥＴｍ１〜ｍ３の各々の
ゲート電極は、それぞれのソース電極に接続され、ダイ
オードを構成している。
【００３３】上記の構成において、トランジスタＱ３を
含む出力段においては、出力の基準電圧Ｖｒｅｆは、Ｆ
ＥＴｍ３の内部抵抗と、抵抗Ｒ２との和によって求めら
れる。この基準電圧Ｖｒｅｆは、従来の基準電圧発生回
路３の基準電圧Ｖｒｅｆを示す（６）式から、以下のよ
うに求められる。
含む出力段においては、出力の基準電圧Ｖｒｅｆは、Ｆ
ＥＴｍ３の内部抵抗と、抵抗Ｒ２との和によって求めら
れる。この基準電圧Ｖｒｅｆは、従来の基準電圧発生回
路３の基準電圧Ｖｒｅｆを示す（６）式から、以下のよ
うに求められる。
【００３４】 Ｖｒｅｆ＝Ｖｂｅ（Ｑ３）＋（Ｒ２／Ｒ１）ＶT ｌｎ（Ｎ） ＋Ｖｔｈｐ（ｍ３） （７） 但し、Ｖｔｈｐ（ｍ３）は、ＦＥＴｍ３の閾値である。
（７）式は、本基準電圧発生回路２０の基準電圧Ｖｒｅ
ｆの値は、（６）式で示される従来の基準電圧発生回路
３の基準電圧Ｖｒｅｆに比べて、Ｖｔｈｐ（ｍ３）だけ
大きいことを示している。しかし、（７）式で表される
基準電圧Ｖｒｅｆの値は、抵抗Ｒ１、Ｒ２及びＮの値を
適当に選択することによって、従来の基準電圧発生回路
３の基準電圧Ｖｒｅｆの値と実質的に等しくすることは
可能である。
（７）式は、本基準電圧発生回路２０の基準電圧Ｖｒｅ
ｆの値は、（６）式で示される従来の基準電圧発生回路
３の基準電圧Ｖｒｅｆに比べて、Ｖｔｈｐ（ｍ３）だけ
大きいことを示している。しかし、（７）式で表される
基準電圧Ｖｒｅｆの値は、抵抗Ｒ１、Ｒ２及びＮの値を
適当に選択することによって、従来の基準電圧発生回路
３の基準電圧Ｖｒｅｆの値と実質的に等しくすることは
可能である。
【００３５】その場合、任意の半導体装置のチップにお
いてＦＥＴｍ３の閾値がプロセスによって変化すると、
そのＦＥＴｍ３の閾値の変化量だけ、基準電圧Ｖｒｅｆ
は、（６）式で示される従来の基準電圧発生回路３の基
準電圧Ｖｒｅｆに比べて変化する。即ち、ダイオード接
続されたＦＥＴｍ３が、閾値検出手段を構成できる。上
記の動作は、ｐＭＯＳＦＥＴｍ１〜ｍ３の代わりに、ｎ
ＭＯＳＦＥＴを使用することによっても達成することが
できる。
いてＦＥＴｍ３の閾値がプロセスによって変化すると、
そのＦＥＴｍ３の閾値の変化量だけ、基準電圧Ｖｒｅｆ
は、（６）式で示される従来の基準電圧発生回路３の基
準電圧Ｖｒｅｆに比べて変化する。即ち、ダイオード接
続されたＦＥＴｍ３が、閾値検出手段を構成できる。上
記の動作は、ｐＭＯＳＦＥＴｍ１〜ｍ３の代わりに、ｎ
ＭＯＳＦＥＴを使用することによっても達成することが
できる。
【００３６】このようにして、基準電圧発生回路２０で
は、ＦＥＴの閾値のばらつきによるシフト分に応じた基
準電圧Ｖｒｅｆを発生することができる。この基準電圧
Ｖｒｅｆは、降圧回路３０に供給される。降圧回路３０
は、図４に示す降圧回路５と同様に、基準電圧Ｖｒｅｆ
の値と同じ電源電圧を出力するので、従って、ＦＥＴの
閾値のばらつきによるシフト分に応じた電源電圧を各内
部回路に供給することができる。
は、ＦＥＴの閾値のばらつきによるシフト分に応じた基
準電圧Ｖｒｅｆを発生することができる。この基準電圧
Ｖｒｅｆは、降圧回路３０に供給される。降圧回路３０
は、図４に示す降圧回路５と同様に、基準電圧Ｖｒｅｆ
の値と同じ電源電圧を出力するので、従って、ＦＥＴの
閾値のばらつきによるシフト分に応じた電源電圧を各内
部回路に供給することができる。
【００３７】一方、降圧回路３０からの電源電圧を供給
される内部回路（図示せず）において、内部回路を構成
するＭＯＳＦＥＴを流れるドレイン電流Ｉｄｓ（飽和領
域）は、次式のように表される。 Ｉｄｓ＝（１／２）（Ｗ／Ｌ）μＣｏｘ（Ｖｇｓ−Ｖｔｈ）2 （８） 但し、Ｗ：トランジスタ素子の幅 Ｌ：チャネル長 μ：移動度 Ｃｏｘ：単位面積当たりのゲート酸化膜容量 Ｖｇｓ：ゲート・ソース間電圧 Ｖｔｈ：閾値 （８）式において、ゲート・ソース間電圧Ｖｇｓは、一
般的に電源電圧に比例して与えられる。即ち、電源電圧
が変化すると、ゲート・ソース間電圧Ｖｇｓも実質的に
同様に変化する。また（８）式より、ＭＯＳＦＥＴのド
レイン電流Ｉｄｓは、ゲート・ソース間電圧Ｖｇｓと閾
値Ｖｔｈの差に基づいて決定される。従って、この閾値
Ｖｔｈのばらつきによるシフト量δＶｔｈだけ電源電圧
も変化すると、（Ｖｇｓ−Ｖｔｈ）の項は変化せず、従
って、ドレイン電流Ｉｄｓも変化しない。
される内部回路（図示せず）において、内部回路を構成
するＭＯＳＦＥＴを流れるドレイン電流Ｉｄｓ（飽和領
域）は、次式のように表される。 Ｉｄｓ＝（１／２）（Ｗ／Ｌ）μＣｏｘ（Ｖｇｓ−Ｖｔｈ）2 （８） 但し、Ｗ：トランジスタ素子の幅 Ｌ：チャネル長 μ：移動度 Ｃｏｘ：単位面積当たりのゲート酸化膜容量 Ｖｇｓ：ゲート・ソース間電圧 Ｖｔｈ：閾値 （８）式において、ゲート・ソース間電圧Ｖｇｓは、一
般的に電源電圧に比例して与えられる。即ち、電源電圧
が変化すると、ゲート・ソース間電圧Ｖｇｓも実質的に
同様に変化する。また（８）式より、ＭＯＳＦＥＴのド
レイン電流Ｉｄｓは、ゲート・ソース間電圧Ｖｇｓと閾
値Ｖｔｈの差に基づいて決定される。従って、この閾値
Ｖｔｈのばらつきによるシフト量δＶｔｈだけ電源電圧
も変化すると、（Ｖｇｓ−Ｖｔｈ）の項は変化せず、従
って、ドレイン電流Ｉｄｓも変化しない。
【００３８】内部回路の負荷は、ＦＥＴの閾値が変化し
ても変化しないので、内部回路の動作性能は、実質的に
ＦＥＴのドレイン電流Ｉｄｓで決定される。従って、Ｆ
ＥＴの閾値が変化しても、ドレイン電流の変化を低減で
きるので、内部回路の動作性能の変動を防ぐことができ
る。
ても変化しないので、内部回路の動作性能は、実質的に
ＦＥＴのドレイン電流Ｉｄｓで決定される。従って、Ｆ
ＥＴの閾値が変化しても、ドレイン電流の変化を低減で
きるので、内部回路の動作性能の変動を防ぐことができ
る。
【００３９】このように、本発明に係わる電圧発生回路
では、プロセスのばらつきによってＦＥＴの閾値が設計
値からシフトしても、そのシフト量に応じて内部回路へ
供給するための電源電圧がシフトされる。従って、内部
回路では、ＦＥＴの閾値のシフトによる影響が、電源電
圧のシフトによる影響によって相殺され、ＦＥＴの閾値
のばらつきによる半導体装置の電気的性能のばらつきを
低減できる。その結果、半導体装置の信頼性を向上する
ことができる。
では、プロセスのばらつきによってＦＥＴの閾値が設計
値からシフトしても、そのシフト量に応じて内部回路へ
供給するための電源電圧がシフトされる。従って、内部
回路では、ＦＥＴの閾値のシフトによる影響が、電源電
圧のシフトによる影響によって相殺され、ＦＥＴの閾値
のばらつきによる半導体装置の電気的性能のばらつきを
低減できる。その結果、半導体装置の信頼性を向上する
ことができる。
【００４０】本発明に係わる電圧発生回路は、図３に示
すＤＲＡＭの電源電圧発生回路１や、図５に示す電源電
圧発生回路７の代わりに使用できる。この場合、複数の
ＤＲＡＭのチップに対して、ＦＥＴの閾値がばらついて
も、同じ動作速度、動作電流の特性を得ることができ
る。
すＤＲＡＭの電源電圧発生回路１や、図５に示す電源電
圧発生回路７の代わりに使用できる。この場合、複数の
ＤＲＡＭのチップに対して、ＦＥＴの閾値がばらついて
も、同じ動作速度、動作電流の特性を得ることができ
る。
【００４１】次に、本発明に係わる電圧発生回路の第２
実施例について説明する。図２は、本発明に係わる電圧
発生回路の第２実施例の電気回路図である。本電圧発生
回路も、半導体装置に設けられ、半導体装置内の回路に
電源電圧を供給することができる。
実施例について説明する。図２は、本発明に係わる電圧
発生回路の第２実施例の電気回路図である。本電圧発生
回路も、半導体装置に設けられ、半導体装置内の回路に
電源電圧を供給することができる。
【００４２】図２に示す電圧発生回路は、レベル変換回
路４０と、降圧回路５０と、降圧回路６０とから構成さ
れる。レベル変換回路４０は、図示しない基準電圧発生
回路（例えば、図４に示す従来の基準電圧発生回路３が
使用できる）からの基準電圧Ｖｒｅｆを供給され、基準
電圧Ｖｒｅｆよりも高い高電圧Ｖｈを発生し、降圧回路
５０に供給する。降圧回路５０は、この高電圧Ｖｈを基
に、高電位電源電圧Ｖ２を生成する。
路４０と、降圧回路５０と、降圧回路６０とから構成さ
れる。レベル変換回路４０は、図示しない基準電圧発生
回路（例えば、図４に示す従来の基準電圧発生回路３が
使用できる）からの基準電圧Ｖｒｅｆを供給され、基準
電圧Ｖｒｅｆよりも高い高電圧Ｖｈを発生し、降圧回路
５０に供給する。降圧回路５０は、この高電圧Ｖｈを基
に、高電位電源電圧Ｖ２を生成する。
【００４３】一方、降圧回路６０は、図示しない基準電
圧発生回路からの基準電圧Ｖｒｅｆを供給され、その電
圧を基に電源電圧Ｖ１を生成する。降圧回路５０及び６
０共に、図４に示した従来の降圧回路５と同じ構成を有
することができ、入力電圧と実質的に同じ値を有する電
圧を出力する。従って、上記構成の場合、降圧回路５０
から出力される高電位電源電圧Ｖ２と、降圧回路６０か
ら出力される電源電圧Ｖ１は、Ｖ２＞Ｖ１なる関係を有
する。
圧発生回路からの基準電圧Ｖｒｅｆを供給され、その電
圧を基に電源電圧Ｖ１を生成する。降圧回路５０及び６
０共に、図４に示した従来の降圧回路５と同じ構成を有
することができ、入力電圧と実質的に同じ値を有する電
圧を出力する。従って、上記構成の場合、降圧回路５０
から出力される高電位電源電圧Ｖ２と、降圧回路６０か
ら出力される電源電圧Ｖ１は、Ｖ２＞Ｖ１なる関係を有
する。
【００４４】また、降圧回路５０は、スイッチング用Ｆ
ＥＴｍ８を有している。このスイッチング用ＦＥＴｍ８
は、降圧回路５０を高電位電源電圧Ｖ２を出力するか或
いはハイインピーダンスにするかを制御する。即ち、ス
イッチング用ＦＥＴｍ８がオンのとき、降圧回路５０は
高電位電源電圧Ｖ２を出力し、従って、電源電圧発生回
路全体としても高電位電源電圧Ｖ２を出力する。一方、
スイッチング用ＦＥＴｍ８がオフのとき、降圧回路５０
の出力は、ハイインピーダンス状態に設定され、従っ
て、電源電圧発生回路全体として降圧回路６０からの電
源電圧Ｖ１を出力する。
ＥＴｍ８を有している。このスイッチング用ＦＥＴｍ８
は、降圧回路５０を高電位電源電圧Ｖ２を出力するか或
いはハイインピーダンスにするかを制御する。即ち、ス
イッチング用ＦＥＴｍ８がオンのとき、降圧回路５０は
高電位電源電圧Ｖ２を出力し、従って、電源電圧発生回
路全体としても高電位電源電圧Ｖ２を出力する。一方、
スイッチング用ＦＥＴｍ８がオフのとき、降圧回路５０
の出力は、ハイインピーダンス状態に設定され、従っ
て、電源電圧発生回路全体として降圧回路６０からの電
源電圧Ｖ１を出力する。
【００４５】スイッチング用ＦＥＴｍ８に、図２に示す
ような所定の期間のハイレベルを有するパルスが供給さ
れると、そのパルスのハイレベルの期間だけ、電源電圧
Ｖ１よりも高い高電位電源電圧Ｖ２を供給することがで
きる。レベル変換回路４０は、差動増幅器部と出力部と
で構成される。差動増幅器部は、降圧回路５０の差動増
幅器部と実質的に同じ構成を有することができる。レベ
ル変換回路４０の出力部は、直列的に接続されたｐＭＯ
ＳＦＥＴｍ４及びｍ５と、抵抗Ｒ３及びＲ４とで構成さ
れる。ｐＭＯＳＦＥＴｍ５のゲート電極は、そのソース
電極と接続されダイオードを構成している。
ような所定の期間のハイレベルを有するパルスが供給さ
れると、そのパルスのハイレベルの期間だけ、電源電圧
Ｖ１よりも高い高電位電源電圧Ｖ２を供給することがで
きる。レベル変換回路４０は、差動増幅器部と出力部と
で構成される。差動増幅器部は、降圧回路５０の差動増
幅器部と実質的に同じ構成を有することができる。レベ
ル変換回路４０の出力部は、直列的に接続されたｐＭＯ
ＳＦＥＴｍ４及びｍ５と、抵抗Ｒ３及びＲ４とで構成さ
れる。ｐＭＯＳＦＥＴｍ５のゲート電極は、そのソース
電極と接続されダイオードを構成している。
【００４６】レベル変換回路４０では、基準電圧Ｖｒｅ
ｆが、ｎＭＯＳＦＥＴｍ６のゲート電極に供給される
と、ｎＭＯＳＦＥＴｍ７のゲート電極のレベルも基準電
圧Ｖｒｅｆと同じ電圧に設定されるように、ｐＭＯＳＦ
ＥＴｍ４のゲート電極のレベルが制御されてｐＭＯＳＦ
ＥＴｍ４は出力部に電流を流す。以上の動作によって、
抵抗Ｒ３と抵抗Ｒ４との間のノードにおける電圧は、基
準電圧Ｖｒｅｆと実質的に等しくなる。
ｆが、ｎＭＯＳＦＥＴｍ６のゲート電極に供給される
と、ｎＭＯＳＦＥＴｍ７のゲート電極のレベルも基準電
圧Ｖｒｅｆと同じ電圧に設定されるように、ｐＭＯＳＦ
ＥＴｍ４のゲート電極のレベルが制御されてｐＭＯＳＦ
ＥＴｍ４は出力部に電流を流す。以上の動作によって、
抵抗Ｒ３と抵抗Ｒ４との間のノードにおける電圧は、基
準電圧Ｖｒｅｆと実質的に等しくなる。
【００４７】従って、レベル変換回路４０は、基準電圧
Ｖｒｅｆよりも、抵抗Ｒ３にかかる電圧及びｐＭＯＳＦ
ＥＴｍ５にかかる電圧だけ高い高電圧Ｖｈを出力でき
る。ダイオード接続されたｐＭＯＳＦＥＴｍ５にかかる
電圧は、図１に示したｐＭＯＳＦＥＴｍ３と同様に、Ｆ
ＥＴの閾値に相当する。従って、半導体装置のプロセス
においてＦＥＴの閾値がばらついた場合、その閾値のシ
フト量に応じて、レベル変換回路４０から供給される高
電圧Ｖｈもシフトする。
Ｖｒｅｆよりも、抵抗Ｒ３にかかる電圧及びｐＭＯＳＦ
ＥＴｍ５にかかる電圧だけ高い高電圧Ｖｈを出力でき
る。ダイオード接続されたｐＭＯＳＦＥＴｍ５にかかる
電圧は、図１に示したｐＭＯＳＦＥＴｍ３と同様に、Ｆ
ＥＴの閾値に相当する。従って、半導体装置のプロセス
においてＦＥＴの閾値がばらついた場合、その閾値のシ
フト量に応じて、レベル変換回路４０から供給される高
電圧Ｖｈもシフトする。
【００４８】例えば、ＦＥＴの閾値がばらつきのためδ
Ｖｔｈだけ高くなると、高電圧ＶｈもδＶｔｈだけ高く
なる。従って、図２に示す電圧発生回路が高電位電源電
圧Ｖ２を発生する期間では、高電位電源電圧Ｖ２は、δ
Ｖｔｈだけ高く設定される。その結果、ＦＥＴの閾値の
ばらつきのためδＶｔｈだけ高くなっても、高電位電源
電圧Ｖ２が閾値に対して低くなることを防ぐことができ
る。
Ｖｔｈだけ高くなると、高電圧ＶｈもδＶｔｈだけ高く
なる。従って、図２に示す電圧発生回路が高電位電源電
圧Ｖ２を発生する期間では、高電位電源電圧Ｖ２は、δ
Ｖｔｈだけ高く設定される。その結果、ＦＥＴの閾値の
ばらつきのためδＶｔｈだけ高くなっても、高電位電源
電圧Ｖ２が閾値に対して低くなることを防ぐことができ
る。
【００４９】このように、図２に示す電圧発生回路で
は、プロセスのばらつきによってＦＥＴの閾値が設計値
からシフトしても、そのシフト量に応じて内部回路へ供
給するための高電位電源電圧がシフトされる。従って、
高電位電源電圧が供給される内部回路では、ＦＥＴの閾
値のシフトによる影響が、高電位電源電圧のシフトによ
る影響によって相殺され、ＦＥＴの閾値のばらつきによ
る半導体装置の電気的性能のばらつきを低減できる。そ
の結果、半導体装置の信頼性を向上することができる。
は、プロセスのばらつきによってＦＥＴの閾値が設計値
からシフトしても、そのシフト量に応じて内部回路へ供
給するための高電位電源電圧がシフトされる。従って、
高電位電源電圧が供給される内部回路では、ＦＥＴの閾
値のシフトによる影響が、高電位電源電圧のシフトによ
る影響によって相殺され、ＦＥＴの閾値のばらつきによ
る半導体装置の電気的性能のばらつきを低減できる。そ
の結果、半導体装置の信頼性を向上することができる。
【００５０】また、図２に示す本発明に係わる電圧発生
回路は、図５に示すＤＲＡＭのセンスアンプ用電源電圧
発生回路９の代わりに使用できる。この場合、複数のＤ
ＲＡＭのチップに対してＦＥＴの閾値がばらついても、
閾値のシフト量に応じた高電位電源電圧Ｖ２を発生する
ことができ、実質的に同じ動作速度、動作電流のセンス
アンプ特性を得ることができる。
回路は、図５に示すＤＲＡＭのセンスアンプ用電源電圧
発生回路９の代わりに使用できる。この場合、複数のＤ
ＲＡＭのチップに対してＦＥＴの閾値がばらついても、
閾値のシフト量に応じた高電位電源電圧Ｖ２を発生する
ことができ、実質的に同じ動作速度、動作電流のセンス
アンプ特性を得ることができる。
【００５１】上記の図１及び図２に示した電圧発生回路
の実施例では、電源電圧を供給する最終段として降圧回
路が設けられている。しかし、本発明に係わる電圧発生
回路は、降圧回路を使用することなく構成することがで
きることは言うまでもない。以上、本発明の実施例によ
り説明したが、本発明はこれらの実施例に限定されるも
のではなく、本発明の範囲内で改良及び変形が可能であ
ることは言うまでもない。
の実施例では、電源電圧を供給する最終段として降圧回
路が設けられている。しかし、本発明に係わる電圧発生
回路は、降圧回路を使用することなく構成することがで
きることは言うまでもない。以上、本発明の実施例によ
り説明したが、本発明はこれらの実施例に限定されるも
のではなく、本発明の範囲内で改良及び変形が可能であ
ることは言うまでもない。
【００５２】
【発明の効果】上述したように、本発明によれば以下に
示す効果を有する。請求項１乃至５のうちいずれか１項
記載の電圧発生回路、及び請求項１０又は１１記載の半
導体装置においては、プロセスのばらつきによってトラ
ンジスタの閾値が設計値からシフトしても、そのシフト
量に応じて内部回路へ供給するための電圧がシフトされ
る。
示す効果を有する。請求項１乃至５のうちいずれか１項
記載の電圧発生回路、及び請求項１０又は１１記載の半
導体装置においては、プロセスのばらつきによってトラ
ンジスタの閾値が設計値からシフトしても、そのシフト
量に応じて内部回路へ供給するための電圧がシフトされ
る。
【００５３】この供給された電圧を電源として使用する
ことにより、半導体装置では、トランジスタの閾値のシ
フトによる影響が、電源電圧のシフトによる影響によっ
て相殺され、トランジスタの閾値のばらつきによる半導
体装置の電気的性能のばらつきを低減できる。その結
果、半導体装置の信頼性を向上することができる。
ことにより、半導体装置では、トランジスタの閾値のシ
フトによる影響が、電源電圧のシフトによる影響によっ
て相殺され、トランジスタの閾値のばらつきによる半導
体装置の電気的性能のばらつきを低減できる。その結
果、半導体装置の信頼性を向上することができる。
【００５４】請求項６記載の電圧発生回路、及び請求項
１２記載の半導体装置においては、プロセスのばらつき
によってトランジスタの閾値が設計値からシフトして
も、そのシフト量に応じて内部回路へ供給する高電位電
源電圧（第２の電圧）がシフトされる。従って、高電位
電源電圧が供給される内部回路では、トランジスタの閾
値のシフトによる影響が、高電位電源電圧のシフトによ
る影響によって相殺され、トランジスタの閾値のばらつ
きによる半導体装置の電気的性能のばらつきを低減でき
る。その結果、半導体装置の信頼性を向上することがで
きる。
１２記載の半導体装置においては、プロセスのばらつき
によってトランジスタの閾値が設計値からシフトして
も、そのシフト量に応じて内部回路へ供給する高電位電
源電圧（第２の電圧）がシフトされる。従って、高電位
電源電圧が供給される内部回路では、トランジスタの閾
値のシフトによる影響が、高電位電源電圧のシフトによ
る影響によって相殺され、トランジスタの閾値のばらつ
きによる半導体装置の電気的性能のばらつきを低減でき
る。その結果、半導体装置の信頼性を向上することがで
きる。
【００５５】請求項７記載の電圧発生回路、及び請求項
１３記載の半導体装置においては、検出手段は、第１の
電圧発生手段の内部に一体的に構成される。従って、電
圧発生回路の回路構成を簡易化できる。請求項８記載の
電圧発生回路、及び請求項１４記載の半導体装置におい
ては、検出手段は、ダイオード接続されたＦＥＴで構成
できる。従って検出手段の構成を簡易化できる。
１３記載の半導体装置においては、検出手段は、第１の
電圧発生手段の内部に一体的に構成される。従って、電
圧発生回路の回路構成を簡易化できる。請求項８記載の
電圧発生回路、及び請求項１４記載の半導体装置におい
ては、検出手段は、ダイオード接続されたＦＥＴで構成
できる。従って検出手段の構成を簡易化できる。
【００５６】請求項９記載の電圧発生回路においては、
第１の電圧発生手段を差動増幅器で構成できる。従っ
て、第１の電圧発生手段において、入力電圧と異なる電
圧（第２の電圧）を容易に生成できる。請求項１５又は
１６記載の半導体装置においては、ＤＲＡＭのようなメ
モリの複数のチップに対して、ＦＥＴの閾値がばらつい
ても、同じ動作速度、動作電流の特性を得ることができ
る。電圧発生回路の電圧をメモリ回路のセンスアンプの
電源として供給した場合、複数のメモリチップに対して
ＦＥＴの閾値がばらついても、閾値のシフト量に応じた
電源電圧（高電位電源電圧を含む）を発生することがで
き、実質的に同じ動作速度、動作電流のセンスアンプ特
性を得ることができる。
第１の電圧発生手段を差動増幅器で構成できる。従っ
て、第１の電圧発生手段において、入力電圧と異なる電
圧（第２の電圧）を容易に生成できる。請求項１５又は
１６記載の半導体装置においては、ＤＲＡＭのようなメ
モリの複数のチップに対して、ＦＥＴの閾値がばらつい
ても、同じ動作速度、動作電流の特性を得ることができ
る。電圧発生回路の電圧をメモリ回路のセンスアンプの
電源として供給した場合、複数のメモリチップに対して
ＦＥＴの閾値がばらついても、閾値のシフト量に応じた
電源電圧（高電位電源電圧を含む）を発生することがで
き、実質的に同じ動作速度、動作電流のセンスアンプ特
性を得ることができる。
【図１】本発明に係わる電圧発生回路の第１実施例の電
気回路図。
気回路図。
【図２】本発明に係わる電圧発生回路の第２実施例の電
気回路図。
気回路図。
【図３】ダイナミック・ランダム・アクセスメモリ（Ｄ
ＲＡＭ）の典型的な構成図。
ＲＡＭ）の典型的な構成図。
【図４】図３に示す従来の電圧発生回路の回路構成例。
【図５】ＤＲＡＭのその他の構成例。
１ 電源電圧発生回路 ３ 基準電圧発生回路 ５ 降圧回路 ７ 電源電圧発生回路 ９ 電源電圧発生回路 ２０ 基準電圧発生回路 ３０ 降圧回路 ４０ レベル変換回路 ５０、６０ 降圧回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松宮 正人 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 江渡 聡 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 中村 俊和 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 加納 英樹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 北本 綾子 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内
Claims (16)
- 【請求項１】 第１の電圧から第２の電圧を発生するた
めの電圧発生回路であって、 トランジスタの閾値を検出する検出手段と、 前記検出手段で検出したトランジスタの閾値に応じて前
記第１の電圧から前記第２の電圧を発生する第１の電圧
発生手段とを有することを特徴とする電圧発生回路。 - 【請求項２】 前記第２の電圧は、他の回路の電源とし
て使用される電源電圧であることを特徴とする請求項１
記載の電圧発生回路。 - 【請求項３】 前記第２の電圧は、他の回路の動作のリ
ファレンスとして使用される基準電圧であることを特徴
とする請求項１記載の電圧発生回路。 - 【請求項４】 前記第２の電圧を基準電圧として供給さ
れ、第３の電圧を出力する第２の電圧発生手段を有する
ことを特徴とする請求項１記載の電圧発生回路。 - 【請求項５】 前記第２の電圧発生手段は、降圧回路を
含むことを特徴とする請求項４記載の電圧発生回路。 - 【請求項６】 前記第１の電圧から前記第２の電圧より
も低い第４の電圧を発生する第３の電圧発生手段をさら
に有し、制御信号により前記第２の電圧と前記第４の電
圧のうちいずれか一方が出力されることを特徴とする請
求項１記載の電圧発生回路。 - 【請求項７】 前記検出手段は、前記第１の電圧発生手
段の内部に一体的に構成されることを特徴とする請求項
１乃至６のうちいずれか１項記載の電圧発生回路。 - 【請求項８】 前記検出手段は、ダイオード接続された
ＦＥＴを含むことを特徴とする請求項７記載の電圧発生
回路。 - 【請求項９】 前記第１の電圧発生手段は、差動増幅器
を含むことを特徴とする請求項１乃至６のうちいずれか
１項記載の電圧発生回路。 - 【請求項１０】 少なくとも１つの内部回路と、 外部から供給される第１の電圧から前記内部回路に供給
するための第２の電圧を発生し、トランジスタの閾値を
検出する検出手段と、前記検出手段で検出したトランジ
スタの閾値に応じて前記第１の電圧から前記第２の電圧
を発生する第１の電圧発生手段とを有する電圧発生回路
とを有することを特徴とする半導体装置。 - 【請求項１１】 前記電圧発生回路は、前記第２の電圧
を基準電圧として供給され、第３の電圧を出力する第２
の電圧発生手段をさらに有し、前記内部回路には前記第
２の電圧の代わりに前記第３の電圧が供給されることを
特徴とする請求項１０記載の半導体装置。 - 【請求項１２】 前記電圧発生回路は、前記第１の電圧
から前記第２の電圧よりも低い第４の電圧を発生する第
３の電圧発生手段をさらに有し、制御信号により前記第
２の電圧と前記第４の電圧のうちいずれか一方が前記内
部回路に供給されることを特徴とする請求項１０記載の
半導体装置。 - 【請求項１３】 前記検出手段は、前記第１の電圧発生
手段の内部に一体的に構成されることを特徴とする請求
項１０乃至１２のうちいずれか１項記載の半導体装置。 - 【請求項１４】 前記検出手段は、ダイオード接続され
たＦＥＴを含むことを特徴とする請求項１３記載の半導
体装置。 - 【請求項１５】 前記内部回路は、メモリ回路を含むこ
とを特徴とする請求項１０乃至１２のうちいずれか１項
記載の半導体装置。 - 【請求項１６】 前記内部回路は、メモリ回路のセンス
アンプを含むことを特徴とする請求項１０乃至１２のう
ちいずれか１項記載の半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7343954A JPH09186294A (ja) | 1995-12-28 | 1995-12-28 | 電圧発生回路及び半導体装置 |
| KR1019960021795A KR970053974A (ko) | 1995-12-28 | 1996-06-17 | 전압 발생 회로 및 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7343954A JPH09186294A (ja) | 1995-12-28 | 1995-12-28 | 電圧発生回路及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09186294A true JPH09186294A (ja) | 1997-07-15 |
Family
ID=18365525
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7343954A Withdrawn JPH09186294A (ja) | 1995-12-28 | 1995-12-28 | 電圧発生回路及び半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH09186294A (ja) |
| KR (1) | KR970053974A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005217762A (ja) * | 2004-01-29 | 2005-08-11 | Fujitsu Ltd | 発振回路および半導体装置 |
| JP2006121250A (ja) * | 2004-10-20 | 2006-05-11 | Nec Kansai Ltd | 発振回路 |
| JP2006352741A (ja) * | 2005-06-20 | 2006-12-28 | Nec Electronics Corp | デッドタイム制御回路 |
| US7548131B2 (en) | 2006-10-05 | 2009-06-16 | Oki Semiconductor Co., Ltd. | Oscillation circuit with temperature-dependent current source |
-
1995
- 1995-12-28 JP JP7343954A patent/JPH09186294A/ja not_active Withdrawn
-
1996
- 1996-06-17 KR KR1019960021795A patent/KR970053974A/ko not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005217762A (ja) * | 2004-01-29 | 2005-08-11 | Fujitsu Ltd | 発振回路および半導体装置 |
| JP2006121250A (ja) * | 2004-10-20 | 2006-05-11 | Nec Kansai Ltd | 発振回路 |
| JP2006352741A (ja) * | 2005-06-20 | 2006-12-28 | Nec Electronics Corp | デッドタイム制御回路 |
| US7548131B2 (en) | 2006-10-05 | 2009-06-16 | Oki Semiconductor Co., Ltd. | Oscillation circuit with temperature-dependent current source |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970053974A (ko) | 1997-07-31 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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