KR0151232B1 - 파워 온 리세트 회로 - Google Patents

Abstract

변이는 크지만 최저 동작 전압이 낮은 전원 전압 검출 회로와, 정밀도는 높지만 최저 동작 전압이 높은 전원 전압 검출 회로를 조합시켜 정밀도가 양호하고, 낮은 전압에서도 오동작하지 않고 전원 전압을 검출한다. 마이크로컴퓨터에서는 전원 전압을 검출해서 전원 전압이 어느 일정값 이하가 되었을 때 리세트를 가하지만, 이 전원 전압의 검출 정밀도를 높인다.

Description

파워 온 리세트 회로

제1도는 종래의 파워 온 리세트 회로의 한 예의 회로도.

제2도는 종래의 파워 온 리세트 회로의 다른 예의 회로도.

제3도는 종래의 밴드 갭 발생 회로의 한 예의 회로도.

제4도는 종래의 밴드 갭 발생 회로의 다른 예의 회로도.

제5도는 제1도 또는 제2도의 응용예의 회로도.

제6도는 제3도의 개량예의 회로도.

제7도는 제4도의 개량예의 회로도.

제8도는 본 발명의 제1실시예의 파워 온 리세트 회로를 도시하는 블록도.

제9도는 제8도의 전압 발생 회로의 제1회로예의 회로도.

제10도는 제8도의 전압 발생 회로의 제2회로예의 회로도.

제11도는 제8도의 제1동작예를 도시하는 파형도.

제12도는 제8도의 제2동작예를 도시하는 파형도.

제13a도, 제13도는 제1실시예의 동작을 설명하는 타이밍차트도.

제14도는 본 발명의 제2실시예의 회로도.

제15a도, 제15b도는 제2실시예의 동작을 설명하는 타이밍차트도.

* 도면의 주요부분에 대한 부호의 설명

16 : 비교기 17 : 전원 전압 검출 회로

18 : 밴드 갭 참조 전압 발생 회로 19 : 지연 회로

20 : 배타적 OR게이트 21 : OR게이트

본 발명은 파워 온 리세트 회로에 관한 것으로, 특히 CMOS 트랜지스터로 구성되는 마이크로컴퓨터의 리세트 전원 전압 회로에 적용하기에 적합한 파워 온 리세트 회로에 관한 것이다.

마이크로컴퓨터에서는 플립플롭 회로로 대표되는 순서 회로(sequential circuit)가 다수 이용되고 있다. 이 순서 회로는 전원을 꺼버리면 순서 회로의 한 안정 상태를 잃게 되고, 다음으로 이 전원을 투입했을 때에 그 상태는 논리값 0,1 중의 어느 것이나 될 수 있는 소위 불안정 상태가 되어 버렸다. 이것을 휘발성(volatile)이라고 한다. 이 특징이 가장 널리 알려져 있는 것으로 RAM(랜덤 억세스 메모리)이 있다.

그러나 마이크로컴퓨터에서는 전원 투입 직후에 소정의 동작을 시키기 때문에 적오도 일부 순서 회로의 상태는 전원 투입 직후에 항상 같을 필요가 생긴다.

예를들면, 마이크로 코드 방식의 마이크로컴퓨터에서는 전원 투입 직후에 항상 같은 마이크로 ROM(리드 온리 메모리)의 어드레스를 읽어 나갈 필요가 있다.

전원 투입 직후에 항상 같은 상태일 필요가 있는 상기 순서 회로의 상태를 전원 투입 직후에 설정하는 것을 초기화 또는 시스템 리세트라 한다. 종래 이 시스템 리세트는 전원 투입 직후에 일정폭의 정해진 펄스를 출력하는 회로를 이용해서 행해진다. 이 회로를 「파워 온 리세트 회로」라 한다.

제1도는 상기 종래의 파워 온 리세트 회로의 한 예를 도시하는 회로도이다.

전원 VDD와 접지 사이에 P채널 MOS형 FET(전계 효과 트랜지스터)M1과 저항R1의 직렬 회로가 FET M1을 전원 VDD측으로 해서 접속되어 있다. FET M1과 저항 R1사이를 접속하는 절점 N1에는 FET M1의 게이트가 접속되어 있다.

또, 전원 VDD와 접지 사이에 저항 R2와 NMOS FET M2의 직렬 회로를, FET M2를 접지측으로 해서 접속되어 있다. FET M2의 게이트는 절점 N1에 접속되고, 절점 N1과 접지 전위점 사이에는 용량 C1이 접속되어 있다.

CMOS FET M3, M4의 직렬 회로가 전원 VDD와 접지 사이에 FET M4를 전원 VDD측으로 해서 접속되어 있다. 이들 FET M3, M4의 게이트 전극은 모두 저항 R2와 FET M2의 접속점인 절점 N2에 접속되어 있다. 또, 전원 VDD와 절점 N2(FET M3, M4의 게이트)사이에는 용량 C2가 접속되어 있다.

CMOS FET M3, M4의 다음 단계에는 동일한 구성의 CMOS FET M5, M6이 접속되어 있다. CMOS FET M5, M6의 게이트가 모두 CMOS FET M3, M4를 접속하는 절점 N3에 접속되어 있다. 또, 이들 FET M5, M6의 게이트의 용량 C3를 통해 접지 전위점에 접속되어 있다. FET M5와 FET M6의 접속점을 절점 N4로 한다.

CMOS FET M3, M4의 입력 단자 및 출력 단자는 각각 절점 N2 및 절점 N3이고, CMOS FET M5, M6의 입력 단자 및 출력 단자는 각각 절점 N3 및 N4이다.

이 회로는 전원 VDD가 접지(GND) 전위점에서 소집의 전위까지 상승할 때에 리세트되는 하이 펄스를 출력한다. 이 기능은 용량 C1, C3이 GND, C2가 전원 VDD에 각각 한쪽의 전극이 접속되어 있는 것으로 달성된다. 전원 VDD 투입시에는 이들의 용량 C1, C3, C2가 충전되어 있지 않기 때문에 절점 N1, N2, N3이 각각 GND, 전원 VDD, GND와 같은 전위로 되어 있으나 절점 N4의 출력이 우선 하이(거의 전원 VDD와 같은 전위)레벨이 되고, 이 후에 용량 C1 내지 C3이 차례로 충전되며, 절점 N1, N2, N3가 각각 VDD-|VTM1|, GND, VDD의 전위가 되며, 절점 N4의 출력은 로우(약 GND 전위)레벨이 된다. 단, VTM1은 FET M1의 임계값 전압이다.

여기서는 당연히 절점 N4의 출력이 로우 레벨이 되기 때문에 VDD-|VTM1|이 FET M2와 저항 R2로 구성된 인버터의 논리 임계값 전압보다 높게 해야만 한다.

상기 설명에서 분명한 바와 같이, 전원 투입시에 리세트 펄스를 단순히 출력만 하는 회로는, 제2도에 도시한 바와 같이 PMOS FET M7, M9와, NMOS FET M8과, 용량 C4를 가지는 간단한 구성의 회로로 실현될 수 있다. 제2도에서 FET M7과 용량 C4가 전원 VDD와 접지 사이에 직렬로 접속되어 있고, PMOS FET M9와 NMOS FET M8이 직렬로 접속되어 있다. FET M7과 용량 C4를 접속하는 절점 N5에는 FET M9, M8의 게이트가 모두 접속되어 있으며 FET M7의 게이트는 접지되어 있다. 또, FET M9와 FET M8을 접속하는 절점 N6이 이 회로의 출력이 된다.

상기 제2도를 참조하면, 전원 VDD의 투입 직후에는 용량 C4가 충전되어 있지 않기 때문에 절점 N5는 로우 레벨이 되고, 절점 N6의 출력은 하이 레벨이 되지만 그 후에 전원 VDD의 전위가 FET M7의 임계값 전압의 절대값보다 높으면 FET M7이 온이므로 용량 C4가 충전되고, 절점 N5 및 절점 N6은 각각 하이 레벨 및 로우 레벨이 된다.

제1도에 도시한 파워 온 리세트 회로가 보다 간단한 제2도의 파워 온 리세트 회로에 비해 뛰어난 점은 전압 검출 회로의 기능도 가지고 있는 점이다. 제2도의 회로는 한번 전원 VDD가 상승한 후에 VDD의 전위가 저하하고 절점 N5의 출력이 로우 레벨이 된 경우에도 절점 N6은 그대로 로우 레벨이 되어, VDD전위가 저하한 것을 알 도리가 없다.

이에 대해 제1도의 회로는 직류적으로는 전원 VDD의 전위가 거의 |VTM1|+VTM2(VTM2는 FET M2의 임계값 전압)보다 높은 전위가 되며, 절점 N4의 출력은 로우 레벨이 되고, 보다 낮은 전위가 되면, 절점 N4의 출력은 하이 레벨이므로, 전원 VDD가 |VTM1|+VTM2보다 높은지 낮은지를 검출할 수 있다. 왜냐하면, FETM1의 게이트와 드레인이 쇼트되어 있기 때문에 절점 N1은 그 전위가 VDD-│VTM1│이 되고, VDD-│VITM1│가 FRTM2와 저항 2로 구성된 인버터의 논리 임계값보다 높아졌을 때, 절점 N2는 하이 레벨에서 로우 레벨로 변환한다. 즉, VDD-|VTM1|-(FET M2와 저항 R2로 구성된 인버터의 논리 임계값)이 정(+)이면 절점 N4는 로우 레벨, 부(-)이면 하이 레벨로 된다.

그런데 FET M2와 저항 R2로 구성된 인버터는 부하가 정저항 R2이므로, 거기에 흐르는 전류가 크게 변화하는 FET M2의 임계값 전압의 근방이 이 인버터의 논리값이 된다. 따라서, 결국 제1도의 파워 온 리세트 회로는 VDD-|VTM1|-VTM2=VDD-(|VTM1|+VTM2)가 정이면 절점 N4의 출력은 로우 레벨, 부이면 하이 레벨이 되고, VDD와 |VTM1|+VTM2의 높고 낮음의 검출을 행한다. 물론, 상세하게는 저항 R1, R2의 저항값, FET M1, M2의 (게이트폭)/(게이트 길이)에 따라 검출 전압을 조정할 수 있다.

일반적으로 포터블 기기 등의 전지 구동 장치에 사용되는 마이크로컴퓨터에 내장되는 파워 온 리세트 회로로서는 제1도의 회로와 같이 직류(DC) 전원 전압도 검출할 수 있는 것이 사용된다. 그것은 전지의 소모를 유저에게 알리거나 마이크로컴퓨터가 정상 동작할 수 있는 전압 범위 밖으로 전지의 전압이 저하해서 폭주를 시작하기 전에 그것을 정지시키기 위해서이다.

그러나 최근 여러 가지 포터블 기기에 대한 마이크로컴퓨터의 응용이 확장되는 가운데 전지 구동 장치에서도 마이크로컴퓨터에 고석 동작이 요구되는 경우가 많다. 따라서, 그 동작 전원 전압 범위도 좁아지고 있다. 그 때문에 보다 정밀도가 양호하게 전원 전압을 검출할 수 있는 파워 온 리세트 회로에 대한 요구가 높아지고 있다.

제1도의 종래의 파워 온 리세트 회로는 검출 전압이(VTM1+VTM2)에 의존하게 되므로, 큰 제조 변이 및 온도 의존성을 가지고 있다. 통상 MOSFET의 임계값 전압은 ±0.1 내지 ±0.2V의 제조 변이와 -2mV/℃전후의 온도 의존성을 가지고 있기 때문에 (VTM1+VTM2)는 통상 ±0.2 내지 ±0.4V, 동작 온도 범위를 ±50℃하면 ±0.2V정도의 온도 변화를 갖게 된다. 따라서, 검출 전압의 최고값과 최저값의 차는 0.8 내지 1.2V나 되어 버린다.

종래 전압 정밀도가 양호한 회로로서 밴드 갭 참조 전압 발생 회로가 널리 알려져 있다. 제3도 및 제4도는 MOSFET를 이용한 종래의 밴드 갭 참조 전압 발생 회로의 주요한 2예를 도시하는 회로도이다. PN접합 다이오드 D1, D2, D3의 각각의 포화 전류 IS1, IS2, IS3이 IS1=IS3IS2가 되도록 애노드 면적을 선택한다.

저항 R3과 R4의 저항값의 비는 출력 전압에 따라 소정의 값으로설정되어 있다. 여기서는 설명을 간단히 하기 위해 R4/R3=n(n;정수)으로 한다.

제3도의 회로는 다이오드 D1, 저항 R3, CMOSFET M10, M11이 직렬로 접속되고, 다이오드 D2, CMOSFET M12, M13도 직렬로 접속되며, FET M11, M13의 게이트끼리, FET M10, M12의 게이트끼리 각각 접속되고, 다이오드 D3, 저항 R4, PMOSFET M14가 직렬로 접속되며, FET M14의 게이트가 FET M11, M13의 게이트에 접속되어 있다. 저항 R3의 전원 VDD측을 절점 N10, 다이오드 D2의 애노드를 절점 N11, 저항 R4의 전원 VDD측을 절점 N12로 하고, 이 절점 N12가 출력 단자로 된다.

제4도의 회로에서는 절점 N10을 플러스(+) 입력(8), 절점 N11을 마이너스(-) 입력(9)로 하고, FET M14의 게이트로 출력하는 비교기(7)이 설치되어 있다. 또 제3도의 FET M10, M12가 없다. 이러한 점 이외에는 제4도의 회로는 제3도의 회로와 공통이고, 제4도에서 제3도와 동일한 구성물에는 동일한 부호를 붙여 그 상세한 설명을 생략하겠다.

PMOSFET M11, M13, M14는 (게이트폭)/(게이트 길이)가 일치된 PMOSFET이고, NMOSFET M10, M12는 역시 (게이트 폭)/(게이트 길이)가 일치된 NMOSFET이다.

다음으로, 이들 회로의 동작을 설명하겠다. 제3도, 제4도 중 어느 것이나 FET M11, M13, M14에 흐르는 전류는 일정하고, 그 전류값은 절점 N10과 절점 N11의 전위가 동일해지도록 정한다. 왜냐하면, 제3도에서는 FET M10, M12의 (게이트 폭)/(게이트 길이)가 같기 때문에 FET M10과 M12의 게이트와 소스 사이의 전압은 같은 전류가 흐를 때 일치해야만 하나, 게이트끼리 쇼트되어 있기 때문에 당연히 그 소스가 접속되는 절점 N10, N11의 전위가 같아지기 때문이고, 제4도에서는 절점 N10, N11의 전위가 비교기(7)에 의해 비교되며, 그것이 같아지도록 제어되어 있기 때문이다. 따라서, 다음 식을 얻을 수 있다.

여기서 I는 FET M11, M13, M14에 흐르는 전류이고, VT=kT/q(k;볼쯔만 정수, T;절대 온도, q;소전하)이다. 따라서, I는 아래(1)식으로 표시된다.

절점 N12, 13의 출력 전압은 어느 것이나 저항 R4의 양단에 가하는 아래(2)식의 전압과 다이오드 D3의 양단에 가하는 순 방향 전압의 합이 된다.

여기서, 상기(2)식은 저항비 n과, 다이오드 D1과 D2의 애노드 면적비와, 절대 온도 T로 정해진다. 일반적으로 MOS 프로세스 기술에서는 저항이나 PN접합 등의 면적의 상대비는 높은 정밀도를 얻기 때문에 상기 (2)식은 일정 온도에서 정밀도가 매우 양호하게 일정값이 된다.

또, 다이오드의 순 방향 전압은 일정 온도에서 통상 기껏해야 20mV정도의 절대값의 변이가 있기 때문에 결과적으로 절점 N12, N13의 출력 전압은 같은 온도에서는 거의 일정하고, 상온에서나 약 1.1 내지 1.2V나 된다.

또한, 온도 특성에 대해서는 상기 (2)식에서 저항 R4의 양단에 가하는 전압은 절대 온도 T에 비례해서 정의 온도 특성을 가진데 비해 다이오드의 순 방향 전압은 부의 온도 특성을 가지므로 상기 (2)식의 n을 잘 선택하여 온도 특성을 매우 작게 할 수 있다.

제5도는 제3도, 제4도에 도시한 바와 같은 회로(14)를 사용하고, 이 회로(14)에 비교기(16), 저항 R5, R6을 더한 회로이다. 이 회로에서는 저항 R5, R6을 적당한 값으로 함으로써 당연히 임의의 값으로 전원 전압의 정밀도가 양호한 검출이 가능하게 된다. 이 때문에 상기 제5도에 도시하는 회로는 파워 온 리세트 회로에 대한 응용이 기대된다. 그러나 파워 온 리세트 회로에 대한 응용으로서는 치명적인 점이 2가지 있다.

그 첫번째로서 우선 제3도, 제4도와 같은 회로는 전원 VDD에 전압을 투입한 것만으로는 정상적으로 동작하지 않는 점이다. 왜냐하면, 전원 투입하기 전의 FET M11, M13에 전류가 흐르지 않는 상태가 전원 VDD가 상승한 후에도 이들 회로에서는 만족되기 때문이다. 이들 회로는 FET M11, M13, M14 및 FET M10, M12 각각의 사이에 전류가 일치하고, 절점 N10과 N11의 전위가 일치하는 것만이 회로적으로 요구되는 것이며, FET M11, M13에 전류가 흐르지 않는 상태는 만족한다.

이 문제의 해결책으로서 제6도, 제7도와 같이 제3도, 제4도의 회로에 각각 용량 C5, C6을 절점N14, N15에 부가 접속한다. 이렇게 하면 전원 투입시에는 반드시 PMOSFET M11, M13이 온해서 전류가 흐르고, 정상적으로 동작을 개시한다. 그러나 이 방법에서는 정상 동작시의 FET M11, M13의 게이트와 소스의 전위차를 MGSM11로 하는 경우에 VDD가 |VGSM11|-max(|VTM1|,|VTM3|)로 급격히 저하되면 FET M11, M13이 오프해서 FET M11, M13의 전류가 0으로 되어 버리기 때문에 예를 들면, 전원 VDD가 본래의 검출 전압 이상이어도 용량 C5, C6이 존재하지 않는 경우의 전류 투입시와 같은 문제가 발생한다. 여기서 max(a,b)는 a와 b에서 큰 쪽을 나타낸다.

다음으로 두번째 치명적인 결점은 모두 전원 전압이 어느 정도 이하로 하강하면 오동작하는 것이다. 제3도의 회로의 경우, 상기한 기대되는 출력 전압을 얻기 위해서는 FET M11 내지 M15의 모든 MOSFET가 표화 영역에서 동작할 필요가 있으나, 그러기 위해서는 다이오드 D2, FET M12, M13의 직렬 접속 부분에 착안하면,

이상의 전원 전압이 필요하다. 여기서 VTM12는 FET M12의 임계값 전압으로 통상 0.7V정도, VFD2는 다이오드 D2의 순 방향 전압으로 통상 0.5 내지 0.7V, 0.1V라는 것은 FET M13이 포화하는데 최저로 필요한 전압이다.

따라서, 상기 (3)식의 전압은 통상 0.3 내지 1.5V정도가 되고, 이에 따라 전원 전압이 하강하면 절점 N12의 출력은 급격히 저하하기 때문에 제3도의 회로에서는 전원 전압이 충분히 높을 때와 마찬가지로 로우 레벨이 된다. 마찬가지로 제4도의 회로에서는 비교기(7)의 동작 전압 이하가 되면 당연히 오동작한다. 통상 CMOS 프로세스에서 저전압 동작용으로 설계된 비교기의 최저 동작 전압은 1.5 내지 1.8V정도이다. 제1도의 파워 온 리세트 회로에서는 상기한 제3도, 제4도의 회로를 기초로 구성되는 제5도에 존재하는 상기 2가지 문제점은 존재하지 않는다. 따라서, 종래 검출 전압의 변이가 큰 제1도의 파워 온 리세트 회로를 마이크로컴퓨터에서는 사용하고 있다.

그러나 상기 종래의 제1도에 도시하는 파워 온 리세트 회로는 전원 투입시에 확실하게 리세트 펄스를 출력하지만 직류적인 검출 전압의 변이가 크기 때문에 마이크로컴퓨터 본래의 최저 동작 전압에 대해 파워 온 리세트 회로의 변이를 상승(上乘)시킨 전압을 시스템 전체에서 보증할 수 있는 전압으로 해야만 한다. 이 때문에 상기 종래 회로는 마이크로컴퓨터의 폭주는 일단 제어할 수 있지만 최저 동작 전압을 높이는 결점이 있다.

본 발명의 목적은 고정밀도로 전원 전압을 검출할 수 있음과 동시에 마이크로컴퓨터의 최저 동작 전압을 낮게 할 수 있는 파워 온 리세트 회로를 제공하는데 있다.

본 발명은 검출 전압의 변이는 크지만 전원 투입시에 반드시 펄스를 출력하고, 최저 동작 전압이 낮은 전압 검출 회로와, 그 출력 펄스를 이용해서 전원 투입시의 동작을 개선함과 동시에 예를 들면, 용량을 추가해서 급격한 전원 변동이 있어도 정상적으로 동작하는 밴드 갭 참조 전압 발생 회로를 조합시킴으로써 높은 정밀도의 전원 전압 검출 기능과 파워 온 리세트를 동시에 실현할 수 있다.

제8도는 본 발명의 제1실시예의 파워 온 리세트 회로를 도시하는 블록도이다. 제8도에서 본 실시예는 검출 전압의 변이가 큰 전원 투입시의 특성이 양호하고, 동작 전압이 넓은 전원 전압 검출 회로(17) 즉 상기 제1도의 회로와, 전원 전압 변동 특성을 개량한 밴드 갭 참조 전압 발생 회로(18) 즉 제9도 또는 제10도의 회로와, 회로(17)의 절점 N4의 출력과 이 절점 N4에 지연 회로(19)를 통과한 출력을 입력에 접속하고 출력을 회로(18)의 입력 절점 N23에 접속한 배타적(EX) OR게이트(20)과, 전원 VDD의 전압을 저항 R5, R6에서 분압된 전압을 마이너스(-)입력으로 하고 회로(18)의 절점 N12의 출력을 플러스(+)입력으로 하는 비교기(16)과, 비교기(16)의 출력 절점 N25와 회로(17)의 출력 절점 N4를 입력으로 하며 절점 N22에 출력을 얻는 OR게이트(21)을 구비한다.

제9도는 제8도의 전압 발생 회로(18)의 구체적인 회로 구성의 제1예를 도시하는 회로도이다. 이 회로는 입력 절점 N23을 게이트 입력으로 하는 NMOSFET M15 및 FET M11, M13의 게이트와 전원 VDD사이에 접속된 용량 C6을 가진다. 이 NMOSFET M15 및 용량 C6 이외에는 제6도와 공통이므로 제6도와 동일한 구성물에는 동일한 부호를 붙여 그 상세한 설명을 생략한다.

제10도는 제8도의 전압 발생 회로(18)의 구체적인 회로 구성의 제2예를 도시하는 회로도이다. 이 회로는 비교기(7)의 출력과 접지 전위점 사이에 접속되고, 입력 절점 N23을 게이트 입력으로 하는 NMOSFET M15 및 비교기(7)의 출력과 전원 VDD 사이에 설치된 용량 C6을 가진다. 이들 FET M15 및 용량 C6 이외에는 제7도와 공통이므로 제7도와 동일한 구성물에는 동일한 부호를 붙여 그 상세한 설명은 생략하겠다.

이와 같이 본 실시예의 파워 온 리세트 회로는 전원 투입시에 확실히 펄스를 출력하는 회로(17)과, 그 출력 절점 N4의 상태가 로우 레벨에서 하이 레벨 또는 하이 레벨에서 로우 레벨로 변화할 때에 소정 폭의 펄스를 출력하는 회로와, 그 회로의 출력을 하나의 입력으로 하는 제조 변이·온도 변동이 작은 밴드 갭 전압 발생회로(18)을 갖고 있고, 회로(17)은 제조 변이·온도 변동은 크지만 전원 전압을 DC적으로 검출하는 것이 가능하며, 전원 전압이 0V근방에서도 오동작을 하지 않고, 회로(17)의 검출 전압은 회로(18)의 최저 동작 전압보다 항상 높게 되어 있다.

회로(17)은 제1도에 도시된 마이크로컴퓨터에 이용되고 있는 파워 온 리세트 회로이고, 상기한 바와 같이 이 회로의 주요한 특징으로서는 다음의 3가지 점이 있다.

① 전원 투입시에는 반드시 리세트 펄스를 출력한다.

② 0V근방에서도 동작한다.

③ DC적으로는 전원 전압 검출 회로로서 가능하지만, 그 검출 전압은 제조 변이 및 온도 변화가 크다.

회로(18)은 제9도 또는 제10도에서 표시되는 본 발명에서 개량된 밴드 갭 발생 회로이고, 이 주요한 특징으로서 다음 4가지 점이 있다.

① 전원 투입시에는 동작하지 않는다.

② 전원 전압이 1.3 내지 1.8V정도보다 낮게 되면 오동작한다.

③ 전원 전압의 급격한 변동이 있으면 그 후에 오동작한 채로 된다.

④ 동작시의 전압 검출 정밀도는 제조 변이·온도 변화도 작다.

본 실시예에서는 회로(17)과 회로(18)을 조합시켜 사용함으로써 상기한 회로(17)의 결점 ③ 및 회로(18)의 결점①,②,③이 해소되고, 회로(17)의 장점①,②와 회로(18)의 장점④가 동시에 실현된다.

이하, 그 이유에 대하여 설명하겠다.

우선 전원 VDD가 투입되면 마이크로컴퓨터의 파워 온 리세트 회로로서 이용되고 있는 회로(17)은 전원 VDD의 전압 V가 천천히 상승한 경우, 제11도에 도시하는 바와 같이 최고 전압이 회로(17)의 검출 전압(점선)과 거의 같은 하이 펄스의 전압 E를 출력하고, 전원 VDD의 전압 V가 급격히 상승한 경우는 제12도에 도시한 바와 같이 최고 전압이 전원 VDD의 상승 후의 전압과 같은 하이 펄스의 전압 E를 출력한다.

이 때, 회로(17)의 절점 N4가 하이 레벨에서 로우 레벨로 변화하면 하강 엣지에서 절점 N4와, 절점 N4를 입력으로 하는 지연 회로(19)의 출력을 입력으로 하는 EXOR(20)은 회로(19)의 지연량과 같은 폭의 하이 펄스를 출력한다. 이것은 밴드 갭 참조 전압 발생 회로(18)의 입력(절점 N23)이 되고, 그것은 제9도 또는 제10도의 NMOSFET M15의 게이트에 입력된다.

따라서, 전원 투입시에 회로(18)은 일시적으로 PMOSFET M11, M13, M14의 게이트가 접지 전위에 쇼트되고, 초기적으로는 반드시 FET M11, M13을 포함하는 직렬 회로에 전류가 흐르며, 정상 동작을 개시한다. 이에 따라 제1도, 제2도 회로의 절점①이 해소된다.

여기서, EXOR게이트(20)의 출력이 하이 레벨이 되어 있는 동안에 FET M11과 M15를 통과해서 관통 전류가 흐르지만 이것은 펄스적으로 흐르는 전류이므로 평균적인 소비 전류를 증가시키는 경우는 거의 없다.

또, NMOSFET M15를 추가함으로써 제9도, 제10도의 회로가 종래의 제3도, 제4도의 밴드 갭 참조 전압 발생 회로에 비해 정밀도가 떨어지는 경우도 없다.

회로(18)이 정상 동작을 개시하고 절점 N12의 출력이 안정된 후에는 전원 VDD의 전압이 저항 R5, R6에서 분압된 전압과, 회로(18)의 출력인 절점 N12의 전압이 비교기(16)에서 비교된다. 이 비교기(16)의 출력은 전원 VDD의 전압이

(R5+R6)x[회로(18)의 출력 전압]x1/R6 (4)

보다 높으면 로우 레벨, 낮으면 하이 레벨이 되고, 전원 VDD의 전압이 상기(4)식에서 부여되는 전압보다 높은지 낮은지를 검출한다.

또, 이때 상기(4)식은 제조 변이·온도 변화가 작은 전압을 저항의 상대비배했기 때문에 역시 제조 변이·온도 변화가 작은 것으로, 상기 전원 VDD의 전압 검출은 정밀도가 매우 높아진다.

다음으로 OR게이트(21)에는 회로(17)과 비교기(16)이 출력이 입력되고, 어느 한쪽의 입력이 하이 레벨일 때, 본 실시예의 출력(절점 N22)는 하이 레벨이 되어, 시스템 리세트를 가한다. 반면, 어느 한쪽의 입력이 로우 레벨이면 마이크로컴퓨터를 동작시킨다.

여기서, 출력(절점 N22)를 회로(17)의 출력과 비교기(16)의 출력의 OR논리로 하는 이유는 전원 전압이 저하해서 회로(18)의 최저 동작 전압 이하가 된 경우에 회로(17)의 검출 전압의 하한을 회로(18)의 최저 동작 전압보다 약간 높은 전압이 되도록 함에 따라 종래의 밴드 갭 회로의 절점 ②를 해소하기 때문이다.

또한, 본 실시예의 회로를 도시하는 제9도, 제10도에서는 용량 C6이 FET M11, M13의 게이트와 전원 VDD 사이에 접속되어 있기 때문에 급격한 전원 변동이 있어도 FET M11과 M13의 게이트와 소스 사이의 전압은 일정하게 유지되므로 종래의 제3도, 제4도의 회로의 결점 ③도 해소되고, 결과적으로 본 실시예에서는 전원 투입시에 전원이 1.3 내지 1.5V정도 이하일 때 및 급격한 전원 변동이 있어도 항상 밴드 갭 참조 전압 발생 회로(18)의 출력 전압의 정밀도의 저항비 배의 검출 정밀도의 파워 온 리세트 회로를 얻을 수 있다.

제13a도, 제13b도는 제8도에 도시하는 파워 온 리세트회로의 각 신호의 타이밍차트이다. 이들 도면에서 전원 전압 VDD, 절점 N12, 절점 N22, 절점 N23의 각 전압 외에 저항 R5와 저항 R6에 의한 전원 VDD의 분압점 N24의 전압 및 비교기(16)의 출력 절점 N25의 전압도 함께 나타내고 있다. 제13a도는 전원 전압 VDD가 천천히 상승하거나 하강하는 경우이고, 제13b도는 전원 가압 VDD가 급격히 상승한 경우이다. 또한, 전원 전압 VDD가 급격히 하강하는 경우는 없다.

다음으로 제14도를 참조해서 본 발명의 제2실시예의 파워 온 리세트 회로에 관해서 설명하겠다. 본 실시예는 OR게이트(21)의 한쪽의 입력이 회로(17)의 출력 절점 N4를 입력으로 하는 지연 회로(19) 및 다음 단계의 지연 회로(24)를 통해서 얻어지는 점이 제1실시예와 다르고, 그 외의 점은 제8도와 공통이기 때문에 제14도에서 제8도와 동일한 구성물에는 동일한 부호를 붙여 그 상세한 설명은 생략하겠다.

본 실시예에서는 OR게이트(21)의 한쪽의 입력, 즉 회로(17)의 출력을 직접 접속하지 않고, 2단의 지연 회로(19,24)를 통해서 입력함으로써 회로(17)의 출력(절점 N4)에서 OR게이트(21)의 입력(절점 N26)까지의 지연이 크다. 따라서, 회로(18)이 동작을 개시하기 전에 게이트(21)의 회로(17)측의 입력(절점 N26)이 로우 레벨이 되어 리세트상태가 해제되는 것을 방지할 수 있다.

제15a도, 제15b도는 상기 제2실시예의 파워 온 리세트 회로의 각 신호의 타이밍차트이다. 이 제15a도, 제15b도에서는 제13a, 제13b도의 신호에 덧붙여 제14도의 지연 회로(24)의 출력 절점 N26의 전압도 나타냈다. 제15a도는 전원 전압 VDD가 천천히 상승하거나 하강한 경우, 제15b도는 전원 전압 VDD가 급격히 상승한 경우이다. 마찬가지고, 전원 VDD가 급격히 하강하는 경우는 없다. 제13a도의 기간 T에서는 절점 N4의 전압과, 비교기(16)의 출력 절점 N25의 전압이 동시에 로우 레벨이 되어 있으므로 이 기간 T에서 오동작할 위험성이 있다. 그러나, 제15a도에서는 절점 N26의 전압과 비교기(16)의 출력 절점 N25의 전압이 동시에 로우 레벨이 되는 기간이 없으므로 오동작의 위험성이 없다.

Claims (2)

1. 전원 투입시에 소정의 펄스 신호를 출력하기 위한 제1전원 전압 검출 회로, 상기 소정 펄스 신호의 논리 레벨 변화시에만 일정한 펄스 신호를 출력하기 위한 수단, 및 상기 일정한 펄스 신호를 트리거로서 동작을 개시하는 제2전원 전압 검출 회로를 가지고 있고, 상기 제1전원 전압 검출 동작이 가능한 최저 전원 전압인 제1전원 전압 검출 회로의 최저 동작 전압은 상기 제2전원 전압 검출 동작이 가능한 최wj 전원 전압인 제2전원 전압 검출 회로의 최저 동작 전압보다 낮게 설정되고, 상기 제1전원 전압 검출 회로가 검출할 수 있는 전원 전압은 상기 제2전원 전압 검출 회로의 최저 동작 전압보다 높게 설정되어 있는 것을 특징으로 하는 파워 온 리세트 회로.
2. 제1항에 있어서, 상기 제2전원 전압 검출 회로의 출력을 입력으로 하는 비교기, 및 상기 비교기의 출력과, 상기 제1전원 전압 검출 회로의 소정의 펄스 출력을 입력으로 하는 논리합 회로를 더 가지고 있고, 상기 논리합 회로의 출력을 파워 온 리세트 회로의 출력 신호로 하는 것을 특징으로 하는 파워 온 리세트 회로.