JP6764299B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置、半導体システム及び半導体装置の制御方法に関し、監視対象回路の最低動作電圧を精度良くモニタするのに適した半導体装置、半導体システム及び半導体装置の制御方法に関する。
近年、半導体システムには、電源電圧によって駆動される内部回路の動作を保証するために、電源電圧が内部回路の最低動作電圧を下回っていないかをモニタするモニタ回路が設けられている。
例えば、特許文献１には、バラツキは大きいが最低動作電圧の低い電源電圧検出回路と、精度は高いが最低動作電圧の高い電源電圧検出回路と、を組み合わせることにより、精度良く、かつ、低い電圧でも誤動作せずに電源電圧を検出する構成が開示されている。
その他、特許文献２には、リングオシレータを用いて伝搬遅延時間を計測することにより電源電圧を監視する構成が開示されている。
特開平６−２９６１２５号公報 特開平８−２７４６０７号公報
電源電圧検出回路による電源電圧の検出精度は、経年劣化等の影響により徐々に低下することが知られている。ここで、特許文献１の構成では、２種類の電源電圧検出回路が設けられているにすぎないため、経年劣化の影響により電源電圧の検出精度が低下してしまうという問題があった。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、監視対象回路に供給される第１電源電圧とは異なる第２電源電圧によって駆動され、前記第１電源電圧をモニタする電圧モニタと、前記第１電源電圧によって駆動され、前記監視対象回路におけるクリティカルパスの信号伝搬時間をモニタする遅延モニタと、を備える。
一実施の形態によれば、半導体装置の制御方法は、監視対象回路に供給される第１電源電圧とは異なる第２電源電圧によって駆動される電圧モニタを用いて、前記第１電源電圧をモニタし、前記第１電源電圧によって駆動される遅延モニタを用いて、前記監視対象回路におけるクリティカルパスの信号伝搬時間をモニタする。
前記一実施の形態によれば、監視対象回路の最低動作電圧を精度良くモニタすることが可能な半導体装置、半導体システム及び半導体装置の制御方法を提供することができる。
実施の形態１にかかる半導体システムの概要を説明するための図である。 実施の形態１にかかる半導体システムの構成例を示すブロック図である。 図２に示す半導体システムに設けられた電圧モニタの構成例を示すブロック図である。 図２に示す半導体システムに設けられた遅延モニタの構成例を示すブロック図である。 図４に示す遅延モニタに設けられた発振部の構成例を示すブロック図である。 図５に示す発振部に設けられた各リングオシレータの高温ワースト条件での温度と動作速度との関係を示す図である。 図５に示す発振部に設けられた各リングオシレータの低温ワースト条件での温度と動作速度との関係を示す図である。 図５に示す発振部に設けられたリングオシレータの具体的構成例を示す図である。 図５に示す発振部に設けられたリングオシレータの具体的構成例を示す図である。 図５に示す発振部に設けられたリングオシレータの具体的構成例を示す図である。 図２に示す半導体システムのスタートアップ動作を示すフローチャートである。 図２に示す半導体システムに設けられた遅延モニタの自己診断方法を示すフローチャートである。 図２に示す半導体システムに設けられた各モニタ回路によるモニタリングの流れを示すフローチャートである。 図２に示す半導体システムの動作を示すタイミングチャートである。 遅延モニタの検出精度と、監視対象回路のクリティカルパスと、の関係を示す図である。 遅延モニタの検出精度と、監視対象回路のクリティカルパスと、の関係を示す図である。 図４に示す遅延モニタの変形例を示すブロック図である。 実施の形態に至る前の構想にかかる半導体システムの概要を説明するための図である。
以下、図面を参照しつつ、実施の形態について説明する。なお、図面は簡略的なものであるから、この図面の記載を根拠として実施の形態の技術的範囲を狭く解釈してはならない。また、同一の要素には、同一の符号を付し、重複する説明は省略する。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（動作ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
＜発明者らによる事前検討＞
実施の形態１にかかる半導体システムの詳細について説明する前に、本発明者らが事前検討した半導体システムＳＹＳ５０について説明する。
図１８は、実施の形態に至る前の構想に係る半導体システムＳＹＳ５０の概要を説明するための図である。図１８に示すように、半導体システムＳＹＳ５０は、内部回路５０と、電圧モニタ５１と、を備える。
内部回路５０は、電源電圧ＶＤＤによって駆動され、例えばＣＰＵ及びその周辺回路等を有する。なお、内部回路５０は、電圧モニタ５１によりモニタされる監視対象回路である。
電圧モニタ５１は、電源電圧ＶＤＤとは異なる電源電圧ＳＶＣＣによって駆動され、電源電圧ＶＤＤが内部回路５０の動作を保証する電圧範囲（動作保証電圧範囲）内に収まっているか否かをモニタする。
ここでは、内部回路５０の動作保証電圧範囲が０．９Ｖ〜１．１Ｖである場合を例に説明する。したがって、電圧モニタ５１は、電源電圧ＶＤＤが０．９Ｖ〜１．１Ｖの電圧範囲内に収まっているか否かをモニタする。
例えば、電圧モニタ５１は、電源電圧ＶＤＤが内部回路５０の最低動作保証電圧である０．９Ｖまで低下すると、内部回路５０が正常動作しなくなる前に、リセット信号ＶＲＳＴをアクティブにして内部回路５０を初期化する。
ここで、電圧モニタ５１による電源電圧ＶＤＤの検出精度は、経年劣化等の影響により徐々に低下することが知られている。例えば電圧モニタ５１の精度誤差が０．１Ｖである場合、電圧モニタ５１は、電源電圧ＶＤＤが０．８Ｖに低下するまで内部回路５０を初期化しない可能性がある。
そのため、内部回路５０は、電源電圧ＶＤＤが０．８Ｖを示す場合にも動作するように設計される必要がある。換言すると、内部回路５０は、大きな電圧マージンを付加して設計される必要がある。その場合、内部回路５０は、厳しい設計制約により、動作周波数を向上させることができないという問題があった。
そこで、監視対象回路の最低動作電圧を精度良くモニタすることが可能なモニタ機能を有する、実施の形態１にかかる半導体システムＳＹＳ１が見出された。それにより、監視対象回路を小さな電圧マージンで設計することが可能になり、その結果、監視対象回路の動作周波数を向上させることが可能になる。
＜実施の形態１＞
図１は、実施の形態１にかかる半導体システムＳＹＳ１の概要を説明するための図である。図１に示すように、半導体システムＳＹＳ１は、内部回路１０と、電圧モニタ１１と、遅延モニタ１２と、ＡＮＤ回路１３と、を備える。
内部回路１０は、電源電圧ＶＤＤによって駆動され、例えばＣＰＵ及びその周辺回路等を有する。なお、内部回路１０は、電圧モニタ１１及び遅延モニタ１２によりモニタされる監視対象回路である。
電圧モニタ１１は、電源電圧ＶＤＤとは異なる電源電圧ＳＶＣＣによって駆動され、内部回路１０の動作が保証される電圧範囲（動作保証電圧範囲）内に電源電圧ＶＤＤが収まっているか否かをモニタする。
本実施の形態では、内部回路１０の動作保証電圧範囲が０．９Ｖ〜１．１Ｖである場合を例に説明する。したがって、電圧モニタ１１は、電源電圧ＶＤＤが０．９Ｖ〜１．１Ｖの電圧範囲内に収まっているか否かをモニタする。
例えば、電圧モニタ１１は、電源電圧ＶＤＤが内部回路１０の最低動作保証電圧である０．９Ｖまで低下すると、内部回路１０が正常動作しなくなる前に、リセット信号ＶＲＳＴをアクティブにする。
遅延モニタ１２は、内部回路１０と共に電源電圧ＶＤＤによって駆動され、内部回路１０におけるクリティカルパスの信号伝搬時間が所定時間内に収まっているか否かをモニタする。所定時間とは、例えば、内部回路１０におけるクリティカルパスの信号伝搬時間として許容される最長伝搬時間である。
例えば、遅延モニタ１２は、電源電圧ＶＤＤの低下に伴ってクリティカルパスの信号伝搬時間が所定時間以上になると、内部回路１０が正常動作しなくなる間に、リセット信号ＤＲＳＴをアクティブにする。
ここで、電圧モニタ１１による電源電圧ＶＤＤの検出精度は、経年劣化等の影響により徐々に低下することが知られている。そのため、例えば電圧モニタ１１の精度誤差が０．１Ｖである場合、電圧モニタ１１は、電源電圧ＶＤＤが０．８Ｖに低下するまで内部回路１０を初期化しない可能性がある。
そこで、遅延モニタ１２は、電圧モニタ１１の精度誤差を考慮して、電源電圧ＶＤＤが内部回路１０の最低動作保証電圧である０．９Ｖを下回っても動作するように構成される。換言すると、遅延モニタ１２は、精度誤差を有する電圧モニタ１１によって電源電圧ＶＤＤが最低動作保証電圧である０．９Ｖに達したと判断された場合にも、動作するように構成される。本実施の形態では、遅延モニタ１２は、電源電圧ＶＤＤが０．８Ｖを示す場合にも動作するように構成されている。
このように、半導体システムＳＹＳ１では、電圧モニタ１１が、電源電圧ＶＤＤが内部回路１０の最低動作保証電圧である０．９Ｖに低下したか否かをモニタするとともに、遅延モニタ１２が、電圧モニタ１１の精度誤差範囲である０．８Ｖ〜０．９Ｖの電圧範囲においても、内部回路１０におけるクリティカルパスの信号伝搬時間が許容範囲内であるか否かをモニタする。つまり、遅延モニタ１２は、電圧モニタ１１に精度誤差がある場合でも、電源電圧ＶＤＤが内部回路１０の実際の最低動作電圧に達したか否かを精度良くモニタすることができる。
それにより、電圧モニタ１１の精度誤差を考慮せずに小さな電圧マージンで内部回路１０の設計を行うことが可能になる。つまり、本実施の形態では、内部回路１０は電源電圧ＶＤＤが０．９Ｖ以上の場合に少なくとも動作するように設計されればよい。その結果、内部回路１０は、設計制約の緩和により、動作周波数を向上させることができる。
（半導体システムＳＹＳ１の詳細）
続いて、図２〜図４を用いて、半導体システムＳＹＳ１の詳細について説明する。
図２は、半導体システムＳＹＳ１の構成例を示すブロック図である。
図２に示すように、半導体システムＳＹＳ１は、電源電圧ＶＤＤによって駆動されるＶＤＤ駆動領域１と、電源電圧ＳＶＣＣによって駆動されるＳＶＣＣ駆動領域２と、電源電圧ＶＣＣによって駆動されるＶＣＣ駆動領域３と、によって構成されている。なお、電源電圧ＶＤＤ、ＳＶＣＣ、ＶＣＣは、それぞれ異なる電源から供給されている。
本実施の形態では、半導体システムＳＹＳ１が、１つのチップ上に設けられた場合を例に説明するが、これに限られない。半導体システムＳＹＳ１は、複数のチップ上に分割して設けられていてもよい。
ＶＤＤ駆動領域１には、内部回路１０、遅延モニタ１２、周波数情報格納レジスタ１５、制御回路１６、及び、クロックモニタ１９が設けられている。ＳＶＣＣ駆動領域２には、電圧モニタ１１、ＡＮＤ回路１３、及び、リセット制御回路１４が設けられている。ＶＣＣ駆動領域３には、メインオシレータ１７及びフラッシュメモリ１８が設けられている。
図３は、電圧モニタ１１の構成例を示すブロック図である。
図３を参照すると、電圧モニタ１１は、電圧比較器１１１と、基準電圧生成部１１２と、制御回路１１３と、設定情報格納レジスタ１１４と、フラグ格納レジスタ１１５と、を有する。
設定情報格納レジスタ１１４には、電圧モニタ１１に必要な設定情報が例えばＣＰＵから与えられて格納される。制御回路１１３は、設定情報格納レジスタ１１４に格納された設定情報に基づいて、基準電圧生成部１１２により生成される基準電圧ＶＲＥＦの値や電圧比較器１１１の比較精度などを制御する。電圧比較器１１１は、基準電圧生成部１１２からの基準電圧ＶＲＥＦと、電源電圧ＶＤＤと、を比較して、比較結果に応じたリセット信号ＶＲＳＴを出力する。フラグ格納レジスタ１１５は、リセット信号ＶＲＳＴがアクティブになった場合にその情報（エラーフラグ）を格納する。なお、フラグ格納レジスタ１１５に格納された情報は、内部回路１０が初期化された場合にも保持される。
例えば、基準電圧ＶＲＥＦは、０．９Ｖに設定される。そして、電圧比較器１１１は、電源電圧ＶＤＤが基準電圧ＶＲＥＦより高い場合、リセット信号ＶＲＳＴをインアクティブに維持し、電源電圧ＶＤＤが基準電圧ＶＲＥＦ以下になった場合、リセット信号ＶＲＳＴをアクティブにする。
図４は、遅延モニタ１２の構成例を示すブロック図である。
図４を参照すると、遅延モニタ１２は、発振部１２１と、カウント部１２２と、比較部１２３と、判定部１２４と、設定情報格納レジスタ１２６と、閾値格納レジスタ１２７と、ラッチ回路１２８，１２９と、制御回路１３０と、フラグ格納レジスタ１３１と、を有する。
閾値格納レジスタ１２７には、フラッシュメモリ１８から読み出された所定の閾値ＴＲが格納される。なお、フラッシュメモリ１８に格納される閾値ＴＲの決定方法については、後述する。設定情報格納レジスタ１２６には、遅延モニタ１２に必要な設定情報が例えばＣＰＵから与えられて格納される。
なお、遅延モニタ１２は、電圧モニタ１１の精度誤差を考慮して、電源電圧ＶＤＤが０．９Ｖを下回っても動作する必要がある。そのため、レジスタ１２６，１２７に格納された情報は、例えば設定情報格納レジスタ１２６からのロック信号ＬＫに同期して、それぞれラッチ回路１２８，１２９にラッチされる。それにより、電源電圧ＶＤＤの低下によってレジスタ１２６，１２７に意図しない情報が新たに格納された場合でも、その影響を受けないようにすることができる。
制御回路１３０は、ラッチ回路１２８によりラッチされた設定情報に基づいて、発振部１２１、カウント部１２２、比較部１２３、及び、判定部１２４を制御する。具体的には、制御回路１３０は、発振部１２１を駆動させるか否か、カウント部１２２によるカウント期間、比較部１２３による比較精度、判定部１２４による判定基準などを制御する。
発振部１２１は、内部回路１０のクリティカルパスに対応するｎ（ｎは自然数）個のパスからなる部（遅延情報生成部）である。例えば、発振部１２１は、内部回路１０に用いられるトランジスタにより構成された温度依存性、電圧依存性及びプロセス依存性の異なるｎ個のリングオシレータ１２１１〜１２１ｎを有する。ここで、遅延モニタ１２は、特性の異なる複数のリングオシレータ１２１１〜１２１ｎの所定期間当たりの発振回数（信号伝搬時間に相当）をモニタすることによって、内部回路１０におけるクリティカルパスの信号伝搬時間が許容範囲内であるか否かをモニタしている。
カウント部１２２は、発振部１２１による所定期間当たりの発振回数をカウントする。具体的には、カウント部１２２は、ｎ個のカウンタ１２２１〜１２２ｎを有する。カウンタ１２２１〜１２２ｎは、それぞれリングオシレータ１２１１〜１２１ｎによる所定期間当たりの発振回数をカウントする。なお、電源電圧ＶＤＤが低下すると、リングオシレータの周波数が低下するため、所定期間あたりの発振回数は減少する。
比較部１２３は、カウント部１２２のカウント値と、事前に設定された閾値ＴＲと、を比較する。具体的には、比較部１２３は、ｎ個の比較回路１２３１〜１２３ｎを有する。比較回路１２３１〜１２３ｎは、それぞれカウンタ１２２１〜１２２ｎのカウント値と、それらに対応して事前に設定されたｎ個の閾値ＴＲと、を比較する。
判定部１２４は、比較部１２３の比較結果に応じたリセット信号ＤＲＳＴを出力する。具体的には、判定部１２４は、ｎ個の判定回路１２４１〜１２４ｎと、ＡＮＤ回路１２５と、を有する。判定回路１２４１〜１２４ｎは、それぞれ比較回路１２３１〜１２３ｎの比較結果に応じた判定結果を出力する。
例えば、判定回路１２４１〜１２４ｎは、それぞれ、カウンタ１２２１〜１２２ｎのカウント値がそれらに対応する閾値ＴＲより高い場合、Ｈレベルの判定結果を出力し、カウンタ１２２１〜１２２ｎのカウント値がそれらに対応する閾値ＴＲ以下の場合、Ｌレベルの判定結果を出力する。なお、判定回路１２４１〜１２４ｎは、それぞれ、カウント値が閾値ＴＲ以下になった回数が所定回数に達した場合に、Ｌレベルの判定結果を出力するようにしてもよい。
ＡＮＤ回路１２５は、判定回路１２４１〜１２４ｎのそれぞれの判定結果の論理積をリセット信号ＤＲＳＴとして出力する。例えば、ＡＮＤ回路１２５は、判定回路１２４１〜１２４ｎが何れもＨレベルの場合に、リセット信号ＤＲＳＴをインアクティブ（Ｈレベル）に維持し、判定回路１２４１〜１２４ｎの何れか一つでもＬレベルになった場合に、リセット信号ＤＲＳＴをアクティブ（Ｌレベル）にする。
フラグ格納レジスタ１３１は、リセット信号ＤＲＳＴがアクティブになった場合にその情報（エラーフラグ）を格納する。なお、フラグ格納レジスタ１３１に格納された情報は、内部回路１０が初期化された場合にも保持される。
図２に戻り、説明を続ける。
ＡＮＤ回路１３は、電圧モニタ１１のリセット信号ＶＲＳＴ及び遅延モニタ１２のリセット信号ＤＲＳＴの論理積を出力する。リセット制御回路１４は、ＡＮＤ回路１３の出力信号に応じたリセット信号ＲＳＴを出力する。リセット信号ＲＳＴは、アクティブ時（Ｌレベル時）にＶＤＤ駆動領域１の回路を初期化するとともに、エラー発生の有無を知らせるエラー信号ＥＲＲとして半導体システムＳＹＳ１の外部に出力される。なお、リセット制御回路１４は、不要であれば設けられていなくてもよい。その場合、ＡＮＤ回路１３の出力がリセット信号ＲＳＴとして用いられる。
周波数情報格納レジスタ１５には、メインオシレータ１７に設定される周波数の情報が例えばＣＰＵから与えられて格納される。制御回路１６は、周波数情報格納レジスタ１５に格納された周波数情報に基づいてメインオシレータ１７を発振させる。それにより、メインオシレータ１７は、制御回路１６によって指定された周波数のクロック信号ＣＬＫを出力する。このクロック信号ＣＬＫは、内部回路１０、遅延モニタ１２及びクロックモニタ１９等に供給される。
クロックモニタ１９は、メインオシレータ１７からのクロック信号ＣＬＫが所望の周波数を有しているか否かをモニタする。クロックモニタ１９によるクロック信号ＣＬＫの動作確認後、かつ、遅延モニタ１２の自己診断後、例えばＣＰＵは、動作クロックを、内蔵発振器ｉＯＣＯによる低速クロック信号から、メインオシレータ１７からのクロック信号ＣＬＫをＰＬＬを用いて逓倍することにより生成された高速クロック信号、に切り替える。
なお、周波数情報格納レジスタ１５に格納された周波数の情報は、遅延モニタ１２から自己診断後に出力されるロック信号ＬＫによってロックされる。それにより、電源電圧ＶＤＤの低下によってメインオシレータ１７が意図しない周波数で発振することを防ぐことができる。
（遅延モニタ１２の具体例）
遅延モニタ１２について具体例を挙げてさらに詳細に説明する。
図５は、発振部１２１の具体例を示すブロック図である。
図５の例では、発振部１２１が、４個のリングオシレータ１２１１〜１２１４を有している。例えば、リングオシレータ１２１１は、内部回路１０に用いられる３種類の閾値電圧のトランジスタのうち最も低い閾値電圧ＬＶＴのトランジスタによって構成されている。リングオシレータ１２１２は、中間の閾値電圧ＳＶＴのトランジスタによって構成されている。リングオシレータ１２１３は、最も高い閾値電圧ＨＶＴのトランジスタによって構成されている。リングオシレータ１２１４は、リングオシレータ１２１１〜１２１３の温度依存性とは逆の温度依存性を有するように構成されている。なお、リングオシレータ１２１４は、リングオシレータ１２１１〜１２１３の温度依存性とは逆の温度依存性を有するクリティカルパスが存在することを想定して設けられている。
図６は、高温ワースト条件での各リングオシレータ１２１１〜１２１４の動作速度と温度との関係を示す図である。図７は、低温ワースト条件での各リングオシレータ１２１１〜１２１４の動作速度と温度との関係を示す図である。なお、リングオシレータの動作速度とは動作周波数のことであり、動作速度が速いほど所定期間当たりの発振回数（カウント値）は大きくなり、動作速度が遅いほど所定期間当たりの発振回数（カウント値）は小さくなる。
図６に示す高温ワースト条件では、リングオシレータ１２１１〜１２１３の動作速度は、温度の上昇に伴って遅くなり、温度の低下に伴って速くなる。ただし、例外として、それらと逆の温度依存性を有するリングオシレータ１２１４の動作速度は、その逆となる。
そのため、リングオシレータ１２１１〜１２１３の発振回数に対応して設定される閾値決定のためのトリミングは、動作速度が最も遅くなる高温時（１２５℃）に行われる。それに対し、リングオシレータ１２１４の発振回数に対応して設定される閾値決定のためのトリミングは、動作速度が最も遅くなる低温時（−４０℃）に行われる。
図７に示す低温ワースト条件では、リングオシレータ１２１１〜１２１３の動作速度は、温度の上昇に伴って速くなり、温度の低下に伴って遅くなる。ただし、例外として、それらと逆の温度依存性を有するリングオシレータ１２１４の動作速度は、その逆となる。
そのため、リングオシレータ１２１１〜１２１３の発振回数に対応して設定される閾値決定のためのトリミングは、動作速度が最も遅くなる低温時（−４０℃）に行われる。それに対し、リングオシレータ１２１４の発振回数に対応して設定される閾値決定のためのトリミングは、動作速度が最も遅くなる高温時（１２５℃）に行われる。
（リングオシレータ１２１１〜１２１３の具体的構成例）
図８は、リングオシレータ１２１１の具体的構成例をリングオシレータ１２１１ａとして示す図である。なお、リングオシレータ１２１１ａは、最も低い閾値電圧ＬＶＴのトランジスタにより構成されている。
図８に示すように、リングオシレータ１２１１ａは、５組のＮＡＮＤ回路ＮＤ１〜ＮＤ５及びＮＯＲ回路ＮＲ１〜ＮＲ５と、ＮＡＮＤ回路ＮＤ０と、バッファＢＦ１と、を有する。なお、ＮＡＮＤ回路及びＮＯＲ回路の組数は、５組に限られず、任意の組数に変更可能である。
ＮＡＮＤ回路ＮＤ１〜ＮＤ５及びＮＯＲ回路ＮＲ１〜ＮＲ５は、リング状に交互に設けられている。ＮＡＮＤ回路ＮＤ０は、ＮＡＮＤ回路ＮＤ１〜ＮＤ５及びＮＯＲ回路ＮＲ１〜ＮＲ５によって形成されたリング上に設けられ、外部からのイネーブル信号Ｅｎによって発振の有無を制御する。バッファＢＦ１は、リング上のノードの電圧を発振信号として出力する。
ここで、リングオシレータ１２１１ａは、経年劣化による精度誤差を抑制するため、非対称構造を採用している。具体的には、各ＮＯＲ回路ＮＲ１〜ＮＲ５のドライブ能力を、各ＮＡＮＤ回路ＮＤ１〜ＮＤ５のドライブ能力よりも例えば９倍程度大きくしている。また、経年劣化において支配的なＮＢＴＩ(Negative Bias Temperature Instability)劣化の影響を小さくするため、ＰＭＯＳトランジスタのドライブ能力を大きくすることにより、発振信号の１周期に占める立ち上がり期間の割合を小さくしている。それにより、リングオシレータ１２１１ａは、経年劣化において支配的なＮＢＴＩ劣化による精度誤差の増大を抑制することができる。
なお、ＨＣＩ(Hot Carrier Injection)劣化は、ＮＭＯＳトランジスタにおいて起こりやすく、発振信号の立ち下がり期間の劣化を引き起こす可能性がある。しかしながら、立ち下がり期間の長いＮＡＮＤ回路では、複数のＮＭＯＳトランジスタが縦積みされており、各ＮＭＯＳトランジスタのソース−ドレイン間電圧が小さいため、ＨＣＩ劣化の影響を受けにくい。そのため、リングオシレータ１２１１ａは、ＨＣＩ劣化による精度誤差の増大を抑制することができる。
リングオシレータ１２１２，１２１３の構成については、それぞれ閾値電圧ＳＶＴ，ＨＶＴのトランジスタにより構成されている以外、リングオシレータ１２１２ａの場合と同様であるため、その説明を省略する。
（リングオシレータ１２１４の第１の具体的構成例）
図９は、リングオシレータ１２１４の第１の具体的構成例をリングオシレータ１２１４ａとして示す図である。図９の例では、高温ワーストの温度依存性を有するトランジスタを用いて、その逆の温度依存性を有するリングオシレータ１２１４ａを実現している。
図９に示すように、リングオシレータ１２１４ａは、５組のＮＡＮＤ回路ＮＤ１〜ＮＤ５及びＮＯＲ回路ＮＲ１〜ＮＲ５と、レベルシフタＬＳ１と、インバータＩＶ１と、ＰＭＯＳトランジスタ（以下、単にトランジスタと称す）ＭＰ１と、バッファＢＦ１と、を有する。なお、ＮＡＮＤ回路及びＮＯＲ回路の組数は、５組に限られず、任意の組数に変更可能である。
ＮＡＮＤ回路ＮＤ１〜ＮＤ５及びＮＯＲ回路ＮＲ１〜ＮＲ５は、リング状に交互に設けられている。レベルシフタＬＳ１は、ＮＡＮＤ回路ＮＤ１〜ＮＤ５及びＮＯＲ回路ＮＲ１〜ＮＲ５によって形成されたリング上に設けられ、外部からのイネーブル信号Ｅｎによってレベルシフトの有無（即ち、発振の有無）を制御する。インバータＩＶ１は、レベルシフタＬＳ１の出力の反転信号を出力する。図９の例では、レベルシフタＬＳ１及びインバータＩＶ１は、ＮＯＲ回路ＮＲ２とＮＡＮＤ回路ＮＤ３との間に設けられている。トランジスタＭＰ１は、電源電圧ＶＤＤのラインと中間電圧ＶＭのラインとの間にダイオード接続されている。ＮＯＲ回路ＮＲ２は、電源電圧ＶＤＤの代わりに中間電圧ＶＭによって駆動されている。バッファＢＦ１は、リング上のノードの電圧を発振信号として出力する。
ここで、高温時には、ダイオードの降下電圧Ｖｆが小さくなり、中間電圧ＶＭが大きくなるため、ＮＯＲ回路ＮＲ２への電流供給量が増加する。その結果、リングオシレータ１２１４ａの発振周波数は増加する。それに対し、低温時には、ダイオードの降下電圧Ｖｆが大きくなり、中間電圧ＶＭが小さくなるため、ＮＯＲ回路ＮＲ２への電流供給量が減少する。その結果、リングオシレータ１２１４ａの発振周波数は減少する。つまり、リングオシレータ１２１４ａは、高温ワーストの条件下にもかかわらず、温度の低下に伴って発振周波数（所定期間当たりの発振回数）が減少するという低温ワーストの温度依存性を持たせることができる。
（リングオシレータ１２１４の第２の具体的構成例）
図１０は、リングオシレータ１２１４の第２の具体的構成例をリングオシレータ１２１４ｂとして示す図である。図１０の例では、低温ワーストの温度依存性を有するトランジスタを用いて、その逆の温度依存性を有するリングオシレータ１２１４ｂを実現している。
図１０に示すように、リングオシレータ１２１４ｂは、５組のＮＡＮＤ回路ＮＤ１〜ＮＤ５及びＮＯＲ回路ＮＲ１〜ＮＲ５と、ＮＡＮＤ回路ＮＤ０と、抵抗素子Ｒ１，Ｒ２と、バッファＢＦ１と、を有する。なお、ＮＡＮＤ回路及びＮＯＲ回路の組数は、５組に限られず、任意の組数に変更可能である。
ＮＡＮＤ回路ＮＤ１〜ＮＤ５及びＮＯＲ回路ＮＲ１〜ＮＲ５は、リング状に交互に設けられている。ＮＡＮＤ回路ＮＤ０は、ＮＡＮＤ回路ＮＤ１〜ＮＤ５及びＮＯＲ回路ＮＲ１〜ＮＲ５によって形成されたリング上に設けられ、外部からのイネーブル信号Ｅｎによって発振の有無を制御する。抵抗素子Ｒ１，Ｒ２もリング上に設けられている。バッファＢＦ１は、リング上のノードの電圧を発振信号として出力する。
ここで、高温時には、抵抗素子Ｒ１，Ｒ２の信号伝搬遅延が大きくなるため、リングオシレータ１２１４ｂの発振周波数は減少する。それに対し、低温時には、抵抗素子Ｒ１，Ｒ２の信号伝搬遅延が小さくなるため、リングオシレータ１２１４ｂの発振周波数は増加する。つまり、リングオシレータ１２１４ｂは、低温ワーストの条件化にもかかわらず、温度の上昇に伴って発振周波数（所定期間当たりの発振回数）が減少するという高温ワーストの温度依存性を持たせることができる。
（半導体システムＳＹＳ１の動作）
続いて、半導体システムＳＹＳ１の動作について説明する。
図１１は、半導体システムＳＹＳ１のスタートアップ動作を示すフローチャートである。
図１１に示すように、半導体システムＳＹＳ１のスタートアップ動作では、
まず、電源電圧ＶＤＤの起動後（ステップＳ１０１）、内部回路１０内のＣＰＵによって電圧モニタ（ＶＭＯＮ）１１の自己診断が行われる（ステップＳ１０２）。診断結果に問題があれば（ステップＳ１０２のＮＯ）、電圧モニタ１１が故障していると判定され（ステップＳ１０３）、動作が終了する。診断結果に問題が無ければ（ステップＳ１０２のＹＥＳ）、電圧モニタ１１はモニタ動作を開始する（ステップＳ１０４）。
その後、ＣＰＵによってクロックモニタ（ＣＬＭＯＮ）１９の自己診断が行われる（ステップＳ１０５）。診断結果に問題があれば（ステップＳ１０５のＮＯ）、クロックモニタ１９が故障していると判定され（ステップＳ１０６）、動作が終了する。診断結果に問題が無ければ（ステップＳ１０５のＹＥＳ）、クロックモニタ１９はモニタ動作を開始する（ステップＳ１０７）。
その後、クロックモニタ１９により、メインオシレータ１７により生成されたクロック信号ＣＬＫの周波数診断が行われる（ステップＳ１０８）。クロック信号ＣＬＫの周波数が所望の周波数でない場合（ステップＳ１０８のＮＯ）、メインオシレータ１７が故障していると判定され（ステップＳ１０９）、動作が終了する。クロック信号ＣＬＫの周波数が所望の周波数である場合（ステップＳ１０８のＹＥＳ）、即ち、遅延モニタ（ＤＭＯＮ）１２に供給される電源電圧ＶＤＤ及びクロック信号ＣＬＫが正常であると判定された場合、ＣＰＵによって遅延モニタ（ＤＭＯＮ）１２の自己診断が行われる（ステップＳ１１０）。
遅延モニタ１２の自己診断の結果に問題があれば（ステップＳ１１０のＮＯ）、遅延モニタ１２が故障していると判定され（ステップＳ１１１）、動作が終了する。遅延モニタ１２の自己診断の結果に問題が無ければ（ステップＳ１１０のＹＥＳ）、遅延モニタ１２はモニタ動作を開始する（ステップＳ１１２）。つまり、全てのモニタ回路によるモニタ動作が開始される。
それにより、ＣＰＵは、動作クロックを、内蔵発振器ｉＯＣＯによる低速クロック信号から、メインオシレータ１７からのクロック信号ＣＬＫを逓倍することにより生成された高速クロック信号、に切り替える（ステップＳ１１３）。それにより、半導体システムＳＹＳ１は、各モニタ回路によるモニタ動作を含む通常動作を行うことが可能となる。
（遅延モニタ１２の自己診断方法の具体例）
図１２は、遅延モニタ１２の自己診断方法の具体例を示すフローチャートである。
図１２に示すように、遅延モニタ１２の自己診断では、カウントチェック及びエラー検出チェックの２つのチェックが行われる。
カウントチェックでは、発振部１２１の各リングオシレータ、及び、カウント部１２２の各カウンタの自己診断が行われる。まず、リングオシレータの発振を開始させて（ステップＳ２０１）、カウンタのカウント値の上限を超える発振回数の経過後に、発振を停止させる（ステップＳ２０２）。ここで、カウンタによるカウントがオーバーフローしなかった場合（ステップＳ２０３のＮＯ）、リングオシレータ及びカウンタの何れかが故障していると判定される（ステップＳ２０４）。それに対し、カウンタによるカウントがオーバーフローした場合（ステップＳ２０３のＹＥＳ）、リングオシレータ及びカウンタが何れも正常であると判定され、次のエラー検出チェックに進む。
エラー検出チェックでは、比較部１２３の各比較回路、及び、判定部１２４の各判定回路の自己診断が行われる。まず、リングオシレータの発振を開始させて（ステップＳ２０５）、所定期間経過後に、発振を停止させる（ステップＳ２０６）。その後、所定期間当たりの発振回数（カウンタによるカウント値）と、意図的にエラーとなるように設定された閾値ＴＲと、を比較し、エラーが発生するか否かを判定する（ステップＳ２０７）。ここで、判定回路による判定結果がエラーを示さなかった場合（ステップＳ２０７のＮＯ）、比較回路及び判定回路の何れかが故障していると判定される（ステップＳ２０８）。それに対し、判定回路による判定結果がエラーを示した場合（ステップＳ２０７のＹＥＳ）、比較回路及び判定回路が何れも正常であると判定され、遅延モニタ１２の自己診断が完了する。
（各モニタ回路によるモニタリングの流れ）
続いて、各モニタ回路によるモニタリングの流れについて説明する。
図１３は、各モニタ回路によるモニタリングの流れを示すフローチャートである。
図１３に示すように、まず、電圧モニタ１１及び遅延モニタ１２以外のモニタ回路等によってエラーが検出されエラーフラグが立ち上がった場合（ステップＳ３０１のＹＥＳ）、ＶＤＤ駆動領域１内の回路（内部回路１０及び遅延モニタ１２等）がリセットされる（ステップＳ３０２）。このエラーフラグが立ち上がっていない場合において（ステップＳ３０１のＮＯ）、電圧モニタ１１によってエラーが検出されエラーフラグが立ち上がった場合（ステップＳ３０３のＹＥＳ）、電圧モニタ１１によってＶＤＤ駆動領域１内の回路がリセットされる（ステップＳ３０４）。電圧モニタ１１によるエラーフラグが立ち上がっていない場合において（ステップＳ３０３のＮＯ）、遅延モニタ１２によってエラーが検出されエラーフラグが立ち上がった場合（ステップＳ３０５のＹＥＳ）、遅延モニタ１２によってＶＤＤ駆動領域１内の回路がリセットされる（ステップＳ３０６）。遅延モニタ１２によるエラーフラグが立ち上がっていない場合（ステップＳ３０５のＮＯ）、何れのエラーフラグも立ち上がっていないため、半導体システムＳＹＳ１による通常動作は継続される。
（タイミングチャート）
続いて、図１４を用いて、半導体システムＳＹＳ１の動作の一例を説明する。
図１４は、半導体システムＳＹＳ１の動作の一例を示すタイミングチャートである。
図１４の例では、まず、電源電圧ＶＤＤが起動すると（時刻ｔ０）、ＶＤＤ駆動領域１の端子リセット（Ｔｅｒｍｉｎａｌ ｒｅｓｅｔ）が解除され（時刻ｔ１）、それに伴って、ＶＤＤ駆動領域１内部のリセット（Ｉｎｔｅｒｎａｌ ｒｅｓｅｔ）が解除される（時刻ｔ２）。それにより、内部回路１０に設けられたＣＰＵは、内蔵発振器ｉＯＣＯによる低速クロック信号に同期して動作を開始する（時刻ｔ２）。このとき、メインオシレータ（Ｍａｉｎ ＯＳＣ）１７による発振も開始される（時刻ｔ２）。
その後、ＣＰＵによって電圧モニタ（ＶＭＯＮ）１１の自己診断が行われる（時刻ｔ３）。電圧モニタ１１は、診断結果に問題がないと確認された後、モニタ動作を開始する（時刻ｔ４）。このとき、図示されていないが、クロックモニタ（ＣＬＭＯＮ）１９の自己診断も行われ、自己診断後のクロックモニタ１９を用いることにより、メインオシレータ１７からのクロック信号ＣＬＫの周波数診断が行われる。
遅延モニタ（ＤＭＯＮ）１２に供給される電源電圧ＶＤＤ及びクロック信号ＣＬＫが正常であると確認された後、ＣＰＵによって遅延モニタ１２の自己診断が行われる（時刻ｔ５）。遅延モニタ１２は、診断結果に問題がないと確認された後、モニタ動作を開始する（時刻ｔ６）。つまり、全てのモニタ回路によるモニタ動作が開始される。
それにより、ＣＰＵは、動作クロックを、内蔵発振器ｉＯＣＯによる低速クロック信号から、メインオシレータ１７からのクロック信号ＣＬＫを逓倍することにより生成された高速クロック信号、に切り替える。また、エラー信号ＥＲＲもクリアされる。つまり、半導体システムＳＹＳ１は、各モニタ回路によるモニタ動作を含む通常動作を開始する。
ここで、電源電圧ＶＤＤの低下により、内部回路１０におけるクリティカルパスの信号伝搬時間が、許容される最長伝搬時間以上になると（時刻ｔ７）、遅延モニタ１２はエラーを検出してリセット信号ＤＲＳＴをアクティブ（Ｌレベル）にする（時刻ｔ８）。そのため、リセット信号ＲＳＴ及びエラー信号ＥＲＲもアクティブ（Ｌレベル）になる（時刻ｔ８）。それにより、ＶＤＤ駆動領域１内部のリセット信号がアクティブ（Ｌレベル）になるため、ＣＰＵを備えた内部回路１０及び遅延モニタ１２が初期化される。ただし、遅延モニタ１２のフラグ格納レジスタ１３１に格納されたエラーフラグは保持される。
その後、一定期間が経過すると、リセット信号ＤＲＳＴが解除され（時刻ｔ９）、リセット信号ＲＳＴが解除され（時刻ｔ１０）、さらに、内部リセット信号が解除される（時刻ｔ１１）。そして、再び、ＣＰＵは、内蔵発振器ｉＯＣＯによる低速クロック信号に同期して動作を開始する（時刻ｔ１１）。このとき、メインオシレータ１７による発振も開始される（時刻ｔ１１）。ここで、エラーフラグが格納されている遅延モニタ１２についてのみ、再び自己診断が行われる。なお、その際、エラーフラグはクリアされる（時刻ｔ１２以降）。
半導体システムＳＹＳ１では、このような動作が繰り返される。
（遅延モニタとクリティカルパスとの関係）
図１５は、遅延モニタの検出精度と、監視対象回路のクリティカルパスと、の関係を示す図である。図１５を参照すると、内部回路１０の最低動作電圧Ｖｄｄｍｉｎ＿ｃは経年劣化分を考慮して抽出されている。この最低動作電圧Ｖｄｄｍｉｎ＿ｃにマージンを付加したものが、閾値ＴＲ相当の電圧となる。ここで、上述のように、遅延モニタ１２は、経年劣化による精度誤差ができるだけ小さくなるように構成されている。そのため、遅延モニタ１２によるエラー検出時の電源電圧ＶＤＤを、常に電圧モニタ１１により検出可能な電源電圧ＶＤＤの下限値以下とすることが可能になる。
なお、図１６に示すように、トリミングにより最低動作電圧Ｖｄｄｍｉｎ＿ｃを抽出する代わりに、過去の事例等に基づいて適当に決定された最低動作電圧Ｖｄｄｍｉｎ＿ｃが用いられてもよい。
以上のように、上記実施の形態１にかかる半導体システムＳＹＳ１では、電圧モニタ１１が、電源電圧ＶＤＤが内部回路１０の最低動作保証電圧である０．９Ｖに低下したか否かをモニタするとともに、遅延モニタ１２が、電圧モニタ１１の精度誤差範囲である０．８Ｖ〜０．９Ｖの電圧範囲においても、内部回路１０におけるクリティカルパスの信号伝搬時間が許容範囲内であるか否かをモニタする。つまり、遅延モニタ１２は、電圧モニタ１１に精度誤差がある場合でも、電源電圧ＶＤＤが内部回路１０の実際の最低動作電圧に達したか否かを精度良くモニタすることができる。
それにより、電圧モニタ１１の精度誤差を考慮せずに小さな電圧マージンで内部回路１０の設計を行うことが可能になる。つまり、本実施の形態では、内部回路１０は電源電圧ＶＤＤが０．９Ｖ以上の場合に少なくとも動作するように設計されればよい。その結果、内部回路１０は、設計制約の緩和により、動作周波数を向上させることができる。
なお、特許文献２に開示された構成は、リングオシレータを用いて伝搬遅延時間を計測することにより電源電圧を監視している。しかしながら、特許文献２の構成では、電源電圧の低下により、リングオシレータ自体の動作が不能になる可能性がある。つまり、リングオシレータ自体の最低動作電圧を保証することができない。また、リングオシレータの経年劣化によりモニタ精度の誤差が大きくなってしまう。それに対し、上記実施の形態１，２に係る半導体システムＳＹＳ１では、リングオシレータを備えた遅延モニタ１２の最低動作電圧は、電圧モニタ１１によって保証されている。また、リングオシレータは、経年劣化による精度誤差を抑制するように構成されている。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
例えば、遅延モニタ１２は、リングオシレータを用いた構成に限られず、遅延線などを用いた構成に適宜変更可能である。以下、遅延モニタ１２の変形例を簡単に説明する。
（遅延モニタ１２の変形例）
図１７は、遅延モニタ１２の変形例を遅延モニタ２２として示す図である。
図１７に示す遅延モニタ２２は、図４に示す遅延モニタ１２と比較して、発振部１２１に代えて遅延回路部２２１を有し、カウント部１２２に代えてタイムデジタル変換部２２２を有する。
遅延回路部２２１は、特性の異なるｎ本の遅延線２２１１〜２２１ｎを有する。ここで、遅延モニタ２２は、特性の異なる複数の遅延線２２１１〜２２１ｎのそれぞれに信号が入力されてから出力されるまでの時間（信号伝搬時間）をモニタすることによって、内部回路１０におけるクリティカルパスの信号伝搬時間が許容範囲内であるか否かをモニタしている。
タイムデジタル変換部２２２は、ｎ個の変換回路２２２１〜２２２ｎを有する。変換回路２２２１〜２２２ｎは、それぞれ、遅延線２２１１〜２２１ｎの信号伝搬時間をデジタル値に変換する。そして、比較部１２３は、タイムデジタル変換部２２２のデジタル値と、事前に設定された閾値と、を比較する。
遅延モニタ２２のその他の構成については、基本的には遅延モニタ１２の場合と同様であるため、その説明を省略する。
また、例えば、上記の実施の形態１に係る半導体装置では、半導体基板、半導体層、拡散層（拡散領域）などの導電型（ｐ型もしくはｎ型）を反転させた構成としてもよい。そのため、ｎ型、及びｐ型の一方の導電型を第１の導電型とし、他方の導電型を第２の導電型とした場合、第１の導電型をｐ型、第２の導電型をｎ型とすることもできるし、反対に第１の導電型をｎ型、第２の導電型をｐ型とすることもできる。
１ ＶＤＤ駆動領域
２ ＳＶＣＣ駆動領域
３ ＶＣＣ駆動領域
１０ 内部回路（監視対象回路）
１１ 電圧モニタ
１２ 遅延モニタ
１３ ＡＮＤ回路
１４ リセット制御回路
１５ 周波数情報格納レジスタ
１６ 制御回路
１７ メインオシレータ
１８ フラッシュメモリ
１９ クロックモニタ
１１１ 電圧比較器
１１２ 基準電圧生成部
１１３ 制御回路
１１４ 設定情報格納レジスタ
１１５ フラグ格納レジスタ
１２１ 発振部
１２２ カウント部
１２３ 比較部
１２４ 判定部
１２５ ＡＮＤ回路
１２６ 設定情報格納レジスタ
１２７ 閾値格納レジスタ
１２８ ラッチ回路
１２９ ラッチ回路
１３０ 制御回路
１３１ フラグ格納レジスタ
１２１１〜１２１ｎ リングオシレータ
１２２１〜１２２ｎ カウンタ
１２３１〜１２３ｎ 比較回路
１２４１〜１２４ｎ 判定回路
２２１ 遅延回路部
２２２ タイムデジタル変換部
２２１１〜２２１ｎ 遅延線
２２２１〜２２２ｎ 変換回路
ＢＦ１ バッファ
ＩＶ１ インバータ
ＬＳ１ レベルシフタ
ＭＰ１ ＰＭＯＳトランジスタ
ＮＤ０ ＮＡＮＤ回路
ＮＤ１〜ＮＤ５ ＮＡＮＤ回路
ＮＲ１〜ＮＲ５ ＮＯＲ回路
Ｒ１，Ｒ２ 抵抗素子
ＳＹＳ１ 半導体システム

Claims (8)

  1. 監視対象回路に供給される第１電源電圧とは異なる第２電源電圧によって駆動され、前記第１電源電圧をモニタする電圧モニタと、
    前記第１電源電圧によって駆動され、前記監視対象回路におけるクリティカルパスの信号伝搬時間をモニタする遅延モニタと、
    を備え、
    前記遅延モニタは、
    前記第１電源電圧によって駆動される遅延情報生成部を備え、
    前記遅延情報生成部により生成される遅延情報をモニタすることにより、前記監視対象回路におけるクリティカルパスの信号伝搬時間をモニタし、
    前記遅延情報生成部は、
    第１電源電圧によって駆動される第１リングオシレータを有し、
    前記遅延モニタは、
    前記第１リングオシレータから出力される発振信号の所定期間当たりの発振回数をカウントする第１カウンタと、
    前記第１カウンタのカウント値と第１閾値とを比較する第１比較回路と、
    前記第１比較回路による比較結果に基づいて、前記監視対象回路におけるクリティカルパスの信号伝搬時間が許容範囲内であるか否かを判定する第１判定回路と、
    をさらに備え、
    前記第１リングオシレータは、
    リング状に交互に設けられた複数のＮＯＲ回路及び複数のＮＡＮＤ回路を有し、
    前記複数のＮＯＲ回路のそれぞれの駆動能力が、前記複数のＮＡＮＤ回路のそれぞれの駆動能力より大きい、
    半導体装置。
  2. 前記第１判定回路は、前記第１カウンタのカウント値が前記第１閾値より高い場合には、前記監視対象回路におけるクリティカルパスの信号伝搬時間が許容範囲内であると判定し、前記第１カウンタのカウント値が前記第１閾値以下である場合には、前記監視対象回路におけるクリティカルパスの信号伝搬時間が許容範囲外であると判定する、
    請求項１に記載の半導体装置。
  3. 前記第１判定回路は、前記第１カウンタのカウント値が前記第１閾値以下になった回数が所定回数に達した場合に、前記監視対象回路におけるクリティカルパスの信号伝搬時間が許容範囲外であると判定する、
    請求項２に記載の半導体装置。
  4. 前記第１リングオシレータは、
    前記複数のＮＯＲ回路及び前記複数のＮＡＮＤ回路のうちの何れかの回路の高電位側電圧端子と、前記第１電源電圧が供給される電源電圧端子と、の間に設けられたダイオードと、
    前記何れかの回路の出力信号の電圧範囲を、前記第１電源電圧及び接地電圧の範囲までシフトさせる、レベルシフタと、
    をさらに備えた、請求項１に記載の半導体装置。
  5. 前記第１リングオシレータは、
    前記複数のＮＯＲ回路及び前記複数のＮＡＮＤ回路によって形成されたリング上に設けられた抵抗素子をさらに備えた、請求項１に記載の半導体装置。
  6. 監視対象回路に供給される第１電源電圧とは異なる第２電源電圧によって駆動され、前記第１電源電圧をモニタする電圧モニタと、
    前記第１電源電圧によって駆動され、前記監視対象回路におけるクリティカルパスの信号伝搬時間をモニタする遅延モニタと、
    を備え、
    前記遅延モニタは、
    前記第１電源電圧によって駆動される遅延情報生成部を備え、
    前記遅延情報生成部により生成される遅延情報をモニタすることにより、前記監視対象回路におけるクリティカルパスの信号伝搬時間をモニタし、
    前記遅延情報生成部は、
    第１電源電圧によって駆動される第１リングオシレータを有し、
    前記遅延モニタは、
    前記第１リングオシレータから出力される発振信号の所定期間当たりの発振回数をカウントする第１カウンタと、
    前記第１カウンタのカウント値と第１閾値とを比較する第１比較回路と、
    前記第１比較回路による比較結果に基づいて、前記監視対象回路におけるクリティカルパスの信号伝搬時間が許容範囲内であるか否かを判定する第１判定回路と、
    をさらに備え、
    前記遅延情報生成部は、
    前記第１電源電圧によって駆動され、前記第１リングオシレータとは温度依存性の異なる第２リングオシレータをさらに有し、
    前記遅延モニタは、
    前記第２リングオシレータから出力される発振信号の所定期間当たりの発振回数をカウントする第２カウンタと、
    前記第２カウンタのカウント値と第２閾値とを比較する第２比較回路と、
    前記第２比較回路の比較結果に基づいて、前記監視対象回路におけるクリティカルパスの信号伝搬時間が許容範囲内であるか否かを判定する第２判定回路と、
    をさらに備えた、
    半導体装置。
  7. 前記第２リングオシレータは、
    前記第１リングオシレータと逆の温度依存性を有する、
    請求項６に記載の半導体装置。
  8. 監視対象回路に供給される第１電源電圧とは異なる第２電源電圧によって駆動され、前記第１電源電圧をモニタする電圧モニタと、
    前記第１電源電圧によって駆動され、前記監視対象回路におけるクリティカルパスの信号伝搬時間をモニタする遅延モニタと、
    を備え、
    前記遅延モニタは、
    前記第１電源電圧によって駆動される遅延情報生成部を備え、
    前記遅延情報生成部により生成される遅延情報をモニタすることにより、前記監視対象回路におけるクリティカルパスの信号伝搬時間をモニタし、
    前記遅延情報生成部は、
    前記第１電源電圧によって駆動され、入力信号に応じた出力信号を出力する第１信号伝搬経路を有し、
    前記遅延モニタは、
    前記第１信号伝搬経路に入力信号が入力されてから出力信号が出力されるまでの時間をデジタル信号に変換する第１変換回路と、
    前記第１変換回路による変換結果と第１閾値とを比較する第１比較回路と、
    前記第１比較回路による比較結果に基づいて、前記監視対象回路におけるクリティカルパスの信号伝搬時間が許容範囲内であるか否かを判定する第１判定回路と、
    をさらに備えた、
    半導体装置。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109194313B (zh) * 2018-08-16 2022-08-26 潍坊歌尔微电子有限公司 存储单元访问控制系统、方法和设备
US11531385B2 (en) 2018-09-17 2022-12-20 Samsung Electronics Co., Ltd. Voltage droop monitoring circuits, system-on chips and methods of operating the system-on chips
US11443073B2 (en) * 2018-12-17 2022-09-13 Intel Corporation Techniques for preventing voltage tampering of security control circuits
US11258447B2 (en) 2020-02-20 2022-02-22 Apple Inc. Integration of analog circuits inside digital blocks
JP7391787B2 (ja) 2020-07-28 2023-12-05 ルネサスエレクトロニクス株式会社 半導体装置
CN114545192B (zh) * 2020-11-27 2024-01-26 上海寒武纪信息科技有限公司 量化静态延迟时序的测试电路
US11947672B2 (en) * 2021-03-02 2024-04-02 Nxp B.V. Voltage glitch detection circuit
CN116800227A (zh) * 2022-03-18 2023-09-22 长鑫存储技术有限公司 环形振荡器及测试方法
US11764762B1 (en) * 2022-08-29 2023-09-19 Qualcomm Incorporated Ring oscillator with stages implemented to assess PFET-NFET process performance

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3036290B2 (ja) 1993-04-08 2000-04-24 日本電気株式会社 パワー・オン・リセット回路
JP3579109B2 (ja) 1995-04-03 2004-10-20 ビステオン・ジャパン株式会社 Ｃｐｕの電源電圧監視回路
JP4457423B2 (ja) * 1999-01-20 2010-04-28 ソニー株式会社 電源電圧制御装置
JP2002100967A (ja) * 2000-03-17 2002-04-05 Sony Corp 電源電圧制御装置、半導体装置およびその駆動方法
KR100675009B1 (ko) * 2006-02-01 2007-01-29 삼성전자주식회사 데이터 지연 조절 회로 및 방법
CN101606319B (zh) * 2006-12-28 2012-06-20 日本电气株式会社 半导体集成电路器件和电源电压控制系统
WO2008099878A1 (ja) * 2007-02-14 2008-08-21 Nec Corporation 半導体集積回路装置
JP2010270643A (ja) 2009-05-20 2010-12-02 Fujitsu Ten Ltd エンジン始動制御装置
JP2011061518A (ja) * 2009-09-10 2011-03-24 Renesas Electronics Corp 半導体集積回路およびその動作方法
JP2011066791A (ja) * 2009-09-18 2011-03-31 Renesas Electronics Corp 半導体集積回路装置、及び電源電圧制御方法
JP5529555B2 (ja) * 2010-01-20 2014-06-25 ルネサスエレクトロニクス株式会社 半導体集積回路、動作電圧制御方法
JP5397309B2 (ja) * 2010-04-28 2014-01-22 ミツミ電機株式会社 パワーオンリセット回路
JP5629188B2 (ja) 2010-11-12 2014-11-19 ローム株式会社 減電圧リセット回路及びこれを用いた電源装置
US8760217B2 (en) * 2011-02-25 2014-06-24 Qualcomm Incorporated Semiconductor device having on-chip voltage regulator
JP5864220B2 (ja) * 2011-11-11 2016-02-17 ルネサスエレクトロニクス株式会社 半導体集積回路

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