JP2005322860A - 半導体集積回路およびその試験方法 - Google Patents

Abstract

【課題】製造ばらつきに応じて異なる電源電圧で動作させることが可能な半導体集積回路およびその動作を保証するための試験方法を提供する。
【解決手段】半導体集積回路１０は、電源電圧の供給を受けて動作する機能ブロックに加えて、製造プロセス条件に応じた遅延特性を把握するためのプロセスモニタ回路１１と、プロセスモニタ回路１１により取得されたプロセスばらつき具合に関するデータを記憶する記憶回路１２と、記憶回路１２に記憶されたプロセスモニタ回路１１により取得されたプロセスばらつき具合に応じて、適応的に電源電圧を制御する電源電圧制御回路１３とを有する。
【選択図】 図１

Description

本発明は、半導体集積回路およびその試験方法に係り、半導体集積回路内部の遅延特性を把握するための機構を有し、供給する電源電圧を適応的に制御して低消費電力化を図る技術に関するものである。

半導体集積回路の製造プロセスにおいては、プロセス条件の変動により半導体集積回路の主要な構成要素であるトランジスタやこれを組み合わせて構成される論理ゲート等の回路素子に特性のばらつきが生じる。

たとえば、この製造ばらつきによってトランジスタのしきい値電圧がばらつく場合について考えると、製造された半導体集積回路に供給される電源電圧と動作速度にその影響が現れる。
しきい値電圧が設計した値より低めの値になるように製造されると、動作速度は速くなる。一方、しきい値電圧が設計した値より高めの値になるように製造されると、動作速度は遅くなる。

製造された半導体集積回路の出荷試験では、その動作を保証することが必要であり、最終的にその半導体集積回路が搭載されるセット商品における電源電圧と動作周波数での動作を碓認する必要がある。
すなわち、使用形態に更にマージンを考慮した電源電圧と動作周波数の出荷スペックにて出荷試験が行われる。
一般に、製造ばらつきにより動作速度が遅くなった場合においても、この出荷試験にパスするように設計される。このため、より動作速度が速くなった場合には、その出荷スペックより速い動作周波数でも、またより低い電源電圧でも動作可能であることが多い。

このような観点から、近年、製造ばらつきに応じて半導体集積回路の動作周波数や供給する電源電圧を適応的に制御する方法が報告されている（特許文献１参照）。

特許文献１に記載された技術では、テスト時に集積回路の性能に従ってグループ分けしている。
より速い速度で動作することが分かりた集積回路は、より速いクロツク周波数のパラメータで指定され、より遅い速度でしか動作しない集積回路は、より遅いクロック周波数のパラメータで指定される。同様に製造された集積回路が、異なる性能仕様を有することになる。

マイクロプロセッサや汎用メモリといった半導体集積回路では、同一の機能を持ちながら、異なる動作周波数の製品が販売され、セット商品それぞれの用途に合わせた性能仕様の半導体集積回路が選択的に搭載されるため、このようにクロック周波数によるグループ分けは有効なアプローチと言える。

特許文献２では、半導体集積回路内のクリティカルパスの遅延時間を測定し、この遅逼時間と所定の時間と比較して、遅延時間が所定の時間より速くなるように電源電圧を制御している。
特表２００２−５０５４９７号公報 特開２００１−３６００８号公報

しかしながら、特許文献１に記載の特定用途向けの半導体集積回路では、具体的な使用目的に応じた仕様があり、動作周波数によるグループ分けができない場合が多い。

また、特許文献２に記載の技術では、個々の半導体集積回路の動作限界まで電源電圧を低減することが可能であるが、供給される電源電圧が個々の集積回路により異なるため、同一の出荷スペックを決定することができず、出荷試験による動作保証が難しいという問題がある。

本発明は、かかる事情を鑑みてなされたものであり、その目的は、個々の集積回路に対して、製造ばらつきに応じて異なる電源電圧で動作させることが可能な半導体集積回路およびその動作を保証するための試験方法を提供することにある。

上記目的を達成するため、本発明の第１の観点は、電源電圧の供給を受けて動作する半導体集積回路であって、製造プロセス条件に応じた遅延特性を把握するためのプロセスモニタ回路と、上記プロセスモニタ回路により取得されたプロセスばらつき具合に関するデータを記憶する記憶回路と、上記記憶回路に記憶された上記プロセスモニタ回路により取得されたプロセスばらつき具合に応じて、適応的に電源電圧を制御する電源電圧制御回路とを有する。

好適には、上記電源電圧制御回路は、上記記憶回路に書き込まれたデータを読み出し、供給すべき電源電圧を算出し、算出した電源電圧を外部の電源電圧供給装置に要求する機能を有する。

好適には、上記電源電圧制御回路は、上記プロセスモニタ回路を起動し、上記プロセスモニタ回路から取得されるプロセスばらつき具合のデータを読み込む機能を有し、上記記憶回路から読み出したデータと上記プロセスモニタ回路から読み出したデータに基づき供給すべき電源電圧を算出し、算出した電源電圧を外部の電源電圧供給装置に要求する機能を有する。

好適には、所定周波数のクロックが供給され、上記電源電圧制御回路は、上記記憶回路に書き込まれたデータに加え、当該半導体集積回路に供給されるクロック周波数から、供給すべき電源電圧を算出する。

好適には、上記電源電圧制御回路は、プログラマブルであり、当該半導体集積回路の出荷後に供給すべき電源電圧を算出する処理を変更可能である。

好適には、上記プロセスモニタ回路は、当該半導体集積回路外部の試験装置から起動され、取得されたプロヤスばらつき具合を半導体集積回路外部に出力する機構を有する。

好適には、上記記憶回路は、所定のデータを恒久的に記憶することが可能で、上記半導体集積回路外部の試験装置から上記記憶回路にデータを書き込む機構を有する。

好適には、上記記憶回路は、フューズの非遮断、遮断状態に応じたデータを記憶する。

好適には、上記記憶回路は、不揮発性メモリを含む。

好適には、上記記憶回路に書き込まれるデータは、上記試験装置による試験に基づき得られた上記プロセスモニタ回路から取得されたプロセスばらつき具合を示すデータである。

好適には、上記プロセスモニタ回路は、リングオシレータを含む。

好適には、上記プロセスモニタ回路は、データを伝播するために接続された複数の回路素子と、上記回路素子のデータ伝播遅延を測定する遅延測定回路と、を有する。

本発明の第２の観点は、遅延特性を把握するためのプロセスモニタ回路を備え、上記プロセスモニタ回路により取得されたプロセスばらつき具合に応じて、適応的に電源電圧を制御する機構を有する半導体集積回路の試験方法であって、上記プロセスばらつき具合に応じて試験を行う電源電圧を算出し、算出した電源電圧を供給して試験を行う。

本発明によれば、たとえば外部の試験装置により半導体集積回路内に設けられたプロセスモニタ回路にプロセスのばらつき具合が測定される。
プロセスモニタ回路により取得されたプロセスばらつき具合に関するデータが、たとえば外部の試験装置から半導体集積回路に設けられた記憶回路に書き込まれる。
そして、半導体集積回路の出荷後において、たとえば電源電圧制御回路により、記憶回路に記憶されているプロセスばらつき具合に関するデータが参照され、これに基づき供給すべき電源電圧が算出され、算出した電源電圧を外部の電源電圧供給装置に要求する。

本発明によれば、半導体集積回路の製造ばらつきを測定でき、製造ばらつきに応じて供給する電源電圧を適応的に制御することができことから、消費電力を削減することができる。
また、製造ばらつきに応じた電源電圧にて出荷試験を行うことができ、また、使用条件と同条件の電源電圧にて出荷試験を行うことができ、個々の半導体集積回路は、その製造ばらつきに起因する性能の出来具合を把握することができる。
また、劣化、使用条件、使用環境に適応した電源電圧の制御ができる。
また、半導体集積回路内の機能ブロックに供給されるクロックの周波数に応じて、電源電圧の適応的な制御ができる。
また、半導体集積回路を使用する商品の仕様に応じて、電源電圧の適応的な制御ができる。

以下、本発明の実施形態を図面に関連付けて説明する。

＜第１実施形態＞
図１は、本発明に係る半導体集積回路を採用した半導体装置の第１の実施形態を示すブロック図である。
図２は、本発明に係る半導体集積回路に対して外部の試験装置により試験を行う場合の構成を示す図である。

図１の半導体装置は、半導体集積回路とての半導体チップ１０、および電源電圧供給装置２０を有する。また、図２において、３０は試験装置を示している。

半導体チップ１０には、電源電圧供給装置２０により供給される電源電圧ＶＤＤにより動作する図示しない機能ブロックの他に、製造プロセス条件に応じた遅延特性を把握するためのプロセスモニタ回路１１と、プロセスモニタ回路１１により取得されたプロセスばらつき具合に関するデータを記憶する記憶回路１２と、記憶回路１２に記憶されたプロセスモニタ回路に１１より取得されたプロセスばらつき具合に応じて、適応的に電源電圧を制御する電源電圧制御回路１３とを有する。

電源電圧制御回路１３は、記憶回路１２に書き込まれたデータを読み出し、供給すべき電源電圧を算出し、算出した電源電圧を外部の電源電圧供給装置２０に要求する機能を有している。

半導体チップ１０は、図２に示すように、プロセスモニタ回路１１が、半導体チップ１０の外部の試験装置３０から起動され、取得されたプロヤスばらつき具合を半導体チップ１０の外部、たとえばそのまま試験装置３０に出力する機構、並びに、試験装置３０から記憶回路１２に対してデータを書き込む機構、たとえば試験装置３０とのコネクタ部１０ａを有する。

プロセスモニタ回路１１は、外部の試験装置３０からコネクタ部１０ａを通して供給されるイネーブル信号ＥＮに従って、半導体チップ１０の製造された状態（出来上がり具合）を示す信号を生成して、コネクタ部１０ａを通して外部の試験装置３０に転送する。
また、コネクタ部１０ａを介して記憶回路１２に書き込まれるデータは、試験装置３０による試験に基づき得られたプロセスモニタ回路１１から取得されたプロセスばらつき具合を示すデータである。

図３は、本実施形態に係るプロセスモニタ回路１１の第１の構成例を示す図である。

図３のプロセスモニタ回路１１Ａは、２入力ＮＡＮＤゲート１１１と、２入力ＮＡＮＤゲートの出力部に対して縦続接続された偶数個のインバータ１１２−１、１１２−２、・・・、１１２−ｎで構成され、インバータ１１２−ｎの出力の一部をＮＡＮＤゲート１１１の一方の入力端子に帰還させる、リングオシレータを含む構成となっている。
ＮＡＮＤゲート１１１の他方の入力端子には試験装置３０からのイネーブル信号ＥＮが入力されるようになっている。
リングオシレータの出力をそのまま半導体チップ１０の外部端子（コネクタ部１０ａ）に出力させ、試験装置３０に周波数を計測させることも可能である。
また、リングオシレータの発振周波数が非常に高い場合には出力された発振クロックを分周した後、半導体チップ１０の外部に出力してもよい。
また、周波数カウンタも搭載し、これにより計測した周波数値を出力してもよい。

プロセスモニタ回路１１を構成するリングオシレータから出力され、試験装置３０に読み込まれる信号は、半導体チップ１０のばらつき具合を知ることができればよく、外部端子数が少なく、試験装置が読み込みやすい信号になっていれば都合が良い。

図４は、本実施形態に係るプロセスモニタ回路１１の第２の構成例を示す図である。
図４のプロセスモニタ回路１１Ｂは、いわゆるパルス遅延測定回路により構成されている。

図４のプロセスモニタ回路１１Ｂは、縦続接続されたバッファ１１３−１、１１３−２、・・・、１１３−ｎ、Ｄ型フリップフロップからなるラッチ１１４−１、１１４−２、・・・、１１４−ｎ、およびデコーダ１１５を有している。

バッファ１１３−１、１１３−２、・・・、１１３−ｎの各出力が対応するラッチ１１４−１、１１４−２、・・・、１１４−ｎのＤ入力に接続され、各ラッチ１１４−１、１１４−２、・・・、１１４−ｎのクロック端子が供給のクロックＣｌｋの供給ラインに接続され、各ラッチ１１４−１、１１４−２、・・・、１１４−ｎのＱ出力がデコーダ１１５に入力される。

このような構成において、縦続接続されたバッファ１１３−１、１１３−２、・・・、１１３−ｎにパルスＤｉｎを入力すると、順にパルスが伝播していく。続いて、パルスＤｉｎの入力から所定の時間経過後に計測用パルスＣｌｋを入力すると、バッファ列の各バッファに並行して接続されているラッチ１１４−１、１１４−２、・・・、１１４−ｎは一斉に各バッファの出力信号をラッチする。
ラッチされた時点でｍ段目まで信号が伝播していた場合、ラッチの出力は″１″がｍ個並び、（ｎ−ｍ）個が″０″となる。この出力をデコーダ１１５にてデコードすることにより出力信号を生成する。

記憶回路１２は、たとえばデータを恒久的に記憶することが可能な構成、たとえばフューズの非遮断、遮断状態に応じたデータを記憶するような構成を有し、上述したように、半導体外部の試験装置３０からこの記憶回路１１にデータを書き込むことが可能に構成されている。

図５は、本実施形態に係る記憶回路１２の構成例を示す回路図であって、フューズの非遮断、遮断状態に応じたデータを記憶する記憶回路の構成例を示す回路図である。

図５の記憶回路１２Ａは、フューズ１２１−１、１２１−２、・・・、１２１−ｎ、ｎＭＯＳトランジスタ１２２−１、１２２−２、・・・、１２２−ｎ、およびラッチ１２３−１、１２３−２、・・・、１２３−ｎを有し、ｎビットの値を設定できるように構成されている。

フューズ１２１−１、１２１−２、・・・、１２１−ｎの一端側が電源電位ＶＤＤに接続され、他端が対応して設けられたｎＭＯＳトランジスタ１２２−１、１２２−２、・・・、１２２−ｎのドレイン、並びにラッチ１２３−１、１２３−２、・・・、１２３−ｎのＤ入力に接続されている。ｎＭＯＳトランジスタ１２２−１、１２２−２、・・・、１２２−ｎのソースが接地され、ゲートが読み出しのイネーブル信号ＲｅａｄＥＮの供給ラインに接続されている。また、ラッチ１２３−１、１２３−２、・・・、１２３−ｎのＧ入力が信号ＲｅａｄＥＮの供給ラインに接続されている。
ｎＭＯＳトランジスタ１２２−１、１２２−２、・・・、１２２−ｎは、個々のフューズにより高抵抗となるように設計されている。
また、ラッチ１２３−１、１２３−２、・・・、１２３−ｎはＤ入力に入力されるレベルを反転したレベルの信号を出力ＸＱから出力する。

このような構成において、図示しないデコーダ回路より読み出しのイネーブル信号ＲｅａｄＥＮが供給され、イネーブル信号ＲｅａｄＥＮがハイレベル（Ｈ）の期間に読み出し動作が行われる。
イネーブル信号ＲｅａｄＥＮがハイレベルのときｎＭＯＳトランジスタ１２２−ｍがＯＮとなる。
ここで、フューズ１２１一ｍが切れている場合には、ｎＭＯＳトランジスタ１２２−ｍによりノードＮＤ１２１−ｍは接地電位ＧＮＤレベルとなる。
フューズ１２１一ｍが切れていない場合には、フューズ１２１−ｍがｎＭＯＳトランジスタ１２２−ｍより低抵抗であるためノードＮＤ１２１−ｍは電源電位ＶＤＤレベルとなる。
ラッチ１２３−ｍはイネーブル信号ＲｅａｄＮがハイレベルのときにノードＮＤ１２１−ｍの値をラッチし、その反転信号を出力する。

図５の例では、１ビット目はフューズ１２１−１が切れていないため、ノードＮＤ１２１−１は電源電位ＶＤＤレベルとなり、ラッチ１２３−１は”０″を出力する。
また、２ビット目はフューズ１２１−１が切れているため、ノードＮＤ１２１−２は接地電位ＧＮＤレベルとなり、ラッチ１２３−２は”１″を出力する。

次に、図１および図２に関連付けて、上記構成による動作を説明する。

図２に示すように、プロセスモニタ回路１１は試験装置３０からのイネーブル信号ＥＮに従い、半導体チップ１０の出来上がり具合を示す信号を生成する。生成された信号は半導体チップ１０の外部に出力され試験装置３０により読み込まれる。
試験装置３０は、読み込んだ信号により半導体チップ１０のばらつき具合を判定し、供給すべき電源電圧ＶＤＤを算出する。
試験装置３０は、半導体チップ１０に電源電圧ＶＤＤを供給し、その状態で半導体チップ１０に搭載されている図示しない機能ブロックの試験を行い、良否判定を行う。
同時に、試験装置３０は判定結果を半導体チップ１０に搭載された、たとえばフューズ回路を含む記憶回路１２に書き込んでおく。

そして、たとえば出荷後において、通常の使用状況において、半導体チップ１０に搭載された電源電圧制御回路１３は記憶回路１２に書き込まれた情報を読み出すことにより、供給すべき電源電圧を算比し、電源電圧供給装置２０にその電圧値を要求する。
電源電圧供給装置２０は要求された電圧値の電源電圧ＶＤＤを半導体チップ１０に供給する。
これにより、半導体チップ１０は出荷試験と同等の電源電圧ＶＤＤが供給された状態にて要求された機能を実現する。

なお、本実施形態においては、記憶回路１２としてフューズ回路を用いたものを適用した例を説明したが、記憶回路１２は試験装置３０の判定結果を電源電圧制御回路１３に通知するための恒久的な記憶装置であればよく、フラッシュメモリ等の不揮発性メモリでも構わない。
また、記憶回路１２に書き込まれる情報は、試験装置３０が算出した電源電圧の値であってもよいが、半導体チップ１０の遅延特性を示すデータであってもよい。
この場合、電源電圧制御回路１３はより高度な制御が可能となる。具体的には、半導体チップ１０を駆動するクロック周波数がセットや使用状態によって異なる場合に、ばらつき具合とクロック周波数の２次元的な制御が可能となる。
また、この判定もプログラマブルであれば、半導体チップ１０の出荷後にセット仕様にあわせて、電源電圧算出アルゴリズムを変更することが可能となり、応用が利く。

以上説明したように、本第１の実施形態によれば、半導体チップ（集積回路）１０は、電源電圧の供給を受けて動作する機能ブロックに加えて、製造プロセス条件に応じた遅延特性を把握するためのプロセスモニタ回路１１と、プロセスモニタ回路１１により取得されたプロセスばらつき具合に関するデータを記憶する記憶回路１２と、記憶回路１２に記憶されたプロセスモニタ回路１１により取得されたプロセスばらつき具合に応じて、適応的に電源電圧を制御する電源電圧制御回路１３とを有することから、以下の効果を得ることができる。

半導体チップ１０の製造ばらつきを測定でき、製造ばらつきに応じて供給する電源電圧を適応的に制御することができことから、消費電力を削減することができる。
また、製造ばらつきに応じた電源電圧にて出荷試験を行うことができ、また、使用条件と同条件の電源電圧にて出荷試験を行うことができ、個々の半導体集積回路は、その製造ばらつきに起因する性能の出来具合を把握することができる。
また、半導体集積回路内の機能ブロックに供給されるクロックの周波数に応じて、電源電圧の適応的な制御ができる。
また、半導体集積回路を使用する商品の仕様に応じて、電源電圧の適応的な制御ができる。

＜第２実施形態＞
図６は、本発明に係る半導体集積回路を採用した半導体装置の第２の実施形態を示すブロック図である。

本第２の実施形態が第１の実施形態と異なる点は、半導体チップ１０における電源電圧制御回路１４が、プロセスモニタ回路１１を起動し、プロセスモニタ回路１１から取得されるプロセスばらつき具合のデータを読み込む機能を有し、記憶回路１２から読み出したデータとプロセスモニタ回路１１から読み出したデータに基づき供給すべき電源電圧を算出し、算出した電源電圧を外部の電源電圧供給装置２０に要求する機能を有することにある。

本第２の実施形態における動作を説明する。

第１の実施形態と同様に、半導体チップ１０に搭載された電源電圧制御回路１４は、記憶回路１２に書き込まれたデータ（情報）を読み出すことにより、供給すべき電源電圧を算出し、電源電圧供給装置２０にその電圧値を要求する。
これと同時に電源電圧制御回路１４によりプロセスモニタ回路１１を起動し、その出力信号を読み込む機能を付加する。
この機能により、電源電圧制御回路１４は実動作時においても半導体チップ１０の遅延特性を取得することができ、半導体チップ１０の劣化や温度等の使用環境による遅延特性の変化に追従した電源電圧制御が可能となる。

本第２の実施形態によれば、劣化、使用条件、使用環境に適応した電源電圧の制御ができる利点がある。
また、第２の実施形態によれば、第１の実施形態の効果と同様に、半導体チップ１０の製造ばらつきを測定でき、製造ばらつきに応じて供給する電源電圧を適応的に制御することができことから、消費電力を削減することができる。
また、製造ばらつきに応じた電源電圧にて出荷試験を行うことができ、また、使用条件と同条件の電源電圧にて出荷試験を行うことができ、個々の半導体集積回路は、その製造ばらつきに起因する性能の出来具合を把握することができる。
また、半導体集積回路内の機能ブロックに供給されるクロックの周波数に応じて、電源電圧の適応的な制御ができる。
また、半導体集積回路を使用する商品の仕様に応じて、電源電圧の適応的な制御ができる。

本発明に係る半導体集積回路を採用した半導体装置の第１の実施形態を示すブロック図である。 本発明に係る半導体集積回路に対して外部の試験装置により試験を行う場合の構成を示す図である。 本実施形態に係るプロセスモニタ回路の第１の構成例を示す回路図である。 本実施形態に係るプロセスモニタ回路の第２の構成例を示す回路図である。 本実施形態に係る記憶回路の構成例を示す回路図である。 本発明に係る半導体集積回路を採用した半導体装置の第２の実施形態を示すブロック図である。

符号の説明

１０，１０Ａ…半導体集積回路、１１…プロセスモニタ回路、１１Ａ…プロセスモニタ回路（リングオシレータ）、１１１−１…２入力ＮＡＮＤゲート、１１２−１〜１１２−ｎ…インバータ、１１Ｂ…プロセスモニタ回路（パルス遅延測定回路）、１１３−１〜１１３−ｎ…バッファ、１１４−１〜１１４−ｎ…ラッチ、１１５…デコーダ、１２…記憶回路、１２１−１〜１２１−ｎ…フューズ、１２２−１〜１２２−ｎ…ｎＭＯＳトランジスタ、１２３−１〜１２３−ｎ…ラッチ、１３，１４…電源電圧制御回路、２０…電源電圧供給装置、３０…試験装置。

Claims (17)

1. 電源電圧の供給を受けて動作する機能ブロックを含む半導体集積回路であって、
   製造プロセス条件に応じた遅延特性を把握するためのプロセスモニタ回路と、
   上記プロセスモニタ回路により取得されたプロセスばらつき具合に関するデータを記憶する記憶回路と、
   上記記憶回路に記憶された上記プロセスモニタ回路により取得されたプロセスばらつき具合に応じて、適応的に電源電圧を制御する電源電圧制御回路と
   を有する半導体集積回路。
2. 上記電源電圧制御回路は、上記記憶回路に書き込まれたデータを読み出し、供給すべき電源電圧を算出し、算出した電源電圧を外部の電源電圧供給装置に要求する機能を有する
   請求項１記載の半導体集積回路。
3. 上記電源電圧制御回路は、上記プロセスモニタ回路を起動し、上記プロセスモニタ回路から取得されるプロセスばらつき具合のデータを読み込む機能を有し、上記記憶回路から読み出したデータと上記プロセスモニタ回路から読み出したデータに基づき供給すべき電源電圧を算出し、算出した電源電圧を外部の電源電圧供給装置に要求する機能を有する
   請求項１記載の半導体集積回路。
4. 所定周波数のクロックが供給され、
   上記電源電圧制御回路は、上記記憶回路に書き込まれたデータに加え、当該半導体集積回路に供給されるクロック周波数から、供給すべき電源電圧を算出する
   請求項２記載の半導体集積回路。
5. 所定周波数のクロックが供給され、
   上記電源電圧制御回路は、上記記憶回路に書き込まれたデータに加え、当該半導体集積回路に供給されるクロック周波数から、供給すべき電源電圧を算出する
   請求項３記載の半導体集積回路。
6. 上記電源電圧制御回路は、プログラマブルであり、当該半導体集積回路の出荷後に供給すべき電源電圧を算出する処理を変更可能である
   請求項２記載の半導体集積回路。
7. 上記電源電圧制御回路は、プログラマブルであり、当該半導体集積回路の出荷後に供給すべき電源電圧を算出する処理を変更可能である
   請求項３記載の半導体集積回路。
8. 上記プロセスモニタ回路は、当該半導体集積回路外部の試験装置から起動され、取得されたプロヤスばらつき具合を半導体集積回路外部に出力する機構を有する
   請求項１記載の半導体集積回路。
9. 上記記憶回路は、所定のデータを恒久的に記憶することが可能で、
   上記半導体外部の試験装置から上記記憶回路にデータを書き込む機構を有する
   請求項８記載の半導体集積回路。
10. 上記記憶回路は、フューズの非遮断、遮断状態に応じたデータを記憶する
    請求項９記載の半導体集積回路。
11. 上記記憶回路は、不揮発性メモリを含む
    請求項９記載の半導体集積回路。
12. 上記記憶回路に書き込まれるデータは、上記試験装置による試験に基づき得られた上記プロセスモニタ回路から取得されたプロセスばらつき具合を示すデータである
    請求項９記載の半導体集積回路。
13. 上記プロセスモニタ回路は、リングオシレータを含む
    請求項１記載の半導体集積回路。
14. 上記プロセスモニタ回路は、リングオシレータを含む
    請求項８記載の半導体集積回路。
15. 上記プロセスモニタ回路は、
    データを伝播するために接続された複数の回路素子と、
    上記回路素子のデータ伝播遅延を測定する遅延測定回路と、を有する
    請求項１記載の半導体集積回路。
16. 上記プロセスモニタ回路は、
    データを伝播するために接続された複数の回路素子と、
    上記回路素子のデータ伝播遅延を測定する遅延測定回路と、を有する
    請求項８記載の半導体集積回路。
17. 遅延特性を把握するためのプロセスモニタ回路を備え、上記プロセスモニタ回路により取得されたプロセスばらつき具合に応じて、適応的に電源電圧を制御する機構を有する半導体集積回路の試験方法であって、
    上記プロセスばらつき具合に応じて試験を行う電源電圧を算出し、
    算出した電源電圧を供給して試験を行う
    半導体集積回路の試験方法。
    

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