JP2008098322A - 最適制御システム、lsi最適制御回路及びそれに用いるlsi最適制御方法 - Google Patents

最適制御システム、lsi最適制御回路及びそれに用いるlsi最適制御方法 Download PDF

Info

Publication number
JP2008098322A
JP2008098322A JP2006277054A JP2006277054A JP2008098322A JP 2008098322 A JP2008098322 A JP 2008098322A JP 2006277054 A JP2006277054 A JP 2006277054A JP 2006277054 A JP2006277054 A JP 2006277054A JP 2008098322 A JP2008098322 A JP 2008098322A
Authority
JP
Japan
Prior art keywords
lsi
critical path
function
circuit
optimum control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006277054A
Other languages
English (en)
Inventor
Tetsuya Yatagai
徹矢 谷田貝
Hideki Owada
英樹 大和田
Yoshio Takayanagi
良雄 高柳
Tatsuya Nakano
達哉 中野
Tomohiro Nakano
智博 中野
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP2006277054A priority Critical patent/JP2008098322A/ja
Publication of JP2008098322A publication Critical patent/JP2008098322A/ja
Pending legal-status Critical Current

Links

Images

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Power Sources (AREA)

Abstract

【課題】 LSIの動作限界点を知り、常にLSIのマージンを知りながらを動作可能とし、徹底的な低消費電力化あるいは限界まで処理能力を高めることを可能とするとともに、LISを含むシステムを高品質かつ最適なパフォーマンスで動作可能な最適制御システムを提供する。
【解決手段】 クリティカルパスマージン測定機能102は予めLSI101の内部のクリティカルパスの限界値を測定し、その測定結果を遅延モニタ結果記憶用メモリ114に保持する。クリティカルパスマージン測定機能102は、LSI101の実動作時に、内部モニタ回路113にてクリティカルパス回路103の動作状態を測定し、LSI101内部の温度を温度測定機能115にて測定する。外部の全体最適制御回路はそのLSI101に与えるパラメータを変化させ、LSI101に与えるパラメータを最適に制御する。
【選択図】 図2

Description

本発明は最適制御システム、LSI最適制御回路及びそれに用いるLSI最適制御方法に関し、特にLSI(大規模集積回路)の電源を最適化するための制御方法に関する。
従来、この種の制御方法としては、LSIのクリティカルパスをモニタ回路にて等価的にモニタし、電源電圧を限界まで下げて低消費電力化を図る方式が存在する(例えば、特許文献1参照)。
しかしながら、この方式では、モニタ回路のクリティカルパスを含む実回路の相関が必ずしも保証されるものではなく、また、消費電力の低減には一定の効果を出せるが、デバイスの性能を積極的に引き出す類の発明ではなかったため、これを解決するための技術が望まれている。
また、近年のデバイスプロセス微細化に伴い、リーク電流が支配的になり、かつ個体による偏差が大きくなる傾向にあるので、これを抑えるための技術が望まれている。
特開2005−045172号公報
上述した従来の制御方法では、上記の特許文献1に記載の技術のように、LSIのクリティカルパスをモニタ回路にて等価的にモニタし、電源電圧を限界まで下げて低消費電力化を図る方式が存在するが、モニタ回路のクリティカルパスを含む実回路の相関が必ずしも保証されるものではなく、また、消費電力の低減には一定の効果を出せるが、デバイスの性能を積極的に引き出す類の発明ではないため、これらの問題を解決する技術が望まれている。
そこで、本発明の目的は上記の問題点を解消し、LSIの動作限界点を知り、常にLSIのマージンを知りながらを動作させることができ、徹底的な低消費電力化あるいは限界まで処理能力を高めることができるとともに、LISを含むシステムを高品質かつ最適なパフォーマンスで動作させることができる最適制御システム、LSI最適制御回路及びそれに用いるLSI最適制御方法を提供することにある。
本発明による最適制御システムは、LSIのクリティカルパスをモニタ回路にてモニタして電源電圧を制御する最適制御システムであって、
前記LSIは、内部のクリティカルパスの限界値を測定するクリティカルパスマージン測定機能と、前記クリティカルパスマージン測定機能の測定結果を保持する保持機能と、実動作時に前記内部のクリティカルパスの動作状態を測定する測定機能と、内部の温度を測定する機能とを備え、
前記LSIに与えるパラメータを変化させる機能と、前記LSIに与えるパラメータを最適に制御する機能とを含む周辺システムを備えている。
本発明によるLSI最適制御回路は、LSIのクリティカルパスをモニタ回路にてモニタして電源電圧を制御するLSI最適制御回路であって、
前記LSIに、内部のクリティカルパスの限界値を測定するクリティカルパスマージン測定機能と、前記クリティカルパスマージン測定機能の測定結果を保持する保持機能と、実動作時に前記内部のクリティカルパスの動作状態を測定する測定機能と、内部の温度を測定する機能とを設け、
前記LSIに与えるパラメータを変化させる機能と、前記LSIに与えるパラメータを最適に制御する機能とを備えている。
本発明によるLSI最適制御方法は、LSIのクリティカルパスをモニタ回路にてモニタして電源電圧を制御する制御回路を含むシステムに用いるLSI最適制御方法であって、
前記LSIに、内部のクリティカルパスの限界値を測定するクリティカルパスマージン測定機能と、前記クリティカルパスマージン測定機能の測定結果を保持する保持機能と、実動作時に前記内部のクリティカルパスの動作状態を測定する測定機能と、内部の温度を測定する機能とを設け、
前記制御回路が、前記LSIに与えるパラメータを変化させる処理と、前記LSIに与えるパラメータを最適に制御する処理とを実行している。
すなわち、本発明のLSI(大規模集積回路)最適制御回路は、予めLSIの内部のクリティカルパスの限界値を測定するためのクリティカルパスマージン測定機能と、その測定結果を保持する機能と、実動作時に内部のクリティカルパスの動作状態を測定する機能と、LSI内部の温度を測定する機能とをLSIに具備し、そのLSIに与えるパラメータ(クロック周波数、電源電圧等)を変化させる機能と、LSIに与えるパラメータを最適に制御する機能とを周辺システムに具備し、これらLSIと周辺システムとの組み合わせによって、クリティカルパスの動作マージンを確実に把握し、必要に応じ、限界まで低消費電力化あるいは限界処理能力を発揮させることが可能となる。
本発明のLSI最適制御回路は、予めLSIの内部のクリティカルパスの限界値を測定するためのクリティカルパスマージン測定機能と、その測定結果を保持する機能と、実動作時に内部のクリティカルパスの動作状態を測定する機能と、LSI内部の温度を測定する機能とをLSIに具備し、そのLSIに与えるパラメータ(クロック周波数、電源電圧等)を変化させる機能と、LSIに与えるパラメータを最適に制御する機能とを周辺システムに具備し、これらLSIと周辺システムとの組み合わせによって、クリティカルパスの動作マージンを確実に把握し、必要に応じ、限界まで低消費電力化あるいは限界処理能力を発揮させることが可能となる。
本発明のLSI最適制御回路では、基準のクロック信号によって動作して処理を行うLSIにおいて、予めLSIの内部のクリティカルパスの限界値を、LSIに与えるパラメータ(クロック周波数、電源電圧等)を変化させながら、その回路を模擬したクリティカルパスマージン測定回路と対比させて測定し、その測定結果をLSI内部に保持している。
また、本発明のLSI最適制御回路では、実動作時に、内部のクリティカルパスの動作状態をその回路を模擬したクリティカルパスマージン測定回路の状態を測定することによって把握し、LSIに与えるパラメータ(クロック周波数、電源電圧等)を最適に制御することによって、必要に応じ、限界まで低消費電力化あるいは限界処理能力を発揮させることが可能となる。
特に、複数のLSIの状態を監視して制御する場合には、予めLSI内部に保持しているクリティカルパス限界値との差をデバイス毎に測定することによって、動作速度という観点でのデバイスの能力を把握し、同時にデバイスの温度を観測することによって温度マージンという観点でのデバイスの能力を把握し、デバイスの能力の偏差に応じ、能力の高いLSIにより多くの処理をさせる等の制御を行うことによって、システム全体の処理能力を限界まで高めることが可能となる。
本発明のLSI最適制御回路は、通常、リークの大きなデバイスにおいて、動作速度が速く、電圧を下げても同等の性能を得ることが可能であるため、この性質を利用して、動作速度(性能)が一定になることを目的として電圧を制御するようなシステムに応用することが可能となる。
上記のように、本発明のLSI最適制御回路では、各デバイス毎にLSIの動作速度の限界値を測定してそのデータ列を記憶させるので、そのLSIを含むシステムを制御する機能がそのデータ列を読み出すことによって、LSIの動作限界点を知り、常にLSIのマージンを知りながら動作させることが可能となるため、目的に応じ、徹底的な低消費電力化あるいは限界まで処理能力を高めることが可能となる。また、本発明のLSI最適制御回路では、LSIを含むシステムを高品質かつ最適なパフォーマンスで動作させることが可能となる。
本発明は、上記のような構成及び動作とすることで、LSIの動作限界点を知り、常にLSIのマージンを知りながらを動作させることができ、徹底的な低消費電力化あるいは限界まで処理能力を高めることができるとともに、LISを含むシステムを高品質かつ最適なパフォーマンスで動作させることができるという効果が得られる。
次に、本発明の実施例について図面を参照して説明する。
図1は本発明の第1の実施例による最適制御システムの構成を示すブロック図である。図1において、本発明の第1の実施例による最適制御システムは、複数のLSI(大規模集積回路)(本実施例では、LSI1及びLSI3)と、クリティカルパスマージン測定機能2,4と、全体最適制御機能5と、処理負荷制御機能6と、電源制御機能7,11と、電圧可変電源機能8,12と、発振器制御機能9,13と、周波数可変発振器10,14とから構成されている。
クリティカルパスマージン測定機能2,4はそれぞれのLSI1,3に実装され、全体最適制御機能5はLSI1,3からの情報を受取って全体を最適に制御する。処理負荷制御機能6は外部からの処理指示を受取り、全体最適制御機能5に指示を出す。
電源制御機能7,11は全体最適制御機能5からの指示によって電源を制御する。電圧可変電源機能8,12は電源制御機能7,11からの信号を受け、出力電圧を変化させることが可能となっている。同様に、発振器制御機能9,13は全体最適制御機能5からの指示によって周波数可変発振器10,14を制御する。周波数可変発振器10,14は発振器制御機能9,13からの信号を受け、発振周波数を変化させることが可能となっている。
図2は図1のクリティカルパスマージン測定機能2,4を含むLSI1,3の内部構成を示す図である。図2において、LSI101(LSI1,3)はクリティカルパスマージン測定機能102(クリティカルパスマージン測定機能2,4)と、クリティカルパス回路103と、試験信号発生回路104と、選択回路105と、同期回路106とから構成されている。
クリティカルパスマージン測定機能102は遅延回路111−1〜111−nと、ラッチ回路112−1〜112−nと、遅延モニタ回路113と、遅延モニタ結果記憶回路114と、温度測定機能115とから構成されている。
遅延回路111−1〜111−nは多段接続されており、ラッチ回路112−1〜112−nはそれら遅延回路111−1〜111−nの入力信号をラッチする。遅延モニタ回路113はクリティカルパス回路103からの信号と、多数のラッチ回路112−1〜112−nとをモニタする。
遅延モニタ結果記憶回路114は試験時の遅延モニタ回路113からの出力を書込みパルスによって記憶する。温度測定機能115はLSI101の内部温度を測定して出力する。尚、選択回路105は試験信号と運用信号との切替えを行い、同期回路106は選択回路105で発生した遅延が測定に影響しないようにする。
図3及び図4は本発明の第1の実施例による最適制御システムの動作を示すフローチャートである。これら図1及び図2を参照して本発明の第1の実施例による最適制御システムの動作について説明する。尚、図3及び図4に示す処理は全体最適制御機能5[例えば、CPU(中央処理装置)]がプログラムを実行することで実現することができる。
まず、全体最適制御機能5はシステム立ち上げ時に(図3ステップS1,図4ステップS11)、LSI1,3からそれぞれ限界値データ列を読込み、リファレンスとして記憶する(図3ステップS2,図4ステップS12)。続けて、全体最適制御機能5は、動作を開始し(図3ステップS3,図4ステップS13)、周期的に現在値を読込む。限界値と現在値との差分が各々のLSI1,3の動作マージンとなり、マージンが大きければそれだけ大きく電圧を上昇させることができ、低下あるいはクロック周波数を上昇させることができる。
以下、2つの典型的なケースに関して説明する。初めに、外部から処理負荷制御機能6に対する処理要求が少なく、消費電力をできる限り抑えようとする場合について説明する。
全体最適制御機能5はそれぞれのLSI1,3のマージンに合わせて電源制御機能7,11に対して電圧低下の指示を出す(図3ステップS4)。電源制御機能7,11はこの指示を受けると、電圧可変電源機能8,12を制御し、電圧可変電源機能8,12からの出力電圧を下げて行く。
LSI1,3からの現在値は周期的に観測されているので(図3ステップS5,S6)、電源電圧低下に伴って現在値と限界値との差分は小さくなって行く。現在値と限界値との差分が予め決められた値より小さくなった場合(図3ステップS7)、全体最適制御機能5はそれ以上電圧を下げるよう指示するのを止め、定常状態に入る(図3ステップS8)。その後、全体最適制御機能5では温度条件等の環境条件の変化に従い(図3ステップS9)、一定の差分を保つようにフィードバックが掛かり、どのような状況下においても消費電力が最低かつ安定して動作する。
次に、外部から処理負荷制御機能6に対する処理要求が多く、処理能力を最大限に発揮したい場合に関して説明する。この場合には、上記で述べたパラメータに加え、LSI1,3から出力される温度情報が重要なパラメータとなってくる。
先ず、全体最適制御機能5はそれぞれのLSI1,3のマージンに合わせて発振器制御機能9,13に対して発振周波数上昇の指示を出す(図4ステップS14)。発振器制御機能9,13はこの指示を受けると、周波数可変発振器10,14を制御し、周波数可変発振器10,14からの出力周波数を上げて行く。
LSI1,3からの現在値は周期的に観測されているので(図4ステップS15,S16)、発振周波数上昇に伴い、現在値と限界値との差分は小さくなって行く。同時に、LSI1,3の処理能力は上がって行く。
現在値と限界値との差分が予め決められた値より小さくなった場合(図4ステップS17)、全体最適制御機能5はそれ以上周波数を上げるように指示するのを止めるが、同時に処理負荷制御機能6からの要求する処理が完全に実行されているかを確認する(図4ステップS18)。
全体最適制御機能5は処理能力不足が確認された場合(図4ステップS19)、電源制御機能7,11に対して電圧上昇の指示を出す(図4ステップS20)。電源制御機能7及び電源制御機能11はこの指示を受けると、電圧可変電源機能8,12を制御し、電圧可変電源機能8,12からの出力電圧を上げて行く。
LSI1,3からの現在値は周期的に観測されているので、電圧上昇に伴い、現在値と限界値との差分は大きくなって行く。これによって、再び全体最適制御機能5は周波数上昇の指示が出せることになる。勿論、電圧上昇の上限値は予め決めておき、上限値以上の指示は出さないように制御を行う。また、LSI1,3の限界は電圧上昇の上限値だけでなく、LSI1,3に与える電源電圧、クロック周波数、処理負荷で決まる内部の温度にも依存するため、この限界も超えないように考慮する。このようにして、高負荷時には電圧、周波数ともLSI1,3の限界まで上昇させ、最大限の処理能力を発揮することができる。
次に、図2を参照してLSI101内部の動作について説明する。ここでは、一例としてLSI101の製造工程において検査を実施する際に、限界値を書込む例について説明する。
LSI101は検査時に試験信号発生回路104を動作させ、クリティカルパスマージン測定機能102に試験信号を供給するとともに、試験指示信号にしたがって選択回路105にて試験信号を選択し、同期回路106にてタイミングを取り直した後にクリティカルパス回路103に試験信号を供給する。
次に、その状態でクロック周波数及び電源電圧をマトリクス状にクリティカルパス回路103が誤動作するまで変化させる。この時、クリティカルパスマージン測定機能102内のラッチ回路112−1〜112−nの出力は、ラッチ回路112−1〜112−m(m<n)が正常動作、ラッチ回路112−(m+1)〜112−nが誤動作という状態となる。
遅延モニタ回路113はこれらの結果をエンコードし、クリティカルパスマージン値として出力する。同時に、遅延モニタ回路113はクリティカルパス回路103が初めて誤動作を起こした際に書込みパルスを発生させ、その際のクリティカルパスマージン値を限界値として遅延モニタ結果記憶回路114に記憶する。
検査を行う際に、例えば与える電源電圧毎に周波数を変化させ、各々の電圧値に対する限界値を測定し、その時の温度とセットで遅延モニタ結果記憶回路114に記憶させることもできる。LSI101は出荷後、実運用状態で、クリティカルパス回路103が運用信号にて動作を行い、クリティカルパスマージン測定回路102が試験信号にて動作することによって、リアルタイムにLSI101の動作マージンを現在値として外部に出力する。
以上のように、本実施例では、各デバイス毎にLSI1,3の動作速度の限界値を測定し、そのデータ列を記憶させるので、そのLSI1,3を含むシステムを制御する機能がこのデータ列を読出すことによって、LSI1,3の動作限界点を知り、常にLSI1,3のマージンを知りながら動作させることが可能となる。
このため、本実施例では、目的に応じ、徹底的な低消費電力化あるいは限界まで処理能力を高めることができ、LIS1,3を含むシステムを高品質かつ最適なパフォーマンスで動作させることが可能となる。
図5は本発明の第2の実施例による最適制御システムの構成を示すブロック図である。図5において、本発明の第2の実施例による最適制御システムは、全体最適制御機能5に記憶機能15を接続した以外は図1に示す本発明の第1の実施例による最適制御システムと同様の構成となっており、同一構成要素には同一符号を付してある。
本発明の第1の実施例による最適制御システムでは、消費電力を限界まで下げる、あるいは処理能力を限界まで高めることに主眼をおいているが、本発明の第2の実施例による最適制御システムでは、LSIの製造偏差を吸収することを目的とした用途に応用することに主眼をおいている。
特に、LSIではデバイスのプロセスが微細化するにつれ、リーク電流が支配的になり、かつ個体による偏差が大きくなる傾向にある。但し、通常、リークの大きなデバイスは動作速度が速く、電圧を下げても同等の性能を得ることが可能である。したがって、本実施例では、この性質を利用して、動作速度(性能)が一定になることを目的として電圧を制御するようなシステムにも応用可能としている。
また、本実施例では、図5に示すように、全体最適制御機能5に記憶機能15を接続することによって、過去にLSI1,3各々を動作させた電圧、周波数、その際の温度の情報を記憶機能15に蓄積することが可能となり、過去にどのLSIに負担が掛かったかが追跡可能となる。したがって、本実施例では、この情報を基に新規の処理要求がきた際に、より過去に負荷が掛かっていないLSI1,3に処理をさせ、システム全体の寿命を最大限まで延ばすことがが可能となる。
本発明はLSIを使用したシステムに広く適用可能である。特に、太陽電池やバッテリで動作する無線通信機器等の電源事情の劣悪な環境では、消費電力を極限まで絞って使用する方法での利用が考えられる。
一方、電源事情や放熱対策が良好、かつパフォーマンスが求められるような分野では、電源電圧及びクロック周波数を極限まで上げて使用する方法での利用が考えられる。
本発明の第1の実施例による最適制御システムの構成を示すブロック図である。 図1のクリティカルパスマージン測定機能2,4を含むLSI1,3の内部構成を示す図である。 本発明の第1の実施例による最適制御システムの動作を示すフローチャートである。 本発明の第1の実施例による最適制御システムの動作を示すフローチャートである。 本発明の第2の実施例による最適制御システムの構成を示すブロック図である。
符号の説明
1,3,101 LSI
2,4,102 クリティカルパスマージン測定機能
5 全体最適制御機能
6 処理負荷制御機能
7,11 電源制御機能
8,12 電圧可変電源機能
9,13 発振器制御機能
10,14 周波数可変発振器
15 記憶機能
103 クリティカルパス回路
104 試験信号発生回路
105 選択回路
106 同期回路
111−1〜111−n 遅延回路
112−1〜112−n ラッチ回路
113 遅延モニタ回路
114 遅延モニタ結果記憶回路
115 温度測定機能

Claims (12)

  1. LSIのクリティカルパスをモニタ回路にてモニタして電源電圧を制御する最適制御システムであって、
    前記LSIは、内部のクリティカルパスの限界値を測定するクリティカルパスマージン測定機能と、前記クリティカルパスマージン測定機能の測定結果を保持する保持機能と、実動作時に前記内部のクリティカルパスの動作状態を測定する測定機能と、内部の温度を測定する機能とを有し、
    前記LSIに与えるパラメータを変化させる機能と、前記LSIに与えるパラメータを最適に制御する機能とを含む周辺システムを有することを特徴とする最適制御システム。
  2. 前記内部のクリティカルパスの限界値を前記パラメータを変化させながらその回路を模擬したクリティカルパスマージン測定回路と対比させて測定し、その測定結果を前記LSI内部に保持することを特徴とする請求項1記載の最適制御システム。
  3. 複数のLSIの状態を監視して制御する場合、前記LSI内部に予め保持しているクリティカルパス限界値との差をデバイス毎に測定して動作速度という観点でのデバイスの能力を把握し、同時に前記デバイスの温度を観測して温度マージンという観点でのデバイスの能力を把握し、少なくとも前記デバイスの能力の偏差に応じて能力の高いLSIにより多くの処理をさせる制御を行うことを特徴とする請求項1または請求項2記載の最適制御システム。
  4. 前記パラメータは、少なくともクロック周波数、電源電圧を含むことを特徴とする請求項1から請求項3のいずれか記載の最適制御システム。
  5. LSIのクリティカルパスをモニタ回路にてモニタして電源電圧を制御するLSI最適制御回路であって、
    前記LSIに、内部のクリティカルパスの限界値を測定するクリティカルパスマージン測定機能と、前記クリティカルパスマージン測定機能の測定結果を保持する保持機能と、実動作時に前記内部のクリティカルパスの動作状態を測定する測定機能と、内部の温度を測定する機能とを設け、
    前記LSIに与えるパラメータを変化させる機能と、前記LSIに与えるパラメータを最適に制御する機能とを有することを特徴とするLSI最適制御回路。
  6. 前記内部のクリティカルパスの限界値を前記パラメータを変化させながらその回路を模擬したクリティカルパスマージン測定回路と対比させて測定し、その測定結果を前記LSI内部に保持することを特徴とする請求項5記載のLSI最適制御回路。
  7. 複数のLSIの状態を監視して制御する場合、前記LSI内部に予め保持しているクリティカルパス限界値との差をデバイス毎に測定して動作速度という観点でのデバイスの能力を把握し、同時に前記デバイスの温度を観測して温度マージンという観点でのデバイスの能力を把握し、少なくとも前記デバイスの能力の偏差に応じて能力の高いLSIにより多くの処理をさせる制御を行うことを特徴とする請求項5または請求項6記載のLSI最適制御回路。
  8. 前記パラメータは、少なくともクロック周波数、電源電圧を含むことを特徴とする請求項5から請求項7のいずれか記載のLSI最適制御回路。
  9. LSIのクリティカルパスをモニタ回路にてモニタして電源電圧を制御する制御回路を含むシステムに用いるLSI最適制御方法であって、
    前記LSIに、内部のクリティカルパスの限界値を測定するクリティカルパスマージン測定機能と、前記クリティカルパスマージン測定機能の測定結果を保持する保持機能と、実動作時に前記内部のクリティカルパスの動作状態を測定する測定機能と、内部の温度を測定する機能とを設け、
    前記制御回路が、前記LSIに与えるパラメータを変化させる処理と、前記LSIに与えるパラメータを最適に制御する処理とを実行することを特徴とするLSI最適制御方法。
  10. 前記制御回路が、前記内部のクリティカルパスの限界値を前記パラメータを変化させながらその回路を模擬したクリティカルパスマージン測定回路と対比させて測定し、その測定結果を前記LSI内部に保持するよう制御することを特徴とする請求項9記載のLSI最適制御方法。
  11. 前記制御回路が、複数のLSIの状態を監視して制御する場合、前記LSI内部に予め保持しているクリティカルパス限界値との差をデバイス毎に測定して動作速度という観点でのデバイスの能力を把握し、同時に前記デバイスの温度を観測して温度マージンという観点でのデバイスの能力を把握し、少なくとも前記デバイスの能力の偏差に応じて能力の高いLSIにより多くの処理をさせる制御を行うことを特徴とする請求項9または請求項10記載のLSI最適制御方法。
  12. 前記パラメータが、少なくともクロック周波数、電源電圧を含むことを特徴とする請求項9から請求項11のいずれか記載のLSI最適制御方法。
JP2006277054A 2006-10-11 2006-10-11 最適制御システム、lsi最適制御回路及びそれに用いるlsi最適制御方法 Pending JP2008098322A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2006277054A JP2008098322A (ja) 2006-10-11 2006-10-11 最適制御システム、lsi最適制御回路及びそれに用いるlsi最適制御方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006277054A JP2008098322A (ja) 2006-10-11 2006-10-11 最適制御システム、lsi最適制御回路及びそれに用いるlsi最適制御方法

Publications (1)

Publication Number Publication Date
JP2008098322A true JP2008098322A (ja) 2008-04-24

Family

ID=39380870

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006277054A Pending JP2008098322A (ja) 2006-10-11 2006-10-11 最適制御システム、lsi最適制御回路及びそれに用いるlsi最適制御方法

Country Status (1)

Country Link
JP (1) JP2008098322A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011146629A (ja) * 2010-01-18 2011-07-28 Seiko Epson Corp デジタル回路部への供給電圧を決定する方法、デジタル回路部への供給電圧を設定する方法、電子機器及び供給電圧決定装置
WO2015008372A1 (ja) * 2013-07-19 2015-01-22 富士通株式会社 演算処理装置及び演算処理装置の制御方法
US9685965B2 (en) 2015-06-29 2017-06-20 Fujitsu Limited Electronic circuit for controlling an oscillator, and related method

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000031382A (ja) * 1998-06-17 2000-01-28 Internatl Business Mach Corp <Ibm> 冗長構成によって熱障害を防止する半導体デバイスおよびその方法
JP2005322860A (ja) * 2004-05-11 2005-11-17 Sony Corp 半導体集積回路およびその試験方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000031382A (ja) * 1998-06-17 2000-01-28 Internatl Business Mach Corp <Ibm> 冗長構成によって熱障害を防止する半導体デバイスおよびその方法
JP2005322860A (ja) * 2004-05-11 2005-11-17 Sony Corp 半導体集積回路およびその試験方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011146629A (ja) * 2010-01-18 2011-07-28 Seiko Epson Corp デジタル回路部への供給電圧を決定する方法、デジタル回路部への供給電圧を設定する方法、電子機器及び供給電圧決定装置
WO2015008372A1 (ja) * 2013-07-19 2015-01-22 富士通株式会社 演算処理装置及び演算処理装置の制御方法
JPWO2015008372A1 (ja) * 2013-07-19 2017-03-02 富士通株式会社 演算処理装置及び演算処理装置の制御方法
US9685965B2 (en) 2015-06-29 2017-06-20 Fujitsu Limited Electronic circuit for controlling an oscillator, and related method

Similar Documents

Publication Publication Date Title
JP4808108B2 (ja) プロセッサシステム
TWI471714B (zh) 具有功率管理之系統及用於管理功率之方法
KR20090087021A (ko) 동적 및 적합한 전력 제어를 위한 스피드 비닝
US20160320998A1 (en) Control device, control method, computer program product, and electronic device
US9672310B1 (en) Reliability guardband compensation
US8937511B2 (en) Frequency scaling of variable speed systems for fast response and power reduction
JP2008098322A (ja) 最適制御システム、lsi最適制御回路及びそれに用いるlsi最適制御方法
JP5288813B2 (ja) スタンドバイ消費電力を低減した記憶装置及びその動作方法
US20110109378A1 (en) Method and Device For Supplying Power to a Microelectronic Chip
US6229751B1 (en) Electronic devices and low-voltage detection method
CN108398997B (zh) 半导体装置
JP5148615B2 (ja) 電子デバイスおよび診断装置
CN111338451B (zh) 控制电路及快速设定电源模式的方法
JP2007233718A (ja) 制御装置及び半導体集積回路
JP2009152311A (ja) 半導体集積回路システム
JP4501352B2 (ja) 半導体装置
JP7399358B1 (ja) ミッションモードvmin予測及び較正
IT201900002963A1 (it) Procedimento per la gestione ottimizzata dell&#39;alimentazione in un circuito elettronico comprendente un sistema di elaborazione e un ulteriore circuito, corrispondenti circuito ed apparato
Uht et al. TEAPC: Adaptive computing and underclocking in a real PC
JP2011518364A (ja) 電子回路、詳細にはデジタル回路に電力を供給するための装置およびそれに関連する方法
JP2006202172A (ja) バスタイミング制御回路
US9690351B2 (en) Power control system and method thereof
US9698673B2 (en) Method for controlling an electronic circuit
CN114706449B (zh) 基于自适应时钟的频率控制方法、电路及芯片
JP2005045172A (ja) 電源電圧制御回路及び半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20090924

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120606

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120703

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130402