JP5034834B2 - 半導体装置、および半導体装置における制御方法 - Google Patents

Description

本発明は、プロセスパラメータのばらつき特性分布に応じた制御情報を備える半導体装置、および当該半導体装置における制御方法に関するものであり、特に、時間およびコストの増大を抑えながら高精度に制御情報を作成する方法等に関するものである。

図１３に、非特許文献１に記載された半導体装置システム１００を示す。半導体装置システム１００は、従来のダイナミック電圧制御（Ａｄａｐｔｉｖｅ Ｖｏｌｔａｇｅ Ｓｃａｌｉｎｇ）に関するシステムである。プロセスセンサブロック１１２のリングオシレータの周波数特性と、シミュレーションで用いるＳＰＩＣＥモデル上のプロセス変動値との対応をテーブル化し、Ｆ−Ｐテーブル１３１を生成する。その後、複数条件（プロセス・電圧可変）のシミュレーションを行い、プロセス変動値と電源電圧の対応をテーブル化し、Ｐ−Ｖテーブル１４１を生成する。ここでシミュレーションの方法としては、例えば、半導体装置内のクリティカルパスにおいてセットアップ時間を確保できるように、プロセス変動値と電源電圧との対応を取得する方法が挙げられる。

そしてＤＣ−ＤＣコンバータ１０３から半導体装置１０２へ供給する電源電圧を、周波数特性から、Ｐ−Ｖテーブル１４１を用いて決定する。これにより、半導体装置１０２の製造プロセスのばらつき状態に応じて、ＤＣコンバータ１０３から供給する電源電圧の値を決定することができる。

尚、上記の関連技術として特許文献２が開示されている。
Hiroshi Okanoら、"Supply Voltage Adjustment Technique for Low Power Consumption and its Application to SOCs with Multiple Threshold Voltage CMOS"、「2006 Symposium on VLSI Circuits Digest of Technical Papers」 特開２００７−１３３４９７号公報

しかし従来技術では、プロセス変動値をトランジスタの性能に射影する際に、複数種類あるプロセス変動値の全てが、一斉にワースト方向へ変動する場合と、一斉にベスト方向へ変動する場合の両極端な２点しか見ていなかった。ここで本来は、複数種類あるプロセス変動値の各々は、一斉にワースト方向やベスト方向へ変動するとは限らないことから、両極端な２点をみる方法では、十分にプロセス変動値をトランジスタの性能に射影することができない。すると十分な解析精度が得られず、設計のマージンが必要以上に大きく設定されてしまうため、必要以上に高い電源電圧を設定することになり、半導体装置１０２の省電力化が図れないため問題である。

また従来技術において、両極端な２点での評価ではなく、複数種類あるプロセス変動値の独立した変動を考慮した多条件の解析を実施する場合には、あらゆるプロセス変動値組合せの各々について解析が必要となる。すると莫大な回数のシミュレーションを行う必要があり、時間およびコストが増大するため問題である。

本発明は前記背景技術の課題の少なくとも１つを解消するためになされたものであり、プロセスパラメータのばらつき特性分布に応じた半導体装置の制御情報を備える半導体装置を提供すること、および当該半導体装置における制御方法を提供することを目的とする。

前記目的を達成するために、本発明の思想に係る半導体装置では、複数の素子と、複数の素子に依存する第１情報と、複数の素子に供給する電源電圧との第１関係を格納する格納部と、複数の素子の少なくとも１つの素子を含み、少なくとも１つの素子に依存する第２情報を監視する監視部と、第１情報と第２情報とを対応させて、第２情報に関連付けられる電源電圧を第１関係に基づいて選択し、選択された関連付けられる電源電圧を、複数の素子に供給する電源電圧に設定するよう制御する制御部とを有し、監視部は、少なくとも１つの素子で構成されるリング発振器であり、第１情報は、リング発振器のシミュレーションに基づく第１発振周波数であり、第２情報は、リング発振器の第２発振周波数であり、第１関係は、第１情報と複数の素子に依存する複数の素子ばらつき値との第２関係と、複数の素子に供給する電源電圧と複数の素子に依存する複数の素子ばらつき値との第３関係とに基づいて、第１情報と複数の素子に供給する電源電圧とが関係付けられる第１関係であり、第３関係における複数の素子に供給する電源電圧は、複数の素子の少なくとも１つの素子を含むパスのタイミング解析に基づくスラック値が所定値になる重み付けをした複数の素子ばらつき値に基づく電圧であり、第１関係における第１情報と電源電圧との関係付けは、第２関係で求めた第１情報に対応する複数の素子ばらつき値の各々と、第３関係で求めた電源電圧におけるスラック値が所定値になる複数の素子ばらつき値の各々とが一致する場合の第１情報と電源電圧との関係であることを特徴とする。

また本発明の思想に係る半導体装置における制御方法では、複数の素子と、複数の素子に依存する第１情報と、複数の素子に供給する電源電圧との第１関係を格納する格納部と、複数の素子の少なくとも１つの素子を含み、少なくとも１つの素子に依存する第２情報を監視する監視部とを有する半導体装置における制御方法であって、監視部は、少なくとも１つの素子で構成されるリング発振器であり、第１情報として、リング発振器のシミュレーションに基づく第１発振周波数を算出し、第２情報として、リング発振器の第２発振周波数を監視し、第１情報と第２情報とを対応させて、第２情報に関連付けられる電源電圧を第１関係に基づいて選択し、選択された関連付けられる電源電圧を、複数の素子に供給する電源電圧に設定するよう制御し、第１関係は、第１情報と複数の素子に依存する複数の素子ばらつき値との第２関係と、複数の素子に供給する電源電圧と複数の素子に依存する複数の素子ばらつき値との第３関係とに基づいて、第１情報と複数の素子に供給する電源電圧とが関係付けられる第１関係であり、第３関係における複数の素子に供給する電源電圧は、複数の素子の少なくとも１つの素子を含むパスのタイミング解析に基づくスラック値が所定値になる重み付けをした複数の素子ばらつき値に基づいて算出した電圧であり、第１関係における第１情報と電源電圧との関係付けは、第２関係で求めた第１情報に対応する複数の素子ばらつき値の各々と、第３関係で求めた電源電圧におけるスラック値が所定値になる複数の素子ばらつき値の各々とが一致する場合の第１情報と電源電圧との関係であることを特徴とする。

複数の素子により、各種回路が構成される。格納部には、複数の素子に依存する第１情報と、複数の素子に供給する電源電圧との第１関係が格納される。監視部は、複数の素子の少なくとも１つの素子を含み、少なくとも１つの素子に依存する第２情報を監視する。制御部は、第１情報と第２情報とを対応させて、第２情報に関連付けられる電源電圧を第１関係に基づいて選択する。そして、選択された関連付けられる電源電圧を、複数の素子に供給する電源電圧に設定するよう制御する。

第２関係は、複数の第１情報と複数の素子ばらつき値との関係である。素子ばらつき値は、半導体装置の特性変動要因となるプロセスパラメータのばらつきである。プロセスパラメータのばらつきには複数の種類があり、例えばトランジスタのゲート長、ゲート幅、ゲート厚、しきい値電圧、ゲート酸化膜厚、拡散抵抗などのばらつきが挙げられる。第１情報は、半導体装置の回路内の素子に依存する情報であり、素子ばらつき値に応じて変化する。ここで半導体装置に含まれる回路は、素子ばらつきを見るための専用の回路であってもよいし、実動作に用いられる回路であってもよい。第２関係は、複数の素子ばらつき値の、個々の独立した影響に基づき算出される。そして複数種類の素子ばらつき値の組合せからなるばらつき値組合せから、第２関係に基づき、第１情報を得ることができる。ここで、ある所定の第１情報を得るためのばらつき値組合せは、１つに限られないことは言うまでもない。

第３関係は、複数の電源電圧と複数の素子ばらつき値との関係である。電源電圧は半導体装置に供給される電圧である。第３関係は、複数の素子ばらつき値の、個々の独立した影響に基づき算出される。そして複数種類の素子ばらつき値の組合せからなるばらつき値組合せから、第３関係に基づき、電源電圧を得ることができる。ここで、ある所定の電源電圧を得るためのばらつき値組合せは、１つに限られないことは言うまでもない。

第１関係は、第１情報と電源電圧との関係である。第１関係は、第２関係と第３関係とにおいて複数の素子ばらつき値を関連付けることで算出される。

効果を説明する。従来は、素子ばらつき値をトランジスタの性能に射影する際に、複数種類ある素子ばらつき値の全てが、一斉にワースト方向へ変動する場合と、一斉にベスト方向へ変動する場合の、両極端な２点しか見ていなかった。しかし本来、素子ばらつき値の各々は独立に変動するものであって、一定方向へ一斉に変動するものではない。よって、従来方法では、個々の素子ばらつき値の変動を十分にモデル化できているとは言えず、十分にプロセスばらつきをトランジスタの性能に射影することができないため、高い解析精度が得られていなかった。

一方本発明では、第２関係および第３関係では、素子ばらつき値組合せを構成する素子ばらつき値の各々が、個々に独立して考慮される。そして第２関係が第１情報と素子ばらつき値組合せとの関係であり、第３関係が素子ばらつき値組合せと電源電圧との関係であることから、第２関係と第３関係との素子ばらつき値組合せを互いに関連付けることにより、第１情報と電源電圧との関係である第１関係を得ることができる。

ここで第２関係と第３関係を関連づける素子ばらつき値の組合せの選定方法は、多種の方法がある。例えば、第２関係と第３関係との間で共通する素子ばらつき値の組合せであって、半導体装置の動作マージンが得られるような素子ばらつき値の組合せを選定する方法が挙げられる。この場合には、半導体装置の動作マージンを確保することができる電源電圧と第１情報との関係である第１関係を得ることができる。よって第１関係に基づいて電源電圧を制御することが可能になる。

そして、第２関係および第３関係では、複数種類の素子ばらつき値の各々が独立して変動する場合を考慮することが可能とされている。よって、あらゆる素子ばらつき値組合せに対しても、当該組合せをトランジスタの性能に射影することができるため、高い解析精度を得ることが出来る。

また従来技術において、両極端な２点での評価ではなく、複数種類ある素子ばらつき値の独立した変動を考慮した多条件の解析を実施する場合には、あらゆる素子ばらつき値組合せの各々について解析が必要となる。すなわち従来は帰納的手法であるため、シミュレーション回数が膨大となり、時間およびコストが増大する問題があった。しかし本発明では、複数種類の素子ばらつき値の各々が独立して変動する場合についてモデル化している。よって、当該モデルを用いて、半導体装置の動作マージンを確保することができる電源電圧と第１情報との関係を、あらゆる素子ばらつき値組合せの各々について検討することが可能となる。すなわち演繹的手法を用いることができるため、時間およびコストを削減することが可能となる。

本発明によれば、プロセスパラメータのばらつき特性分布に応じた半導体装置の制御情報を、時間およびコストの増大を抑えながら高精度に作成する方法を提供することや、当該制御情報を備える半導体装置を提供すること、および当該半導体装置における制御方法を提供することができる。

以下、本発明の半導体装置、および半導体装置における制御方法について具体化した実施形態を図１乃至図１２に基づき図面を参照しつつ詳細に説明する。図１に本実施形態に係る半導体装置システム１を示す。半導体装置システム１は、半導体装置２とＤＣ−ＤＣコンバータ３とを備える。半導体装置２には、ユーザロジック回路１１、プロセスセンサブロック１２、ＳＶＣ（Ｓｔａｔｉｃ ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌ）ブロック１３、制御部１４が備えられる。

プロセスセンサブロック１２は低しきい値電圧セル用リングオシレータ２１、中しきい値電圧セル用リングオシレータ２２、Ｆコード生成部２３および２４を備える。
図２に示すように、低しきい値電圧セル用リングオシレータ２１は、低しきい値電圧セル用のトランジスタで構成されたナンド回路が、奇数段縦続接続されたループ回路である。低しきい値電圧セル用リングオシレータ２１には制御部１４から試験信号ＣＳが入力され、発振周波数ｆ１を有する発振信号ＯＳ１が出力される。Ｆコード生成部２３には、発振信号ＯＳ１が入力され、ＦコードＦＣ１が出力される。

また中しきい値電圧セル用リングオシレータ２２には、制御部１４から試験信号ＣＳが入力され、発振周波数ｆ２を有する発振信号ＯＳ２が出力される。Ｆコード生成部２４には、発振信号ＯＳ２が入力され、ＦコードＦＣ２が出力される。なお中しきい値電圧セル用リングオシレータ２２は、中しきい値電圧セル用のトランジスタで構成されている点が低しきい値電圧セル用リングオシレータ２１と異なるだけであり、その他の構成は同一であるため、ここでは詳細な説明は省略する。

ＳＶＣブロック１３は、低しきい値電圧セル用Ｆ−Ｖテーブル格納部３１、中しきい値電圧セル用Ｆ−Ｖテーブル格納部３２、セレクタ３３、Ｖコード生成部３４を備える。低しきい値電圧セル用Ｆ−Ｖテーブル格納部３１には、本発明に係るテーブル作成方法で作成されたＦ−ＶテーブルＴＢ１１が格納され、Ｆ−ＶテーブルＴＢ１１はセレクタ３３へ入力される。同様に、中しきい値電圧セル用Ｆ−Ｖテーブル格納部３２には、Ｆ−ＶテーブルＴＢ１２が格納され、Ｆ−ＶテーブルＴＢ１２はセレクタ３３へ入力される。またセレクタ３３には、プロセスセンサブロック１２からＦコードＦＣ１およびＦＣ２が入力され、制御部１４から選択信号ＳＳが入力される。

Ｖコード生成部３４には、セレクタ３３から設定電源電圧ＳＶが入力される。そしてＶコード生成部３４からは、設定電源電圧ＳＶをコード化したＶコードＶＣが出力される。制御部１４には、Ｖコード生成部３４からＶコードＶＣが入力され、また不図示の温度センサから温度データＴＴが入力される。そして制御部１４からは、試験信号ＣＳ、選択信号ＳＳおよび設定信号ＤＳが出力される。

またＤＣ−ＤＣコンバータ３には設定信号ＤＳが入力される。そしてＤＣ−ＤＣコンバータ３は電源電圧ＥＶを半導体装置２へ供給する。

半導体装置システム１の動作を説明する。まず、低しきい値電圧セル用Ｆ−Ｖテーブル格納部３１に格納される、Ｆ−ＶテーブルＴＢ１１の解析手法を、図３ないし図９を用いて説明する。図３に示すように、Ｆ−ＶテーブルＴＢ１１の解析手法は、ステップ（以下Ｓと省略する）Ｓ１ないしＳ４の大きな４つのステップを備える。まずＳ１では、半導体装置２の特性変動要因となる、各プロセスパラメータのプロセス特性分布が取得される。プロセス特性分布は、プロセスパラメータ（トランジスタのゲート長、ゲート幅、ゲート厚、しきい値電圧、ゲート酸化膜厚、拡散抵抗など）の、チップ間およびロット間ばらつきである。各プロセスパラメータのプロセス特性分布は、平均μ、標準偏差σの正規分布でモデル化される。また各プロセスパラメータのプロセス特性分布は、互いに独立であるとされる。

次にＳ２（図３）のプロセスセンサブロック１２に搭載されるリングオシレータ回路の周波数特性解析の詳細について、図４のフローチャートを用いて説明する。本実施形態では例として、Ｆ−ＶテーブルＴＢ１１の解析手法について説明しているため、低しきい値電圧セル用リングオシレータ２１を用いて以下説明する。

Ｓ１１において、図２に示す低しきい値電圧セル用リングオシレータ２１の周波数特性を、式（１）に示す多項式でモデリングを行う。この多項式でのモデリングは、例えば、特開２００７−１３３４９７号公報に記載される方法により行うことができる。

式（１）において特性ｙは、低しきい値電圧セル用リングオシレータ２１の発振周波数ｆ１の分布を表す。また乱数モデルξｎは、正規乱数〜Ｎ（０，１）化された各プロセスパラメータのプロセスばらつきである。式（１）によって、正規分布のプロセス特性分布が、正規乱数の乱数モデルξｎにより表される。なお正規乱数の乱数モデルξｎと正規分布のプロセス特性分布との関係は、正規乱数に標準偏差σをかけて、さらに平均μを加えることで、正規分布Ｎ（μ, σ２)となる関係である。

Ｓ１２において、式（１）の多項式を各プロセスパラメータの乱数モデルξｎを変数とした数学式で展開することで、式（２）を得る。

式（２）は、１０個の未知係数である係数ａ０ないしａ９、および３個の変数である乱数モデルξ１ないしξ３からなる式である。そして式（２）は、係数ａ０ないしａ９によって重み付けされた乱数モデルξ１ないしξ３と、低しきい値電圧セル用リングオシレータ２１の発振周波数ｆ１との関係を表している。ここで正規乱数〜Ｎ（０，１）は、平均＝０、分散＝１であり、標準正規分布を有する。よって各プロセスパラメータのばらつきを−３σから＋３σの範囲で保障する場合、乱数モデルξｎは−３から＋３の範囲で数値化される。

Ｓ１３において、式（２）を行列式に変換し、式（３）を得る。

式（３）の行列式において、特性ｙ０ないしｙ９についての１０個の連立方程式を立て、当該連立方程式を解くことにより、１０個の係数ａ０ないしａ９の値を求めることが出来る。そこでＳ１４において、式（３）の行列式を解くために、プロセスパラメータのポイントを選定する。具体的には、３個の変数である乱数モデル（ξ１，ξ２，ξ３）の３点のばらつき値組合せを、正規乱数〜Ｎ（０，１）に従うように、任意に９組選定する。

Ｓ１５において、選定したプロセスポイントに対しシミュレーションを行うことで、特性ｙの値を求める。具体的には、３点の乱数モデル（ξ１，ξ２，ξ３）からなるばらつき値組合せを９組用いて、プロセシミュレーションを実施する。シミュレーションは、例えばＳＰＩＣＥによるＳＴＡ（Ｓｔａｔｉｃ Ｔｉｍｉｎｇ Ａｎａｌｙｓｉｓ）が挙げられる。これにより、特性ｙ０ないしｙ９が求められる。なお特性ｙ０ないしｙ９は、各ばらつき値組合せにおける、低しきい値電圧セル用リングオシレータ２１の発振周波数ｆ１である。

Ｓ１６において、プロセスパラメータのポイント及びそのポイントに応じた特性ｙを、式（３）の行列式に代入する。具体的には、９組の乱数モデル（ξ１，ξ２，ξ３）の値と、各乱数モデルに応じた特性ｙ０ないしｙ９の値を、式（３）の行列式に代入することで、１０個の連立方程式が得られる。そして連立方程式を解くことにより、Ｓ１７において、未知の係数ａ０ないしａ９を算出できる。よって式（２）が完成される。

次にＳ１８において、乱数モデルξｎの分割ステップが決定される。分割ステップは、−３から＋３の範囲の値をとる乱数モデルξｎを離散数値化する際のステップ値である。乱数モデルξｎを離散数値化することにより、後述する解析手法にかかる時間を短縮することができる。なお分割ステップの値を小さくするほど解析精度は上がるが解析時間が長くなるため、分割ステップの値は必要とされる解析精度と許容される解析時間とに応じて適宜決定することが好ましい。本実施形態では例として、分割ステップ＝１の場合を説明する。この場合には乱数モデルξｎは、−３、−２、−１、０、１、２、３の値を取る。

Ｓ１９において、式（２）を用いることにより、各発振周波数に応じた乱数モデルξｎの組合せが算出されることで、発振周波数ｆ１と乱数モデルξｎとの対応を表すＦ−ξテーブルが得られる。図５に、一例としてＦ−ξテーブルＴＢ２０を示す。Ｆ−ξテーブルＴＢ２０では、発振周波数ｆ１が１００（ＭＨｚ）となる乱数モデルξ１ないしξ３の組合せは、（＋１，−２，３）（−３，＋３，−２）（０，−１，−１）の３つである。また発振周波数ｆ１が２００（ＭＨｚ）となる乱数モデルξ１ないしξ３の組合せは、（０，−３，０）（−１，＋２，＋１）（＋２，０，−１）の３つである。なおここで、乱数モデルξ１ないしξ３の組合せを複数個求めることができるのは、式（２）において、乱数モデルξ１ないしξ３の各々が独立して変動する場合を考慮することが可能とされているためである。以下同様に、発振周波数ｆ１の他の周波数についても、乱数モデルξ１ないしξ３の組合せが算出される。

次に、Ｓ３（図３）のチップ内回路特性のタイミング解析の詳細について、図６のフローチャートを用いて説明する。チップ内回路特性のタイミング解析は、ユーザロジック回路１１において一番タイミングが厳しい、クリティカルパスを用いて行われる。図７にチップ内回路のクリティカルパス４１の一例を示す。クリティカルパス４１に入力されるクロック信号ＣＬＫ１は、分岐した上でバッファ部ＢＦを経由して、フリップフロップＦＦ１およびＦＦ２のそれぞれに入力される。フリップフロップＦＦ１からは、クロック信号ＣＬＫ１のエッジ入力に応じてデータＤ１が出力され、データＤ１はフリップフロップＦＦ２のデータ端子Ｄに入力される。またフリップフロップＦＦ２のクロック端子ＣＫにはクロック信号ＣＬＫ１が入力される。

ここでフリップフロップＦＦ２に入力される、データＤ１とクロック信号ＣＬＫ１との時間差をタイミングスラックＴＳとする。そしてフリップフロップＦＦ２においてセットアップが可能となるタイミングスラックＴＳの限界値を０とする。よってタイミングスラックＴＳが負のときはセットアップができず、タイミングスラックＴＳが正の値になるにつれセットアップ時間のマージンが大きくなる。そしてタイミングスラックＴＳの値は、バッファ部ＢＦ、フリップフロップＦＦ１およびＦＦ２を構成するトランジスタのプロセスばらつきの状態や、電源電圧ＥＶの値に応じて変化する。

Ｓ２１において、図７に示すクリティカルパス４１のタイミングスラック特性分布を、式（４）に示す多項式でモデリングを行う。この多項式でのモデリングは、前述したように、特開２００７−１３３４９７号公報に記載される方法により行うことができる。

式（４）においてｙは、クリティカルパス４１のタイミングスラック特性分布を表す。また乱数モデルξｎは、正規乱数〜Ｎ（０，１）化された各プロセスパラメータのプロセスばらつきである。

そして式（４）は、ＤＣ−ＤＣコンバータ３の出力電圧の調整ステップに応じた電圧設定ごとに立てられる。例えばＤＣ−ＤＣコンバータ３が、０．９（ｖ）から１．５（Ｖ）まで０．１（ｖ）刻みで電源電圧ＥＶの調整ステップを有する場合には、０．９、１．０、１．１、１．２、１．３、１．４、１．５（Ｖ）の７つの電源電圧ＥＶの各々について式（４）を立てる。

Ｓ２２において、式（４）の多項式を各プロセスパラメータの乱数モデルξｎを変数とした数学式で展開することで、式（５）を得る。

ここで式（５）の構成は前述した式（２）の構成と同様であるため、ここでは詳細な説明は省略する。

Ｓ２３において、式（５）を行列式に変換する。Ｓ２４において、プロセスパラメータ（ξ１，ξ２，ξ３）のポイントを選定する。Ｓ２５において、選定したプロセスポイントに対しシミュレーションを実施する。Ｓ２６において、プロセスパラメータのポイント及びそのポイントに応じた特性ｙを、行列式に代入する。そしてＳ２７において、未知の係数ａ０ないしａ９が算出される。なお式（５）に関するＳ２３ないしＳ２７のフローは、前述した式（２）に関するＳ１３ないしＳ１７（図４）のフローと同様であるため、ここでは詳細な説明は省略する。

Ｓ２８において、式（５）を用いることにより、各電源電圧ＥＶごとに、タイミングスラックＴＳが０となる乱数モデルξｎの組合せが算出される。そして乱数モデルξｎと電源電圧ＥＶの対応を表すξ−Ｖテーブルが得られる。図８に、一例としてξ−ＶテーブルＴＢ３０を示す。ξ−ＶテーブルＴＢ３０では、電源電圧ＥＶが０．９（Ｖ）のときに、タイミングスラックＴＳが０となる乱数モデルξ１ないしξ３の組合せは、（＋２，−２，−２）（−２，＋１，−２）（０，−１，−１）の３つである。また電源電圧ＥＶが１．０（Ｖ）のときに、タイミングスラックＴＳが０となる乱数モデルξ１ないしξ３の組合せは、（−３，＋３，２）（０，＋２，＋３）（＋２，０，−１）の３つである。以下同様に、電源電圧ＥＶの他の値についても、乱数モデルξ１ないしξ３の組合せが算出される。

Ｓ４（図３）に戻り、発振周波数ｆ１と電源電圧ＥＶとの関連を表すＦ−ＶテーブルＴＢ１１（図９）が生成される。Ｆ−ＶテーブルＴＢ１１は、Ｆ−ξテーブルＴＢ２０とξ−ＶテーブルＴＢ３０との対応を取ることで得られる。すなわちＦ−ξテーブルＴＢ２０が発振周波数ｆ１と乱数モデルξｎの組合せとの関係であり、ξ−ＶテーブルＴＢ３０が乱数モデルξｎの組合せと電源電圧ＥＶとの関係であることから、Ｆ−ξテーブルＴＢ２０とξ−ＶテーブルＴＢ３０との乱数モデルξｎの組合せを互いに関連付けることにより、Ｆ−ＶテーブルＴＢ１１を得ることができる。

ここでＦ−ξテーブルＴＢ２０とξ−ＶテーブルＴＢ３０とを関連づける乱数モデルξｎの組合せの選定方法は、多種の方法がある。例えば、Ｆ−ξテーブルＴＢ２０とξ−ＶテーブルＴＢ３０との間で共通する乱数モデルξｎの組合せを選定する方法が挙げられる。この場合には、タイミングスラックＴＳが０以上となり半導体装置２の動作マージンを確保することができるＦ−ＶテーブルＴＢ１１を得ることができる。

具体的に説明する。Ｆ−ξテーブルＴＢ２０の発振周波数ｆ１＝１００（ＭＨｚ）のときの乱数モデルξｎの組合せと、ξ−ＶテーブルＴＢ３０の電源電圧ＥＶ＝０．９（Ｖ）のときの乱数モデルξｎの組合せが、共に（０，−１，−１）で一致する。またＦ−ξテーブルＴＢ２０の発振周波数ｆ１＝１００（ＭＨｚ）のときの乱数モデルξｎの組合せと、ξ−ＶテーブルＴＢ３０の電源電圧ＥＶ＝１．０（Ｖ）のときの乱数モデルξｎの組合せが、共に（＋２，０，−１）で一致する。よってＦ−ＶテーブルＴＢ１１には、発振周波数ｆ１＝１００（ＭＨｚ）と電源電圧ＥＶ＝０．９、１．０（Ｖ）とが関連づけられる。すなわち発振周波数ｆ１＝１００（ＭＨｚ）のときには、電源電圧ＥＶ＝０．９、１．０（Ｖ）であれば半導体装置２の動作マージンを確保することができることが分かる。

以下同様の関連付け方法を用いることで、Ｆ−ＶテーブルＴＢ１１に示すように、発振周波数ｆ１＝２００（ＭＨｚ）と電源電圧ＥＶ＝１．０、１．１、１．２（Ｖ）とが関連づけられ、発振周波数ｆ１＝３００（ＭＨｚ）と電源電圧ＥＶ＝１．１、１．２、１．３、１．５（Ｖ）とが関連づけられる。そして生成されたＦ−ＶテーブルＴＢ１１は、低しきい値電圧セル用Ｆ−Ｖテーブル格納部３１へ格納される。

以上、低しきい値電圧セル用Ｆ−Ｖテーブル格納部３１に格納される、Ｆ−ＶテーブルＴＢ１１の解析手法について、Ｓ１ないしＳ４を用いて詳細に説明した。そして、中しきい値電圧セル用のＦ−ＶテーブルＴＢ１２に格納されるＦ−ＶテーブルＴＢ１２の解析手法も、上述したＦ−ＶテーブルＴＢ１１の解析手法と同様である。よってここでは詳細な説明は省略する。

次に図１０のフローチャートを用いて、Ｆ−ＶテーブルＴＢ１１およびＴＢ１２を用いた、電源電圧ＥＶの決定方法について説明する。電源電圧ＥＶの決定は、半導体装置システム１の初期設定として決定され、例えば半導体装置システム１の出荷試験時などに行われる。

Ｓ３１において、リングオシレータの発振周波数特性の取得が行われる。具体的には、半導体装置システム１の出荷試験が開始されると、制御部１４から試験信号ＣＳが出力される。試験信号ＣＳに応じて、低しきい値電圧セル用リングオシレータ２１は発振を開始し、発振周波数ｆ１の発振信号ＯＳ１を出力する。発振周波数ｆ１は、低しきい値電圧セル用リングオシレータ２１（図２）を論理値が１周する時間に相当する。そして発振周波数ｆ１を測定すれば、ナンド回路の平均遅延時間を求めることができるため、低しきい値電圧セルの製造プロセスの評価を行うことができる。そしてＦコード生成部２３からは、発振信号ＯＳ１の発振周波数ｆ１に応じたＦコードＦＣ１が出力され、セレクタ３３に入力される。

なお同様にして、中しきい値電圧セル用リングオシレータ２２についても発振信号ＯＳ２の発振周波数ｆ２が得られる。そしてＦコード生成部２４からは、発振信号ＯＳ２の発振周波数ｆ２に応じたＦコードＦＣ２が出力され、セレクタ３３に入力される。

Ｓ３２において、セレクタ３３において、発振周波数ｆ１およびｆ２と電源電圧ＥＶとの対応が抽出される。セレクタ３３における対応の抽出は、ＦコードＦＣ１、ＦＣ２および選択信号ＳＳに応じて、Ｆ−ＶテーブルＴＢ１１（図９）およびＴＢ１２の中から電源電圧ＥＶを選択することで行われる。ここで選択信号ＳＳは、電源電圧ＥＶの選択目的に応じて１４から出力される信号である。選択目的が低消費電力化の場合には、半導体装置２の動作マージンを確保することができる電源電圧ＥＶのうち最も低い電圧を選択する旨の選択信号ＳＳが出力される。また選択目的が動作マージン確保の場合には、半導体装置２の動作マージンを確保することができる電源電圧ＥＶのうち最も高い電源電圧を選択する旨の選択信号ＳＳが出力される。また選択目的に応じて、Ｆ−ＶテーブルＴＢ１１、ＴＢ１２のどちらか一方を用いて電源電圧ＥＶを決定するのか、またはＦ−ＶテーブルＴＢ１１、ＴＢ１２の両方を用いて電源電圧ＥＶを決定するのかが決定される。

例として、低消費電力化を目的とする場合に、Ｆ−ＶテーブルＴＢ１１（図９）を用いて電源電圧ＥＶを決定する場合を説明する。発振周波数ｆ１が１００（ＭＨｚ）である旨のＦＣ１がセレクタ３３へ入力される時には、セレクタ３３は、最低電圧である０．９（Ｖ）を設定電源電圧ＳＶとして選択する。また同様にセレクタ３３は、発振周波数ｆ１が２００（ＭＨｚ）の時は最低電圧である１．０（Ｖ）を選択し、発振周波数ｆ１が３００（ＭＨｚ）の時は最低電圧である１．１（Ｖ）を選択する。これにより低消費電力化を目的として、Ｆ−ＶテーブルＴＢ１１を用いる場合には、図１１に示すような、発振周波数ｆ１と設定電源電圧ＳＶとの対応テーブルが得られる。そしてセレクタ３３で選択された設定電源電圧ＳＶは、Ｖコード生成部３４へ入力される。

Ｓ３３において、Ｖコード生成部３４では、ＤＣ−ＤＣコンバータ３の制御用に、選択した設定電源電圧ＳＶを、５ビットのＶコードＶＣへコード化する。図１２に、図１１の設定電源電圧ＳＶをコード化した例を示す。生成されたＶコードＶＣは、Ｖコード生成部３４から出力され、制御部１４へ入力される。

Ｓ３４において、制御部１４からは、ＶコードＶＣに応じた設定信号ＤＳが出力され、ＤＣコンバータ３に入力される。ＤＣコンバータ３では、不図示のヒューズ部が、設定信号ＤＳに応じて切断される。これにより、ＤＣ−ＤＣコンバータ３から出力される電源電圧ＥＶの値が、設定電源電圧ＳＶに設定され、当該設定がＤＣ−ＤＣコンバータ３に保持される。

以上詳細に説明したとおり、本実施形態に係る半導体装置、半導体装置の制御方法および半導体装置の制御情報の作成方法によれば、式（２）および式（５）において、個々の乱数モデルξ１ないしξ３の変動がモデル化される。よって、乱数モデルξ１ないしξ３の変動のあらゆる組合せに対しても、当該組合せをトランジスタの性能に射影することができる。これにより、式（２）および式（５）において、特性（ｙ）を満たす乱数モデルξ１ないしξ３の組合せを複数算出することができることから、Ｆ−ＶテーブルＴＢ１１において１つの発振周波数に対応する電源電圧ＥＶを複数得ることができる。よって高い解析精度が得られるため、設計のマージンが必要以上に大きく設定され必要以上に高い電源電圧が半導体装置に供給される事態を防止できるため、半導体装置の省電力化を図ることが可能となる。

また従来において、乱数モデルξ１ないしξ３が個々に変動する場合を考慮した多条件の解析を実施する場合には、あらゆる乱数モデルξ１ないしξ３組合せの各々について解析が必要となる。すなわち帰納的手法であるため、シミュレーション回数が膨大となり、時間およびコストが増大する問題があった。しかし本発明では、乱数モデルξ１ないしξ３の各々に個々に重み付けをした式（２）および式（５）を用いることで、乱数モデルξ１ないしξ３が個々に変動する場合にも対応することができる。よって、式（２）および式（５）を用いて、半導体装置２の動作マージンを確保することができる電源電圧ＥＶと発振周波数ｆ１との関係を、あらゆる乱数モデルξｎの組合せの各々について検討することが可能となる。すなわち演繹的手法を用いることができるため、Ｆ−ＶテーブルＴＢ１１を解析する際の時間およびコストを削減することが可能となる。

尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。本実施形態では、セレクタ３３においてＦ−ＶテーブルＴＢ１１を用いて電源電圧ＥＶを決定する形態について説明したが、この形態に限られず、電源電圧ＥＶの選択目的に応じてＦ−ＶテーブルＴＢ１１とＴＢ１２との使い方を決定すればよいことは言うまでもない。例えば、半導体装置２の動作マージンに中しきい値電圧セルが支配的である場合には、Ｆ−ＶテーブルＴＢ１２を用いて電源電圧ＥＶを決定することが好ましい。また例えば、Ｆ−ＶテーブルＴＢ１１を用いて求めた電源電圧と、Ｆ−ＶテーブルＴＢ１２を用いて求めた電源電圧との平均値を求め、当該平均値を電源電圧ＥＶとする形態としてもよい。また例えば、半導体装置２に低しきい値電圧セル用の電源電圧ＥＶ１と中しきい値電圧セル用の電源電圧ＥＶ２との２つの電源電圧が供給される場合には、Ｆ−ＶテーブルＴＢ１１を用いて低しきい値電圧セル用の電源電圧ＥＶ１の値を決定し、Ｆ−ＶテーブルＴＢ１２を用いて中しきい値電圧セル用の電源電圧ＥＶ２の値を決定すればよい。

また本実施形態では、乱数モデルξｎの組合せは、ξ１ないしξ３の３つからなるとしたが、この形態に限られず、組合せの数を増やすことができることは言うまでもない。組合せの数を増加すれば、考慮することができるプロセスパラメータの数が増加することになるので、より精度の高い解析を行うことができる。なお組合せの数を大きくするほど解析精度は上がるが解析時間が長くなるため、組合せの数は必要とされる解析精度と許容される解析時間とに応じて、適宜決定することが好ましい。

また本実施形態では、半導体装置システム１の初期設定として出荷試験時に電源電圧ＥＶを決定するとしたが、この形態に限られない。温度変化等による特性変化に動的に対応したければ、半導体装置システム１の動作中において、定期的にプロセスセンサブロック１２を動作させ、電源電圧ＥＶの値を更新していく形態としてもよい。また動的な制御を行う際には、不図示の外部の温度センサから入力される温度データＴＴに応じて、セレクタ３３から出力される選択信号ＳＳを修正する形態としてもよい。半導体装置の特性は温度変化に特に敏感であることから、より精密な電源電圧ＥＶの制御を行うことができるため、半導体装置２のさらなる省電力化を図ることが可能となる。

また本実施形態では、ヒューズ部がＤＣ−ＤＣコンバータ３に備えられるとしたが、この形態に限られず、半導体装置２に備えられるとしてもよい。この場合には、半導体装置２の単体の状態で出荷試験を行い電源電圧ＥＶを決定した上で、当該電源電圧ＥＶの値を半導体装置２に保持することが可能となる。

ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１）複数の素子と、
前記複数の素子に依存する第１情報と、前記複数の素子に供給する電源電圧との第１関係を格納する格納部と、
前記複数の素子の少なくとも１つの素子を含み、前記少なくとも１つの素子に依存する第２情報を監視する監視部と、
前記第１情報と前記第２情報とを対応させて、前記第２情報に関連付けられる電源電圧を前記第１関係に基づいて選択し、選択された前記関連付けられる電源電圧を、前記複数の素子に供給する電源電圧に設定するよう制御する制御部と
を有し、
前記第１関係は、
前記第１情報と前記複数の素子に依存する複数の素子ばらつき値との第２関係と、
前記複数の素子に供給する電源電圧と前記複数の素子に依存する前記複数の素子ばらつき値との第３関係とに基づいて、前記第１情報と前記複数の素子に供給する電源電圧とが関係付けられる第１関係である
ことを特徴とする半導体装置。
（付記２）前記監視部は、前記少なくとも１つの素子で構成されるリング発振器であり、
前記第１情報は、前記リング発振器のシミュレーションに基づく第１発振周波数であり、
前記第２情報は、前記リング発振器の第２発振周波数である
ことを特徴とする付記１記載の半導体装置。
（付記３）前記第３関係における前記複数の素子に供給する電源電圧は、
前記複数の素子の少なくとも１つの素子を含むパスのタイミング解析に基づくスラック値が所定値になる重み付けをした前記複数の素子ばらつき値の影響に基づく
ことを特徴する付記１又は２に記載の半導体装置。
（付記４）前記複数の素子ばらつき値は正規分布に従い、
前記重み付けの値は、正規分布に従って算出される
ことを特徴とする付記３記載の半導体装置。
（付記５）前記第１関係における前記第１情報と前記電源電圧との前記関係付けは、
前記第２関係で求めた前記第１情報に対応する前記複数の素子ばらつき値の各々と、
前記第３関係で求めた前記電源電圧における前記スラック値が所定値になる前記複数の素子ばらつき値の各々とが一致する場合の前記第１情報と前記電源電圧との関係である
ことを特徴とする付記１乃至付記４記載の半導体装置。
（付記６）前記制御部が設定するよう制御する前記電源電圧は、前記第１関係において、前記モニタ部でモニタする前記素子ばらつきに関連付けられる電源電圧が複数ある場合に、最も小さい電源電圧である
ことを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
（付記７）複数の素子と、前記複数の素子に依存する第１情報と、前記複数の素子に供給する電源電圧との第１関係を格納する格納部と、前記複数の素子の少なくとも１つの素子を含み、前記少なくとも１つの素子に依存する第２情報を監視する監視部とを有する半導体装置の制御方法であって、
前記第１情報と前記第２情報とを対応させて、前記第２情報に関連付けられる電源電圧を前記第１関係に基づいて選択し、
選択された前記関連付けられる電源電圧を、前記複数の素子に供給する電源電圧に設定するよう制御し、
前記第１関係は、
前記第１情報と前記複数の素子に依存する複数の素子ばらつき値との第２関係と、
前記複数の素子に供給する電源電圧と前記複数の素子に依存する前記複数の素子ばらつき値との第３関係とに基づいて、前記第１情報と前記複数の素子に供給する電源電圧とが関係付けられる第１関係である
ことを特徴とする半導体装置の制御方法。
（付記８）前記監視部は、前記少なくとも１つの素子で構成されるリング発振器であり、
前記第１情報として、前記リング発振器のシミュレーションに基づく第１発振周波数を算出し、
前記第２情報として、前記リング発振器の第２発振周波数を監視する
ことを特徴とする付記７記載の半導体装置の制御方法。
（付記９）前記第３関係における前記複数の素子に供給する電源電圧は、
前記複数の素子の少なくとも１つの素子を含むパスのタイミング解析に基づくスラック値が所定値になる重み付けをした前記複数の素子ばらつき値の影響に基づいて算出する
ことを特徴する付記７又は８に記載の半導体装置の制御方法。
（付記１０）前記複数の素子ばらつき値は正規分布に従い、
前記重み付けの値は、正規分布に従って算出される
ことを特徴とする付記９記載の半導体装置の制御方法。
（付記１１）前記第１関係における前記第１情報と前記電源電圧との前記関係付けは、
前記第２関係で求めた前記第１情報に対応する前記複数の素子ばらつき値の各々と、
前記第３関係で求めた前記電源電圧における前記スラック値が所定値になる前記複数の素子ばらつき値の各々とが一致する場合の前記第１情報と前記電源電圧との関係である
ことを特徴とする付記７乃至付記１０記載の半導体装置の制御方法。
（付記１２）前記制御部が設定するよう制御する前記電源電圧として、
前記第１関係において、前記モニタ部でモニタする前記素子ばらつきに関連付けられる電源電圧が複数ある場合に、最も小さい電源電圧を選択する
ことを特徴とする付記７乃至１１のいずれか１項に記載の半導体装置の制御方法。
（付記１３）複数の素子と、前記複数の素子に依存する第１情報と、前記複数の素子に供給する電源電圧との第１関係を格納する格納部と、前記複数の素子の少なくとも１つの素子を含み、前記少なくとも１つの素子に依存する第２情報を監視する監視部とを有する半導体装置の制御情報の作成方法であって、
前記第１情報と前記複数の素子に依存する複数の素子ばらつき値との第２関係を算出し、
前記複数の素子に供給する電源電圧と前記複数の素子に依存する前記複数の素子ばらつき値との第３関係を算出し、
前記第２関係と前記第３関係に基づいて、前記第１情報と前記複数の素子に供給する電源電圧とが関係付けられる第１関係を算出する
ことを特徴とする半導体装置の制御情報の作成方法。
（付記１４）前記第３関係における前記複数の素子に供給する電源電圧は、
前記複数の素子の少なくとも１つの素子を含むパスのタイミング解析に基づくスラック値が所定値になる重み付けをした前記複数の素子ばらつき値の影響に基づいて算出する
ことを特徴する付記１３に記載の半導体装置の制御情報の作成方法。
（付記１５）前記複数の素子ばらつき値は正規分布に従い、
前記重み付けの値は、正規分布に従って算出される
ことを特徴とする付記１４記載の半導体装置の制御情報の作成方法。
（付記１６）前記第１関係における前記第１情報と前記電源電圧との前記関係付けは、
前記第２関係で求めた前記第１情報に対応する前記複数の素子ばらつき値の各々と、
前記第３関係で求めた前記電源電圧における前記スラック値が所定値になる前記複数の素子ばらつき値の各々とが一致する場合の前記第１情報と前記電源電圧との関係である
ことを特徴とする付記１３乃至付記１５記載の半導体装置の制御情報の作成方法。

半導体装置システム１の概略図 低しきい値電圧セル用リングオシレータ２１の回路図 Ｆ−Ｖテーブルの解析手法のフロー図 リングオシレータ回路の周波数特性解析手法のフロー図 Ｆ−ξテーブルＴＢ２０を示す図 チップ内回路特性のタイミング解析手法のフロー図 クリティカルパス４１の回路図 ξ−ＶテーブルＴＢ３０を示す図 Ｆ−ＶテーブルＴＢ１１を示す図 Ｆ−Ｖテーブルを用いたヒューズ切断手法のフロー図 設定電源電圧ＳＶの決定例を示す図 ＶコードＶＣのコード化例を示す図 従来技術に係る半導体装置システム１００を示す図

１ 半導体装置システム
２ 半導体装置
３ ＤＣ−ＤＣコンバータ
１２ プロセスセンサブロック
１３ ＳＶＣブロック
１４ 制御部
３１ 低しきい値電圧セル用Ｆ−Ｖテーブル格納部
３２ 中しきい値電圧セル用Ｆ−Ｖテーブル格納部３２
ｆ１、ｆ２ 発振周波数
ＴＢ１１、ＴＢ１２ Ｆ−Ｖテーブル
ＴＢ２０ Ｆ−ξテーブル
ＴＢ３０ ξ−Ｖテーブル

Claims (4)

1. 複数の素子と、
   前記複数の素子に依存する第１情報と、前記複数の素子に供給する電源電圧との第１関係を格納する格納部と、
   前記複数の素子の少なくとも１つの素子を含み、前記少なくとも１つの素子に依存する第２情報を監視する監視部と、
   前記第１情報と前記第２情報とを対応させて、前記第２情報に関連付けられる電源電圧を前記第１関係に基づいて選択し、選択された前記関連付けられる電源電圧を、前記複数の素子に供給する電源電圧に設定するよう制御する制御部とを有し、
   前記監視部は、前記少なくとも１つの素子で構成されるリング発振器であり、
   前記第１情報は、前記リング発振器のシミュレーションに基づく第１発振周波数であり、
   前記第２情報は、前記リング発振器の第２発振周波数であり、
   前記第１関係は、前記第１情報と前記複数の素子に依存する複数の素子ばらつき値との第２関係と、前記複数の素子に供給する電源電圧と前記複数の素子に依存する前記複数の素子ばらつき値との第３関係とに基づいて、前記第１情報と前記複数の素子に供給する電源電圧とが関係付けられる第１関係であり、
   前記第３関係における前記複数の素子に供給する電源電圧は、前記複数の素子の少なくとも１つの素子を含むパスのタイミング解析に基づくスラック値が所定値になる重み付けをした前記複数の素子ばらつき値に基づく電圧であり、
   前記第１関係における前記第１情報と前記電源電圧との前記関係付けは、前記第２関係で求めた前記第１情報に対応する前記複数の素子ばらつき値の各々と、前記第３関係で求めた前記電源電圧における前記スラック値が所定値になる前記複数の素子ばらつき値の各々とが一致する場合の前記第１情報と前記電源電圧との関係である
   ことを特徴とする半導体装置。
2. 前記制御部が設定するよう制御する前記電源電圧は、前記第１関係において、前記モニタ部でモニタする前記素子ばらつきに関連付けられる電源電圧が複数ある場合に、最も小さい電源電圧である
   ことを特徴とする請求項１に記載の半導体装置。
3. 複数の素子と、前記複数の素子に依存する第１情報と、前記複数の素子に供給する電源電圧との第１関係を格納する格納部と、前記複数の素子の少なくとも１つの素子を含み、前記少なくとも１つの素子に依存する第２情報を監視する監視部とを有する半導体装置における制御方法であって、
   前記監視部は、前記少なくとも１つの素子で構成されるリング発振器であり、
   前記第１情報として、前記リング発振器のシミュレーションに基づく第１発振周波数を算出し、前記第２情報として、前記リング発振器の第２発振周波数を監視し、
   前記第１情報と前記第２情報とを対応させて、前記第２情報に関連付けられる電源電圧を前記第１関係に基づいて選択し、
   選択された前記関連付けられる電源電圧を、前記複数の素子に供給する電源電圧に設定するよう制御し、
   前記第１関係は、前記第１情報と前記複数の素子に依存する複数の素子ばらつき値との第２関係と、前記複数の素子に供給する電源電圧と前記複数の素子に依存する前記複数の素子ばらつき値との第３関係とに基づいて、前記第１情報と前記複数の素子に供給する電源電圧とが関係付けられる第１関係であり、
   前記第３関係における前記複数の素子に供給する電源電圧は、前記複数の素子の少なくとも１つの素子を含むパスのタイミング解析に基づくスラック値が所定値になる重み付けをした前記複数の素子ばらつき値に基づいて算出した電圧であり、
   前記第１関係における前記第１情報と前記電源電圧との前記関係付けは、前記第２関係で求めた前記第１情報に対応する前記複数の素子ばらつき値の各々と、前記第３関係で求めた前記電源電圧における前記スラック値が所定値になる前記複数の素子ばらつき値の各々とが一致する場合の前記第１情報と前記電源電圧との関係である
   ことを特徴とする半導体装置における制御方法。
4. 前記制御部が設定するよう制御する前記電源電圧として、
   前記第１関係において、前記モニタ部でモニタする前記素子ばらつきに関連付けられる電源電圧が複数ある場合に、最も小さい電源電圧を選択する
   ことを特徴とする請求項３に記載の半導体装置における制御方法。

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