JP2009086848A - 半導体装置、半導体装置の制御方法および半導体装置の制御情報の作成方法 - Google Patents
半導体装置、半導体装置の制御方法および半導体装置の制御情報の作成方法 Download PDFInfo
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Abstract
【解決手段】
半導体装置2は、複数の素子を備える。また複数の素子に依存する発振周波数f1と複数の素子に供給する電源電圧EVとのF−VテーブルTB11を格納する低しきい値電圧セル用F−Vテーブル格納部31を備える。また複数の素子の少なくとも1つの素子を含み、少なくとも1つの素子に依存する発振周波数f1を監視するプロセスセンサブロック12を備える。また発振周波数f1に関連付けられる電源電圧EVを、F−VテーブルTB11に基づいて選択し、半導体装置2への供給電圧として設定するセレクタ33を備える。F−VテーブルTB11は、F−ξテーブルTB20とξ−VテーブルTB30との乱数モデルξnの組合せを、互いに関連付けることにより得られる。
【選択図】図1
Description
特に、時間およびコストの増大を抑えながら高精度に制御情報を作成する方法等に関するものである。
Hiroshi Okanoら、"Supply Voltage Adjustment Technique for Low Power Consumption and its Application to SOCs with Multiple Threshold Voltage CMOS"、「2006 Symposium on VLSI Circuits Digest of Technical Papers」
図2に示すように、低しきい値電圧セル用リングオシレータ21は、低しきい値電圧セル用のトランジスタで構成されたナンド回路が、奇数段縦続接続されたループ回路である。低しきい値電圧セル用リングオシレータ21には制御部14から試験信号CSが入力され、発振周波数f1を有する発振信号OS1が出力される。Fコード生成部23には、発振信号OS1が入力され、FコードFC1が出力される。
式(1)において特性yは、低しきい値電圧セル用リングオシレータ21の発振周波数f1の分布を表す。また乱数モデルξnは、正規乱数〜N(0,1)化された各プロセスパラメータのプロセスばらつきである。式(1)によって、正規分布のプロセス特性分布が、正規乱数の乱数モデルξnにより表される。なお正規乱数の乱数モデルξnと正規分布のプロセス特性分布との関係は、正規乱数に標準偏差σをかけて、さらに平均μを加えることで、正規分布N(μ, σ2)となる関係である。
式(2)は、10個の未知係数である係数a0ないしa9、および3個の変数である乱数モデルξ1ないしξ3からなる式である。そして式(2)は、係数a0ないしa9によって重み付けされた乱数モデルξ1ないしξ3と、低しきい値電圧セル用リングオシレータ21の発振周波数f1との関係を表している。ここで正規乱数〜N(0,1)は、平均=0、分散=1であり、標準正規分布を有する。よって各プロセスパラメータのばらつきを−3σから+3σの範囲で保障する場合、乱数モデルξnは−3から+3の範囲で数値化される。
式(3)の行列式において、特性y0ないしy9についての10個の連立方程式を立て、当該連立方程式を解くことにより、10個の係数a0ないしa9の値を求めることが出来る。そこでS14において、式(3)の行列式を解くために、プロセスパラメータのポイントを選定する。具体的には、3個の変数である乱数モデル(ξ1,ξ2,ξ3)の3点のばらつき値組合せを、正規乱数〜N(0,1)に従うように、任意に9組選定する。
式(4)においてyは、クリティカルパス41のタイミングスラック特性分布を表す。また乱数モデルξnは、正規乱数〜N(0,1)化された各プロセスパラメータのプロセスばらつきである。
ここで式(5)の構成は前述した式(2)の構成と同様であるため、ここでは詳細な説明は省略する。
(付記1)複数の素子と、
前記複数の素子に依存する第1情報と、前記複数の素子に供給する電源電圧との第1関係を格納する格納部と、
前記複数の素子の少なくとも1つの素子を含み、前記少なくとも1つの素子に依存する第2情報を監視する監視部と、
前記第1情報と前記第2情報とを対応させて、前記第2情報に関連付けられる電源電圧を前記第1関係に基づいて選択し、選択された前記関連付けられる電源電圧を、前記複数の素子に供給する電源電圧に設定するよう制御する制御部と
を有し、
前記第1関係は、
前記第1情報と前記複数の素子に依存する複数の素子ばらつき値との第2関係と、
前記複数の素子に供給する電源電圧と前記複数の素子に依存する前記複数の素子ばらつき値との第3関係とに基づいて、前記第1情報と前記複数の素子に供給する電源電圧とが関係付けられる第1関係である
ことを特徴とする半導体装置。
(付記2)前記監視部は、前記少なくとも1つの素子で構成されるリング発振器であり、
前記第1情報は、前記リング発振器のシミュレーションに基づく第1発振周波数であり、
前記第2情報は、前記リング発振器の第2発振周波数である
ことを特徴とする付記1記載の半導体装置。
(付記3)前記第3関係における前記複数の素子に供給する電源電圧は、
前記複数の素子の少なくとも1つの素子を含むパスのタイミング解析に基づくスラック値が所定値になる重み付けをした前記複数の素子ばらつき値の影響に基づく
ことを特徴する付記1又は2に記載の半導体装置。
(付記4)前記複数の素子ばらつき値は正規分布に従い、
前記重み付けの値は、正規分布に従って算出される
ことを特徴とする付記3記載の半導体装置。
(付記5)前記第1関係における前記第1情報と前記電源電圧との前記関係付けは、
前記第2関係で求めた前記第1情報に対応する前記複数の素子ばらつき値の各々と、
前記第3関係で求めた前記電源電圧における前記スラック値が所定値になる前記複数の素子ばらつき値の各々とが一致する場合の前記第1情報と前記電源電圧との関係である
ことを特徴とする付記1乃至付記4記載の半導体装置。
(付記6)前記制御部が設定するよう制御する前記電源電圧は、前記第1関係において、前記モニタ部でモニタする前記素子ばらつきに関連付けられる電源電圧が複数ある場合に、最も小さい電源電圧である
ことを特徴とする付記1乃至5のいずれか1項に記載の半導体装置。
(付記7)複数の素子と、前記複数の素子に依存する第1情報と、前記複数の素子に供給する電源電圧との第1関係を格納する格納部と、前記複数の素子の少なくとも1つの素子を含み、前記少なくとも1つの素子に依存する第2情報を監視する監視部とを有する半導体装置の制御方法であって、
前記第1情報と前記第2情報とを対応させて、前記第2情報に関連付けられる電源電圧を前記第1関係に基づいて選択し、
選択された前記関連付けられる電源電圧を、前記複数の素子に供給する電源電圧に設定するよう制御し、
前記第1関係は、
前記第1情報と前記複数の素子に依存する複数の素子ばらつき値との第2関係と、
前記複数の素子に供給する電源電圧と前記複数の素子に依存する前記複数の素子ばらつき値との第3関係とに基づいて、前記第1情報と前記複数の素子に供給する電源電圧とが関係付けられる第1関係である
ことを特徴とする半導体装置の制御方法。
(付記8)前記監視部は、前記少なくとも1つの素子で構成されるリング発振器であり、
前記第1情報として、前記リング発振器のシミュレーションに基づく第1発振周波数を算出し、
前記第2情報として、前記リング発振器の第2発振周波数を監視する
ことを特徴とする付記7記載の半導体装置の制御方法。
(付記9)前記第3関係における前記複数の素子に供給する電源電圧は、
前記複数の素子の少なくとも1つの素子を含むパスのタイミング解析に基づくスラック値が所定値になる重み付けをした前記複数の素子ばらつき値の影響に基づいて算出する
ことを特徴する付記7又は8に記載の半導体装置の制御方法。
(付記10)前記複数の素子ばらつき値は正規分布に従い、
前記重み付けの値は、正規分布に従って算出される
ことを特徴とする付記9記載の半導体装置の制御方法。
(付記11)前記第1関係における前記第1情報と前記電源電圧との前記関係付けは、
前記第2関係で求めた前記第1情報に対応する前記複数の素子ばらつき値の各々と、
前記第3関係で求めた前記電源電圧における前記スラック値が所定値になる前記複数の素子ばらつき値の各々とが一致する場合の前記第1情報と前記電源電圧との関係である
ことを特徴とする付記7乃至付記10記載の半導体装置の制御方法。
(付記12)前記制御部が設定するよう制御する前記電源電圧として、
前記第1関係において、前記モニタ部でモニタする前記素子ばらつきに関連付けられる電源電圧が複数ある場合に、最も小さい電源電圧を選択する
ことを特徴とする付記7乃至11のいずれか1項に記載の半導体装置の制御方法。
(付記13)複数の素子と、前記複数の素子に依存する第1情報と、前記複数の素子に供給する電源電圧との第1関係を格納する格納部と、前記複数の素子の少なくとも1つの素子を含み、前記少なくとも1つの素子に依存する第2情報を監視する監視部とを有する半導体装置の制御情報の作成方法であって、
前記第1情報と前記複数の素子に依存する複数の素子ばらつき値との第2関係を算出し、
前記複数の素子に供給する電源電圧と前記複数の素子に依存する前記複数の素子ばらつき値との第3関係を算出し、
前記第2関係と前記第3関係に基づいて、前記第1情報と前記複数の素子に供給する電源電圧とが関係付けられる第1関係を算出する
ことを特徴とする半導体装置の制御情報の作成方法。
(付記14)前記第3関係における前記複数の素子に供給する電源電圧は、
前記複数の素子の少なくとも1つの素子を含むパスのタイミング解析に基づくスラック値が所定値になる重み付けをした前記複数の素子ばらつき値の影響に基づいて算出する
ことを特徴する付記13に記載の半導体装置の制御情報の作成方法。
(付記15)前記複数の素子ばらつき値は正規分布に従い、
前記重み付けの値は、正規分布に従って算出される
ことを特徴とする付記14記載の半導体装置の制御情報の作成方法。
(付記16)前記第1関係における前記第1情報と前記電源電圧との前記関係付けは、
前記第2関係で求めた前記第1情報に対応する前記複数の素子ばらつき値の各々と、
前記第3関係で求めた前記電源電圧における前記スラック値が所定値になる前記複数の素子ばらつき値の各々とが一致する場合の前記第1情報と前記電源電圧との関係である
ことを特徴とする付記13乃至付記15記載の半導体装置の制御情報の作成方法。
2 半導体装置
3 DC−DCコンバータ
12 プロセスセンサブロック
13 SVCブロック
14 制御部
31 低しきい値電圧セル用F−Vテーブル格納部
32 中しきい値電圧セル用F−Vテーブル格納部32
f1、f2 発振周波数
TB11、TB12 F−Vテーブル
TB20 F−ξテーブル
TB30 ξ−Vテーブル
Claims (10)
- 複数の素子と、
前記複数の素子に依存する第1情報と、前記複数の素子に供給する電源電圧との第1関係を格納する格納部と、
前記複数の素子の少なくとも1つの素子を含み、前記少なくとも1つの素子に依存する第2情報を監視する監視部と、
前記第1情報と前記第2情報とを対応させて、前記第2情報に関連付けられる電源電圧を前記第1関係に基づいて選択し、選択された前記関連付けられる電源電圧を、前記複数の素子に供給する電源電圧に設定するよう制御する制御部と
を有し、
前記第1関係は、
前記第1情報と前記複数の素子に依存する複数の素子ばらつき値との第2関係と、
前記複数の素子に供給する電源電圧と前記複数の素子に依存する前記複数の素子ばらつき値との第3関係とに基づいて、前記第1情報と前記複数の素子に供給する電源電圧とが関係付けられる第1関係である
ことを特徴とする半導体装置。 - 前記監視部は、前記少なくとも1つの素子で構成されるリング発振器であり、
前記第1情報は、前記リング発振器のシミュレーションに基づく第1発振周波数であり、
前記第2情報は、前記リング発振器の第2発振周波数である
ことを特徴とする請求項1記載の半導体装置。 - 前記第3関係における前記複数の素子に供給する電源電圧は、
前記複数の素子の少なくとも1つの素子を含むパスのタイミング解析に基づくスラック値が所定値になる重み付けをした前記複数の素子ばらつき値の影響に基づく
ことを特徴する請求項1又は2に記載の半導体装置。 - 前記制御部が設定するよう制御する前記電源電圧は、前記第1関係において、前記モニタ部でモニタする前記素子ばらつきに関連付けられる電源電圧が複数ある場合に、最も小さい電源電圧である
ことを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。 - 複数の素子と、前記複数の素子に依存する第1情報と、前記複数の素子に供給する電源電圧との第1関係を格納する格納部と、前記複数の素子の少なくとも1つの素子を含み、前記少なくとも1つの素子に依存する第2情報を監視する監視部とを有する半導体装置の制御方法であって、
前記第1情報と前記第2情報とを対応させて、前記第2情報に関連付けられる電源電圧を前記第1関係に基づいて選択し、
選択された前記関連付けられる電源電圧を、前記複数の素子に供給する電源電圧に設定するよう制御し、
前記第1関係は、
前記第1情報と前記複数の素子に依存する複数の素子ばらつき値との第2関係と、
前記複数の素子に供給する電源電圧と前記複数の素子に依存する前記複数の素子ばらつき値との第3関係とに基づいて、前記第1情報と前記複数の素子に供給する電源電圧とが関係付けられる第1関係である
ことを特徴とする半導体装置の制御方法。 - 前記監視部は、前記少なくとも1つの素子で構成されるリング発振器であり、
前記第1情報として、前記リング発振器のシミュレーションに基づく第1発振周波数を算出し、
前記第2情報として、前記リング発振器の第2発振周波数を監視する
ことを特徴とする請求項5記載の半導体装置の制御方法。 - 前記第3関係における前記複数の素子に供給する電源電圧は、
前記複数の素子の少なくとも1つの素子を含むパスのタイミング解析に基づくスラック値が所定値になる重み付けをした前記複数の素子ばらつき値の影響に基づいて算出する
ことを特徴する請求項5又は6に記載の半導体装置の制御方法。 - 前記制御部が設定するよう制御する前記電源電圧として、
前記第1関係において、前記モニタ部でモニタする前記素子ばらつきに関連付けられる電源電圧が複数ある場合に、最も小さい電源電圧を選択する
ことを特徴とする請求項5乃至7のいずれか1項に記載の半導体装置の制御方法。 - 複数の素子と、前記複数の素子に依存する第1情報と、前記複数の素子に供給する電源電圧との第1関係を格納する格納部と、前記複数の素子の少なくとも1つの素子を含み、前記少なくとも1つの素子に依存する第2情報を監視する監視部とを有する半導体装置の制御情報の作成方法であって、
前記第1情報と前記複数の素子に依存する複数の素子ばらつき値との第2関係を算出し、
前記複数の素子に供給する電源電圧と前記複数の素子に依存する前記複数の素子ばらつき値との第3関係を算出し、
前記第2関係と前記第3関係に基づいて、前記第1情報と前記複数の素子に供給する電源電圧とが関係付けられる第1関係を算出する
ことを特徴とする半導体装置の制御情報の作成方法。 - 前記第3関係における前記複数の素子に供給する電源電圧は、
前記複数の素子の少なくとも1つの素子を含むパスのタイミング解析に基づくスラック値が所定値になる重み付けをした前記複数の素子ばらつき値の影響に基づいて算出する
ことを特徴する請求項9に記載の半導体装置の制御情報の作成方法。
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012129784A (ja) * | 2010-12-15 | 2012-07-05 | Nippon Telegr & Teleph Corp <Ntt> | 乱数生成回路 |
JP2016143403A (ja) * | 2015-02-05 | 2016-08-08 | キヤノン株式会社 | 半導体集積回路、該半導体集積回路の制御方法、プログラム、及び情報処理装置 |
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Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8676536B2 (en) * | 2010-01-29 | 2014-03-18 | International Business Machines Corporation | Method and apparatus for selecting voltage and frequency levels for use in at-speed testing |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05251652A (ja) * | 1991-11-22 | 1993-09-28 | Nec Corp | Cmos集積回路装置 |
WO2007034540A1 (ja) * | 2005-09-20 | 2007-03-29 | Fujitsu Limited | 電源電圧調整装置 |
JP2007133497A (ja) * | 2005-11-08 | 2007-05-31 | Fujitsu Ltd | 半導体集積回路の特性抽出方法及び特性抽出装置 |
WO2007091361A1 (ja) * | 2006-02-10 | 2007-08-16 | Sony Computer Entertainment Inc. | マイクロプロセッサの電源電圧設定方法、プログラムおよび演算処理装置 |
-
2007
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Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05251652A (ja) * | 1991-11-22 | 1993-09-28 | Nec Corp | Cmos集積回路装置 |
WO2007034540A1 (ja) * | 2005-09-20 | 2007-03-29 | Fujitsu Limited | 電源電圧調整装置 |
JP2007133497A (ja) * | 2005-11-08 | 2007-05-31 | Fujitsu Ltd | 半導体集積回路の特性抽出方法及び特性抽出装置 |
WO2007091361A1 (ja) * | 2006-02-10 | 2007-08-16 | Sony Computer Entertainment Inc. | マイクロプロセッサの電源電圧設定方法、プログラムおよび演算処理装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012129784A (ja) * | 2010-12-15 | 2012-07-05 | Nippon Telegr & Teleph Corp <Ntt> | 乱数生成回路 |
JP2016143403A (ja) * | 2015-02-05 | 2016-08-08 | キヤノン株式会社 | 半導体集積回路、該半導体集積回路の制御方法、プログラム、及び情報処理装置 |
US10366188B2 (en) | 2015-07-23 | 2019-07-30 | Fujitsu Limited | Designing apparatus for designing a programmable logic device, method of designing a programmable logic device and recording medium for storing a program for designing a programmable logic device |
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