JP5262435B2 - 回路設計装置及び回路設計方法 - Google Patents
回路設計装置及び回路設計方法 Download PDFInfo
- Publication number
- JP5262435B2 JP5262435B2 JP2008217154A JP2008217154A JP5262435B2 JP 5262435 B2 JP5262435 B2 JP 5262435B2 JP 2008217154 A JP2008217154 A JP 2008217154A JP 2008217154 A JP2008217154 A JP 2008217154A JP 5262435 B2 JP5262435 B2 JP 5262435B2
- Authority
- JP
- Japan
- Prior art keywords
- cell
- power
- replacement
- low power
- circuit design
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
ff DATA1(clk、In1、Out2);
ff DATA2(clk、In2、Out2);
ff DATA3(clk、In2、Out2);
ff DATA4(clk、In2、Out2);
ff DATA5(clk、In2、Out2);
・・・・
などのように定義されている。
ff DATA1(clk、In1、Out2);
lowff DATA2(clk、In2、Out2);
ff DATA3(clk、In2、Out2);
ff DATA4(clk、In2、Out2);
lowff DATA5(clk、In2、Out2);
・・・・
などのように変更される。
(付記1)
消費電力解析用テスト環境においてハードウェアの動作を記述した記述データに対してシミュレーションを行うシミュレーション手段と、
前記シミュレーションによる波形データを解析して前記低電力セルに置き換えた場合に削減できる電力削減効果を算出する電力削減効果算出手段と、
前記低電力セルに置き換えることによって電力を削減できるセルを該低電力セルに置き換える低電力セル置き換え手段とを有する回路設計装置。
(付記2)
前記低電力セル置き換え手段は、
前記低電力セルに置き換えるための遅延条件及び削減電力条件を満たすセルを置き換え対象として特定する置き換え対象特定手段と、
前記置き換え対象として特定されたセルを前記低電力セルに置き換えたネットリストを出力する置き換えネットリスト出力手段とを有する付記1記載の回路設計装置。
(付記3)
ネットリストを用いた配置配線後にタイミング解析を実行するタイミング解析手段と、
前記タイミング解析結果を用いて低電力セルへ置き換えるための遅延条件を満たすセルを特定し、前記ネットリストにおいて該特定されたセルを該低電力セルに置き換えた置き換えネットリストを出力する置き換え処理手段と、
前記置き換えネットリストを用いた配置配線後にタイミング解析を行った最終ネットリストを出力する最終ネットリスト出力手段とを有する回路設計装置。
(付記4)
ハードウェアの振る舞いを記述した記述データに対して第1のシミュレーションを行う第一記述データ・シミュレーション手段を有し、
前記置き換え処理手段は、
消費電力解析用テスト環境において前記第1のシミュレーションで使用される前記記述データに対して第2のシミュレーションを行う第二記述データ・シミュレーション手段と、
前記第2のシミュレーションによる波形データを解析して前記低電力セルに置き換えた場合に削減できる電力削減効果を算出する電力削減効果算出手段と、
前記低電力セルに置き換えるための前記遅延条件を満たし、かつ、前記電力削減効果の条件を満たすセルを置き換え対象として特定する置き換え対象特定手段と、
前記特定されたセルと一致する前記ネットリストのセルを前記低電力セルに変更した前記置き換えネットリストを出力するセル変更手段とを有する付記3記載の回路設計装置。
(付記5)
前記電力削減効果算出手段は、前記第2のシミュレーションによって得られる波形データが変化しない期間で消費されるクロックの電力を前記低電力セルの置き換えによって削減できる削減電力として算出する付記4記載の回路設計装置。
(付記6)
前記置き換え処理手段は、更に、
前記セル特定手段によって特定されたセルに関して該セルのセル識別情報と前記最大遅延と前記削減電力とを置き換え候補テーブルに記憶する置き換え候補取得手段を有する付記5記載の回路設計装置。
(付記7)
前記電力削減効果算出手段は、セル毎に前記タイミング解析手段によるタイミング解析結果から最大遅延を取得し、該セルのセル識別情報と該最大遅延と前記削減電力とを対応させて電力削減効果テーブルに記憶し、
前記置き換え候補取得手段は、前記電力削減効果テーブルに記憶されているセルのうち前記セル特定手段によって特定されたセルに関して前記電力削減効果テーブルに記憶されている前記セル識別情報と前記最大遅延と前記削減電力とを置き換え候補テーブルに記憶する置き換え候補取得手段と、
前記セル変更手段は、前記置き換え候補テーブルのセル識別情報と一致する前記ネットリストのセルに対して該セルのセル種別を前記低電力セルのセル種別に書き換える付記6記載の回路設計装置。
(付記8)
コンピュータが回路設計を行う回路設計方法であって、該コンピュータが、
消費電力解析用テスト環境においてハードウェアの動作を記述した記述データに対してシミュレーションを行うシミュレーション手順と、
前記シミュレーションによる波形データを解析して前記低電力セルに置き換えた場合に削減できる電力削減効果を算出する電力削減効果算出手順と、
前記低電力セルに置き換えることによって電力を削減できるセルを該低電力セルに置き換える低電力セル置き換え手順とを実行する回路設計方法。
(付記9)
コンピュータが回路設計を行う回路設計方法であって、該コンピュータが、
ネットリストを用いた配置配線後にタイミング解析を実行するタイミング解析手順と、
前記タイミング解析結果を用いて低電力セルへ置き換えるための遅延条件を満たすセルを特定し、前記ネットリストにおいて該特定されたセルを該低電力セルに置き換えた置き換えネットリストを出力する置き換え処理手順と、
前記置き換えネットリストを用いた配置配線後にタイミング解析を行った最終ネットリストを出力する最終ネットリスト出力手順とを実行する回路設計方法。
(付記10)
コンピュータに回路設計を行わせるためのプログラムを記憶したコンピュータ読取可能な記憶媒体であって、該コンピュータに、
ネットリストを用いた配置配線後にタイミング解析を実行するタイミング解析手順と、
前記タイミング解析結果を用いて低電力セルへ置き換えるための遅延条件を満たすセルを特定し、前記ネットリストにおいて該特定されたセルを該低電力セルに置き換えた置き換えネットリストを出力する置き換え処理手順と、
前記置き換えネットリストを用いた配置配線後にタイミング解析を行った最終ネットリストを出力する最終ネットリスト出力手順とを実行させるコンピュータ読取可能な記憶媒体。
2g ANDゲート
2h NANDゲート
2i クロック停止回路
3 FF
3d Delay増大
13 第2のRTLシミュレーション結果
13w 波形データ
14 低電力セル電力削減効果
15 置き換え候補
47a ネットリスト
47b 置き換えネットリスト
47c 最終ネットリスト
48 物理情報
49 タイミング解析結果
51、52 変化しない期間
51w、52w 電力削減部分
81 CPU
82 メモリユニット
83 表示ユニット
84 出力ユニット
85 入力ユニット
86 通信ユニット
87 記憶装置
88 ドライバ
89 記憶媒体
100 回路設計装置
Claims (5)
- ハードウェアの動作を記述した記述データと、該記述データに基づく論理合成によって得られたネットリストと、該ネットリストを用いたタイミング解析結果とを記憶した記憶領域と、
消費電力解析用テスト環境において前記記述データに対してシミュレーションを行うシミュレーション手段と、
前記シミュレーションによる波形データを解析して前記低電力セルに置き換えた場合に削減できる電力削減効果を算出する電力削減効果算出手段と、
前記タイミング解析結果と、前記電力削減効果算出手段によって算出された電力削減効果とに基づいて、低電力セルへ置き換える条件を示す遅延条件及び削減電力条件を満たすセルに対して、該セルの前記ネットリスト内のセル種別を所定の低電力セルのセル種別に書き換えて、低電力セルへの置き換えを行う低電力セル置き換え手段とを有する回路設計装置。 - 前記低電力セル置き換え手段は、
前記ネットリストから、前記低電力セルに置き換えるための遅延条件及び削減電力条件を満たすセルを置き換え対象として特定する置き換え対象特定手段と、
前記置き換え対象として特定されたセルのセル種別を前記所定の低電力セルのセル種別へと書き換えることによって、該所定の低電力セルに置き換えたネットリストを出力する置き換えネットリスト出力手段とを有する請求項1記載の回路設計装置。 - 前記ネットリストを用いた配置配線後にタイミング解析を実行し、該タイミング解析によって得た前記タイミング解析結果を前記記憶領域に格納するタイミング解析手段と、
前記低電力セル置き換え手段によって前記低電力セルへの置き換えが行われた前記置き換えネットリストを用いた配置配線後にタイミング解析を行って最終ネットリストを出力する最終ネットリスト出力手段とを有する請求項1又は2記載の回路設計装置。 - 前記記憶領域に記憶された前記記述データに対して論理検証を行うシミュレーションを実行し、該論理検証が終了した前記記述データを用いて前記論理合成を行うことによって得た前記ネットリストを前記記憶部に記憶する論理合成手段を有する請求項3記載の回路設計装置。
- コンピュータが回路設計を行う回路設計方法であって、該コンピュータが、
消費電力解析用テスト環境において、記憶領域に記憶されたハードウェアの動作を記述した記述データに対してシミュレーションを行うシミュレーション手順と、
前記シミュレーションによる波形データを解析して前記低電力セルに置き換えた場合に削減できる電力削減効果を算出する電力削減効果算出手順と、
前記記憶領域に記憶された前記記述データに基づく論理合成によって得られたネットリストを用いたタイミング解析結果と、前記電力削減効果算出手順によって算出された電力削減効果とに基づいて、低電力セルへ置き換える条件を示す遅延条件及び削減電力条件を満たすセルに対して、該セルの前記ネットリスト内のセル種別を所定の低電力セルのセル種別に書き換えて、低電力セルへの置き換えを行う低電力セル置き換え手順とを実行する回路設計方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008217154A JP5262435B2 (ja) | 2008-08-26 | 2008-08-26 | 回路設計装置及び回路設計方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008217154A JP5262435B2 (ja) | 2008-08-26 | 2008-08-26 | 回路設計装置及び回路設計方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2010055206A JP2010055206A (ja) | 2010-03-11 |
JP5262435B2 true JP5262435B2 (ja) | 2013-08-14 |
Family
ID=42071086
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008217154A Expired - Fee Related JP5262435B2 (ja) | 2008-08-26 | 2008-08-26 | 回路設計装置及び回路設計方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5262435B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5810426B2 (ja) * | 2011-05-20 | 2015-11-11 | 日本電気株式会社 | 論理集積回路のcadシステム及びスピントロニクス論理集積回路の設計方法 |
IL224112A (en) | 2013-01-03 | 2017-02-28 | B G Negev Tech And Applications Ltd | A method for finding non-essential flip-flops that do not require keeping the media in standby mode in the vlsi circuit |
JP6253048B2 (ja) * | 2013-05-16 | 2017-12-27 | 国立大学法人東北大学 | 不揮発性論理集積回路設計支援システム |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11149496A (ja) * | 1997-11-19 | 1999-06-02 | Toshiba Corp | ゲーテッドクロック設計支援装置、ゲーテッドクロック設計支援方法、及びゲーテッドクロック設計支援プログラムを格納したコンピュータ読み取り可能な記録媒体 |
JPH11298300A (ja) * | 1998-04-14 | 1999-10-29 | Toshiba Corp | 電子回路 |
JP2000013195A (ja) * | 1998-06-24 | 2000-01-14 | Nec Corp | 低消費電力回路及びこれを含む集積回路 |
JP2002015018A (ja) * | 2000-06-30 | 2002-01-18 | Fujitsu Ltd | 半導体装置の設計方法及び記録媒体 |
JP2002092065A (ja) * | 2000-09-11 | 2002-03-29 | Toshiba Corp | 回路設計方法及び回路設計装置 |
JP4696051B2 (ja) * | 2006-11-28 | 2011-06-08 | 富士通株式会社 | 消費電力解析方法及びプログラム |
-
2008
- 2008-08-26 JP JP2008217154A patent/JP5262435B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2010055206A (ja) | 2010-03-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US8336010B1 (en) | Design-specific on chip variation de-rating factors for static timing analysis of integrated circuits | |
US7406669B2 (en) | Timing constraints methodology for enabling clock reconvergence pessimism removal in extracted timing models | |
JP2011529238A (ja) | 順序セルを接近配置する方法及び装置 | |
KR20060056234A (ko) | 반도체 집적회로의 레이아웃 설계 방법 | |
US8719752B1 (en) | Hierarchical crosstalk noise analysis model generation | |
US8037443B1 (en) | System, method, and computer program product for optimizing an altered hardware design utilizing power reports | |
US7840918B1 (en) | Method and apparatus for physical implementation of a power optimized circuit design | |
US8281269B2 (en) | Method of semiconductor integrated circuit device and program | |
EP3239865A1 (en) | Method for analyzing ir drop and electromigration of ic | |
US7958476B1 (en) | Method for multi-cycle path and false path clock gating | |
US10437946B1 (en) | Using implemented core sources for simulation | |
US10387600B2 (en) | Dynamic power reduction in circuit designs and circuits | |
JP5262435B2 (ja) | 回路設計装置及び回路設計方法 | |
US20080300806A1 (en) | Power consumption calculating method | |
US8776003B2 (en) | System and method for employing side transition times from signoff-quality timing analysis information to reduce leakage power in an electronic circuit and an electronic design automation tool incorporating the same | |
US10678983B1 (en) | Local retiming optimization for circuit designs | |
US8959467B2 (en) | Structural rule analysis with TCL scripts in synthesis or STA tools and integrated circuit design tools | |
JP2009122732A (ja) | 動作タイミング検証装置及びプログラム | |
JP5408264B2 (ja) | 集積回路消費電力計算装置,処理方法およびプログラム | |
JP2008204111A (ja) | 半導体集積回路の設計支援装置、その設計支援方法、その製造方法、プログラム、及び記録媒体 | |
JP2006338090A (ja) | 半導体集積回路の設計方法および設計装置 | |
JP2013190937A (ja) | 半導体集積回路の電源ノイズ解析装置及び電源ノイズ解析方法 | |
JP2010257003A (ja) | 論理等価性検証システム、論理等価性検証方法、半導体集積回路の製造方法、制御プログラムおよび可読記憶媒体 | |
JP2008152329A (ja) | 回路解析方法、及び回路解析プログラム、回路シミュレーション装置 | |
JP2007323203A (ja) | 半導体集積回路の設計装置および設計方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110513 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120710 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120717 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120914 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130402 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130415 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |