JP2000013195A - 低消費電力回路及びこれを含む集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 入力信号と出力信号とが１対１に対応してい
るクロック同期回路を、低消費電力化しつつ回路規模を
より小さくする。 【解決手段】 入力されたクロックの遷移タイミングで
入力データを取込んで保持する動作を行うクロック同期
回路ｆ１１について、現在の出力データの値とクロック
の１周期前の出力データの値とを比較回路ｘ１１で比較
する。この比較結果が一致を示したときクロック同期回
路ｆ１１に対するクロックの入力を抑止する。 【効果】 集積回路にこの回路を採用すれば、低消費電
力化を実現でき、かつ、追加される回路規模は少ない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は低消費電力回路及び
これを含む集積回路に関し、特にクロック同期式回路に
付加して低消費電力を実現するための回路及びこれを含
む集積回路に関する。

【０００２】

【従来の技術】最近の回路設計において、論理合成の普
及等によりクロック同期式回路を使用するケースが増え
ている。このクロック同期式回路は、データ変化の状態
にかかわらずクロックを入力しなければならない。この
ため、データ変化が無く論理的には動作していない状態
でもクロックに同期して回路内のある部分は動作してい
る。したがって、クロック同期式回路の消費電力は、ク
ロック周波数に依存する部分とデータ周波数に依存する
部分とが存在する。

【０００３】ここで、特開平４−８６１１６号公報に
は、クロック周波数に依存する消費電力を低減するため
に、入力信号によりクロック信号をマスクする回路が記
載されている。同回路においては、図４に示されている
回路が複数並列に接続されている。図４を参照すると、
３段に縦続接続されたデータラッチ１４１〜１４３と、
その１段目のデータラッチ１４１の出力ｂと３段目のデ
ータラッチ１４３の出力ｄとを入力とする排他的論理和
回路（ＸＯＲ）ｘ４１と、この出力ｅとクロック信号ｚ
とを入力とする論理積回路（ＡＮＤ）ａ４１と、この出
力ｘの遷移タイミングで２段目のデータラッチ１４２の
出力ｃを取込むＤ型フリップフロップ（Ｄ−Ｆ／Ｆ）に
よるクロック同期回路ｆ１１とを含んで構成されてい
る。そして、１段目のデータラッチ１４１及び３段目の
データラッチ１４３は、インバータｉ４１によって反転
された反転クロック信号ｙをクロック入力とし、２段目
のデータラッチ１４２はクロック信号ｚをそのままクロ
ック入力としている。

【０００４】かかる構成において、入力データａが図５
に示されているように変化すると、そのデータａは反転
クロック信号ｙに同期して１段目のデータラッチ１４１
にラッチされる。続いて、このデータラッチ１４１の出
力ｂはクロック信号ｚに同期して２段目のデータラッチ
１４２にラッチされる。さらに、このデータラッチ１４
２の出力ｃは反転クロック信号ｙに同期して３段目のデ
ータラッチ１４３にラッチされる。このとき、データラ
ッチ１４１及び１４３の出力ｂ及びｄの論理レベルに応
じて排他的論理和回路ｘ４１の出力ｅの論理レベルは同
図に示されているように変化する。つまり、出力ｂと出
力ｄとの論理レベルが異なっている期間だけ出力ｅがハ
イレベルとなる。

【０００５】排他的論理和回路ｘ４１の出力ｅがハイレ
ベルの期間においては、論理積回路ａ４１の出力ｘはク
ロック信号ｚと一致する。したがって、この出力ｘの遷
移タイミングで、２段目のデータラッチ１４２の出力が
データとしてクロック同期回路ｆ１１に取込まれること
になる。

【０００６】一方、排他的論理和回路ｘ４１の出力ｅが
ローレベルの期間においては、論理積回路ａ４１の出力
ｘはローレベルとなり、クロック信号ｚがマスクされる
ことになる。このマスクされている期間においては、ク
ロック同期回路ｆ１１の動作が抑止されることになり、
よって消費電力が削減される。

【０００７】つまり、入力されるデータの変化の状態に
かかわらずクロックを入力すると、データ変化が無く論
理的には動作していない状態でもクロック同期回路ｆ１
１はクロック信号ｚに同期して動作することになる。そ
こで、図４の回路のように、データの変化が無い場合に
は、クロック信号の入力を抑止することによって、消費
電力を削減しているのである。

【０００８】

【発明が解決しようとする課題】上述した公報に記載さ
れている回路を採用すれば、消費電力を削減することが
できる。しかしながら、同公報に記載されている従来の
回路は、マスク信号の生成にラッチ回路を使用した大規
模な回路であり、多用することは回路規模の増大を招く
という欠点がある。

【０００９】本発明は上述した従来技術の欠点を解決す
るためになされたものであり、その目的は回路規模をよ
り小さくすることのできる低消費電力回路及びこれを含
む集積回路を提供することである。

【００１０】

【課題を解決するための手段】本発明による低消費電力
回路は、入力されたクロックの遷移タイミングで入力デ
ータを取込んで所定動作を行う際に所定の電力を消費す
るクロック同期回路と、現在の前記データの値と前記ク
ロックの１周期前の該データの値とを比較する比較手段
と、この比較結果が一致を示したとき前記クロックの前
記クロック同期回路に対する入力を抑止する入力制御手
段とを含み、前記クロック同期回路の保持出力を入力デ
ータとして導出するようにしたことを特徴とする。

【００１１】前記所定動作は、前記入力データを保持す
る動作であり、前記比較手段はこの保持されたデータの
値と現在のデータの値とを比較する。前記比較手段を前
記クロック同期回路の入力データと出力データとを入力
とする排他的論理和回路で構成し、前記入力制御手段は
前記クロックを反転して出力するインバータと、このイ
ンバータの出力と前記比較手段の出力とを入力とする反
転論理積回路とで構成する。

【００１２】また、前記比較手段を前記クロック同期回
路の入力データと出力データとを入力とする排他的反転
論理和回路で構成し、前記入力制御手段は前記クロック
と前記比較手段の出力とを入力とする論理和回路で構成
しても良い。

【００１３】本発明による集積回路は、上記低消費電力
回路を含んで集積化したことを特徴とする。

【００１４】クロック同期式の回路において、その回路
の消費電力はクロック周波数に比例する。また、一般的
に、クロックの１周期はデータが変化する周期より短
い。つまり、データが変化する周波数よりもクロックの
繰返周波数の方が高い。

【００１５】このため、データは変化していないが、ク
ロックだけが動作している期間（変化している期間）が
存在する。この期間は、データ変化の点から見れば、こ
の回路は動作していない状態と等価であるものの、実際
はクロックが動作していることにより電力を消費してい
る。

【００１６】このことは、逆にいえば、クロック同期式
回路においてデータ変化の無い期間のクロック動作を停
止することができれば、消費電力の低減を行うことがで
きる、ということを意味している。

【００１７】そこで本回路では、入力データの１周期前
の値と現在の値との比較結果が一致したときにクロック
の入力を抑止している。かかる構成にすることにより、
より回路規模の小さい低消費電力回路を実現できる。

【００１８】

【発明の実施の形態】次に、本発明の実施の一形態につ
いて図面を参照して説明する。以下の説明において参照
する各図においては、他の図と同等部分には同一符号が
付されている。

【００１９】図１は本発明による低消費電力回路の実施
の一形態を示すブロック図であり、図４と同等部分は同
一符号により示されている。同図において、本実施形態
の低消費電力回路においては、入力信号と出力信号とが
１対１に対応しているクロック同期回路ｆ１１の低消費
電力化を目的とする。このクロック同期回路ｆ１１は、
入力されたクロックの遷移タイミングで入力データを取
込んで保持する動作を行う際に所定の電力を消費する。
ここで、入力信号と出力信号が１対１に対応していると
は、出力信号が入力信号から一意に決定できるというこ
とを意味している。

【００２０】また、本実施形態の低消費電力回路は、入
力信号と出力信号とを比較する比較回路ｘ１１と、入力
信号が変化した場合のみクロック信号Ｃをクロック同期
回路ｆ１１に伝えるクロック制御回路Ａとを含んで構成
されている。

【００２１】入力信号と出力信号との比較回路ｘ１１
は、出力信号すなわちある時刻ｔにおける入力データの
論理レベルと時刻ｔよりもクロックの信号の１周期分前
の時刻（ｔ−１）における入力データの論理レベルとの
比較を行う。そして、この比較を行うことによって、入
力データの信号変化の有無を検出し、クロック制御回路
にその検出結果をクロック制御信号Ｇとして出力する。

【００２２】クロック制御回路Ａは、クロック制御信号
Ｇに基づき出力信号の変化を引き起こさないクロックエ
ッジ（非有効クロックエッジ）の抑制を行う。

【００２３】

【実施例】さらに図１を参照してより具体的な実施例に
ついて説明する。同図では説明を簡単にするために、ク
ロック同期回路ｆ１１としてＤ型フリップフロップ（Ｄ
−Ｆ／Ｆ）を使用している。本例の回路は、このクロッ
ク同期回路ｆ１１の他に、排他的論理和回路で構成され
入力信号ＤＩと出力信号ＤＯとを比較する比較回路ｘ１
１と、クロック制御回路Ａとからなる簡単な構成であ
る。

【００２４】比較回路ｘ１１は、入力信号ＤＩと出力信
号ＤＯの比較を行い、入力信号の変化に応じてクロック
制御信号Ｇを出力する。図１では、ＸＯＲを使用し、入
力信号と出力信号の論理レベルが異なった場合、Ｈレベ
ルを出力する。クロック制御信号Ｇの立上りエッジは入
力信号ＤＩの変化により発生し、立下りエッジは出力信
号ＤＯの変化による。すなわち、クロック制御信号Ｇ
は、入力信号ＤＩの変化が出力信号ＤＯに反映されてい
ない状態を表す。

【００２５】一方、クロック制御回路Ａは、入力される
クロック信号Ｃの論理を反転するインバータｉ１１と、
この論理反転された反転クロック信号ＩＣと比較回路ｘ
１１から出力されるクロック制御信号Ｇとを入力とする
論理積回路ａ１１とを含んで構成されている。

【００２６】このクロック制御回路Ａは、クロック制御
信号Ｇに基づきクロック信号Ｃの非有効クロッエッジの
抑制を行う。図１では、クロック制御信号Ｇと、クロッ
ク信号Ｃを反転した反転クロック信号ＩＣの反転論理積
（ＮＡＮＤ）を取ることで実現している。クロック制御
信号Ｇでクロック信号Ｃの制御を行う際、クロック信号
の有効エッジ及び有効極性を考慮する必要がある。例え
ば、単純にクロック制御信号Ｇとクロック信号Ｃの論理
積を取った場合、入力信号ＤＩはクロック信号Ｃと非同
期に動作するため、意図しない立上りエッジが発生する
可能性がある。そこで、本回路では、クロック信号Ｃの
非有効極性すなわち実施例の場合Ｌレベル時にのみクロ
ック制御を行っている。

【００２７】ここで、図１の低消費電力回路の動作を示
す信号波形が図２に示されている。同図に示されている
ように、クロック制御信号Ｇは、入力信号ＤＩと出力信
号ＤＯとの排他的論理和を取ったものであり、入力信号
ＤＩと出力信号ＤＯとのレベルが異なっている期間だけ
出力がハイレベルとなる。

【００２８】クロック同期回路ｆ１１に入力されるクロ
ック信号ＧＣは、反転クロック信号ＩＣとクロック制御
信号Ｇの反転論理積を取ったものであり、図２に示され
ているような波形となる。

【００２９】出力信号ＤＯの波形は、クロック信号Ｃに
より動作した場合と違いが無く、本低消費電力回路を使
用しても出力信号ＤＩに影響が無いことがわかる。

【００３０】一方、消費電力の決定要因であるクロック
信号の動作を比較すると、図２の例では、クロック信号
Ｃには１６個のパルスが存在しているのに対し、出力ク
ロックＧＣには７個のパルスしか存在しない。よって、
本回路により、クロック信号に起因する消費電力は半分
以下になる。

【００３１】なお、この消費電力の低減効果は入力信号
ＤＩの動作に比例する。入力信号ＤＩの動作周波数がク
ロック信号Ｃの動作周波数と等しい場合、消費電力の低
減はほとんどなされない。逆に、入力信号ＤＩの動作周
波数が図２の例より低ければ、本回路による消費電力低
減の効果はさらに大きくなる。

【００３２】図３には、比較回路及びクロック制御回路
の構成を変えた他の実施例が示されている。同図におい
ては、比較回路ｘ３１を排他的反転論理和回路（ＸＮＯ
Ｒ）で構成し、またクロック制御回路Ａを論理和回路
（ＯＲ）ａ３１で構成している。かかる構成によれば、
論理和回路ａ３１から出力される信号ＧＣの波形は、図
２に示されている波形と全く等価となる。

【００３３】ところで、ゲートアレイ等のセルベースＩ
Ｃに本発明を適用する場合、プロセスに応じて図１の回
路と図３の回路とを使い分けることにより、より少ない
セル数でこれらの回路を構成することができる。

【００３４】ここで、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔ
ａｒｙ Ｍｅｔａｌ ＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃ
ｔｏｒ）プロセスで上記の回路を構成する場合を例に取
ると、論理積回路（ＡＮＤ）とインバータ回路（ＩＮ
Ｖ）及び反転論理積回路（ＮＡＮＤ）とはトランジスタ
数が同じである。このため、図４に示されているラッチ
回路３ブロック分のトランジスタ、すなわち２４個のト
ランジスタの削減を行うことができる。このように本回
路によれば、従来のラッチを利用した低消費電力回路
（特開平４−８６１１６号公報）に対し、トランジスタ
数を大幅に削減でき、回路規模をより小さくすることが
できる。

【００３５】また、集積回路に上記回路を採用すれば、
追加される回路規模が少ないため、集積回路のファンク
ションブロックに作り込むこともできるのである。つま
り、集積化が容易な低消費電力回路を実現できる。

【００３６】請求項の記載に関連して本発明は更に次の
態様をとりうる。

【００３７】（１）前記クロック同期回路は、Ｄ型フリ
ップフロップであることを特徴とする請求項１〜６のい
ずれかに記載の低消費電力回路。

【００３８】（２）前記クロック同期回路は、Ｄ型フリ
ップフロップであることを特徴とする請求項７記載の集
積回路。

【００３９】

【発明の効果】以上説明したように本発明は、入力デー
タの１周期前の値と現在の値との比較結果が一致したと
きにクロックの入力を抑止する構成にすることにより、
より回路規模の小さい低消費電力回路を実現できるとい
う効果がある。

【図面の簡単な説明】

【図１】本発明の実施の一形態による低消費電力回路の
構成を示す回路図である。

【図２】図１の回路の動作を示す信号波形図である。

【図３】本発明の他の実施の形態による低消費電力回路
の構成を示す回路図である。

【図４】従来の低消費電力回路の構成を示す回路図であ
る。

【図５】図４の回路の動作を示す信号波形図である。

【符号の説明】

Ａ クロック制御回路 Ｃ クロック信号 ａ１１ 論理積回路 ａ３１ 論理和回路 ｆ１１ クロック同期回路 ｉ１１ インバータ ｘ１１，ｘ３１ 比較回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 入力されたクロックの遷移タイミングで
   入力データを取込んで所定動作を行う際に所定の電力を
   消費するクロック同期回路と、現在の前記データの値と
   前記クロックの１周期前の該データの値とを比較する比
   較手段と、この比較結果が一致を示したとき前記クロッ
   クの前記クロック同期回路に対する入力を抑止する入力
   制御手段とを含み、前記クロック同期回路の保持出力を
   入力データとして導出するようにしたことを特徴とする
   低消費電力回路。
2. 【請求項２】 前記所定動作は前記入力データを保持す
   る動作であり、前記比較手段はこの保持されたデータの
   値と現在のデータの値とを比較することを特徴とする請
   求項１記載の低消費電力回路。
3. 【請求項３】 前記比較手段は、前記クロック同期回路
   の入力データと出力データとを入力とする排他的論理和
   回路であることを特徴とする請求項１又は２記載の低消
   費電力回路。
4. 【請求項４】 前記入力制御手段は、前記クロックを反
   転して出力するインバータと、このインバータの出力と
   前記比較手段の出力とを入力とする反転論理積回路とを
   含むことを特徴とする請求項３記載の低消費電力回路。
5. 【請求項５】 前記比較手段は、前記クロック同期回路
   の入力データと出力データとを入力とする排他的反転論
   理和回路であることを特徴とする請求項１又は２記載の
   低消費電力回路。
6. 【請求項６】 前記入力制御手段は、前記クロックと前
   記比較手段の出力とを入力とする論理和回路を含むこと
   を特徴とする請求項５記載の低消費電力回路。
7. 【請求項７】 請求項１〜６のいずれかに記載の低消費
   電力回路を含んで集積化したことを特徴とする集積回
   路。