JP2002351571A - クロック供給停止回路 - Google Patents
クロック供給停止回路Info
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- JP2002351571A JP2002351571A JP2001157217A JP2001157217A JP2002351571A JP 2002351571 A JP2002351571 A JP 2002351571A JP 2001157217 A JP2001157217 A JP 2001157217A JP 2001157217 A JP2001157217 A JP 2001157217A JP 2002351571 A JP2002351571 A JP 2002351571A
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Abstract
(57)【要約】
【課題】 クロッ停止時に“ヒゲ”を発生がなく、停止
解除時に周波数の変動も発生しない、低消費電力化が可
能なクロック供給停止回路を提供する。 【解決手段】 不要の回路等に対して動作を停止させる
クロック停止回路において、イネーブル信号ＥＮＡ１１
をクロックＣＬＫ１０に同期させる手段１と、そのイネ
ーブル信号ＥＮＡ１１をクロックＣＬＫ１０に同期させ
た出力ＥＮＡ２を更にクロックＣＬＫ１０のイネーブル
信号ＣＬＫＯＵＴ４とする手段３と、そのイネーブル信
号ＣＬＫＯＵＴ４をクロックＣＬＫ１０に同期させた出
力ＥＮＡ２をリセット信号として所定の出力１５を行う
手段５とを備えたシステムである。
解除時に周波数の変動も発生しない、低消費電力化が可
能なクロック供給停止回路を提供する。 【解決手段】 不要の回路等に対して動作を停止させる
クロック停止回路において、イネーブル信号ＥＮＡ１１
をクロックＣＬＫ１０に同期させる手段１と、そのイネ
ーブル信号ＥＮＡ１１をクロックＣＬＫ１０に同期させ
た出力ＥＮＡ２を更にクロックＣＬＫ１０のイネーブル
信号ＣＬＫＯＵＴ４とする手段３と、そのイネーブル信
号ＣＬＫＯＵＴ４をクロックＣＬＫ１０に同期させた出
力ＥＮＡ２をリセット信号として所定の出力１５を行う
手段５とを備えたシステムである。
Description
【０００１】
【発明の属する技術分野】本発明は、システム中にて所
定の機能で動作する際、不要の回路等に対して動作を停
止させるクロック停止機能に関する。
定の機能で動作する際、不要の回路等に対して動作を停
止させるクロック停止機能に関する。
【０００２】
【従来の技術】従来より、例えば、特開平９−２３７１
３１に開示の半導体集積回路や、コンピュータ、各種コ
ントローラ等の機器において低消費電力化を図る回路が
考案されている。図３はそうした従来のクロック供給停
止回路の１例を示したものであり、所定の入力クロック
に対して所定の分周を行うプリスケーラを示している。
図３において、１０は入力クロックＣＬＫ、１１はクロ
ック停止信号ＥＮＡ、１２は論理ゲートＡＮＤ、１３は
ＣＬＫＯＵＴ、１４はｎビットダウンカウンタ、１５は
周辺モジュールへ供給される所定の周波数のクロックで
ある。このプリスケーラは入力クロックＣＬＫ１０をｎ
ビットダウンカウンタ１４を用いて分周して、内部クロ
ックを生成し周辺モジュールへ所定の周波数のクロック
（カウンタ出力Ｂ１Ｔ０、Ｂ１Ｔ１、〜Ｂ１Ｔｎ）１５
を供給している。図４は図３に示したクロック供給停止
回路の各信号のタイミングチャートであり、クロック入
力ＣＬＫ１０は常に所定の周波数で、論理ゲートＡＮＤ
１２へ入力している。クロック停止信号ＥＮＡ１１は
“Ｈ”レベルの時、クロック入力ＣＬＫ１０をそのま
ま、ＣＬＫＯＵＴ１３として伝播させてｎビットのバイ
ナリカウンタ１４へ入力し、所定の分周クロック（図示
の２分周、４分周等）１５を生成させる。図４下段に示
すように、ｔ１〜ｔ２時にクロック停止信号ＥＮＡ１１
が“Ｌ”レベルになった時、論理ゲートＡＮＤ１２の出
力ＣＬＫＯＵＴ１３は常に“Ｌ”レベルで、ｎビットカ
ウンタ１４の出力は前回の値を保持する。
３１に開示の半導体集積回路や、コンピュータ、各種コ
ントローラ等の機器において低消費電力化を図る回路が
考案されている。図３はそうした従来のクロック供給停
止回路の１例を示したものであり、所定の入力クロック
に対して所定の分周を行うプリスケーラを示している。
図３において、１０は入力クロックＣＬＫ、１１はクロ
ック停止信号ＥＮＡ、１２は論理ゲートＡＮＤ、１３は
ＣＬＫＯＵＴ、１４はｎビットダウンカウンタ、１５は
周辺モジュールへ供給される所定の周波数のクロックで
ある。このプリスケーラは入力クロックＣＬＫ１０をｎ
ビットダウンカウンタ１４を用いて分周して、内部クロ
ックを生成し周辺モジュールへ所定の周波数のクロック
（カウンタ出力Ｂ１Ｔ０、Ｂ１Ｔ１、〜Ｂ１Ｔｎ）１５
を供給している。図４は図３に示したクロック供給停止
回路の各信号のタイミングチャートであり、クロック入
力ＣＬＫ１０は常に所定の周波数で、論理ゲートＡＮＤ
１２へ入力している。クロック停止信号ＥＮＡ１１は
“Ｈ”レベルの時、クロック入力ＣＬＫ１０をそのま
ま、ＣＬＫＯＵＴ１３として伝播させてｎビットのバイ
ナリカウンタ１４へ入力し、所定の分周クロック（図示
の２分周、４分周等）１５を生成させる。図４下段に示
すように、ｔ１〜ｔ２時にクロック停止信号ＥＮＡ１１
が“Ｌ”レベルになった時、論理ゲートＡＮＤ１２の出
力ＣＬＫＯＵＴ１３は常に“Ｌ”レベルで、ｎビットカ
ウンタ１４の出力は前回の値を保持する。
【０００３】
【発明が解決しようとする課題】しかしながら、上記の
クロック供給停止回路では、非同期入力のクロック停止
信号ＥＮＡ１１に起因する、停止時のＣＬＫＯＵＴ１３
の“ヒゲ”の発生や、クロック停止（ｔ１）よりクロッ
ク動作（ｔ２）への遷移に関して、初期動作で解除時に
周波数が変動するという不具合があり、安定動作という
観点から満足のいく品質が得られないという現象が発生
した。このため低消費電力化を図るためにクロックを停
止させるとその前後でシステムが不安定になるという問
題があった。具体的には、図４のタイミングチャートの
上段に示すように、クロック停止信号ＥＮＡ１１が
“Ｈ”レベルである時、クロック入力ＣＬＫ１０の周期
Ｔより２分周の周期２Ｔ、４分周の周期４Ｔが分周によ
り正しく得られる。一方、図４下段に示すようにクロッ
ク停止信号ＥＮＡ１１が時間ｔ１にて“Ｌ”レベルに遷
移した時、ＣＬＫＯＵＴ１３は“Ｈ”区間の途中で
“Ｌ”レベルとなり、回路上"ヒゲ"として出力される。
また、クロック停止信号ＥＮＡ１１が時間ｔ２にて、
“Ｈ”レベルへ遷移した時、ＣＬＫＯＵＴ１３は一旦
“Ｈ”レベルを出力（回路上“ヒゲ”）した後、クロッ
ク入力ＣＬＫ１０をＣＬＫＯＵＴ１３として伝播させ
る。したがって、２分周の周期Ｔ３Ｓ、４分周の周期Ｔ
４Ｓは正しく分周されず周波数が変動したまま出力され
てしまう。また、特開平９−２３７１３１号の提案につ
いては、携帯機器等のマイクロコントローラ用の回路
で、各内部回路毎にクロック停止信号発生回路とクロッ
ク供給制御回路を有して、ＣＰＵからのアクセスタイミ
ングにより各内部回路へのクロック供給停止動作を自動
化するもので、停止タイミング、用途が限定的で回路構
成が繁雑すぎるきらいがあった。そこで、本発明は、簡
単な構成でクロック停止時に入力クロック以下の信号を
発生することが無く、停止解除時に周波数を変動させる
ことがない、低消費電力化が可能なクロック供給停止回
路を提供することを目的としている。
クロック供給停止回路では、非同期入力のクロック停止
信号ＥＮＡ１１に起因する、停止時のＣＬＫＯＵＴ１３
の“ヒゲ”の発生や、クロック停止（ｔ１）よりクロッ
ク動作（ｔ２）への遷移に関して、初期動作で解除時に
周波数が変動するという不具合があり、安定動作という
観点から満足のいく品質が得られないという現象が発生
した。このため低消費電力化を図るためにクロックを停
止させるとその前後でシステムが不安定になるという問
題があった。具体的には、図４のタイミングチャートの
上段に示すように、クロック停止信号ＥＮＡ１１が
“Ｈ”レベルである時、クロック入力ＣＬＫ１０の周期
Ｔより２分周の周期２Ｔ、４分周の周期４Ｔが分周によ
り正しく得られる。一方、図４下段に示すようにクロッ
ク停止信号ＥＮＡ１１が時間ｔ１にて“Ｌ”レベルに遷
移した時、ＣＬＫＯＵＴ１３は“Ｈ”区間の途中で
“Ｌ”レベルとなり、回路上"ヒゲ"として出力される。
また、クロック停止信号ＥＮＡ１１が時間ｔ２にて、
“Ｈ”レベルへ遷移した時、ＣＬＫＯＵＴ１３は一旦
“Ｈ”レベルを出力（回路上“ヒゲ”）した後、クロッ
ク入力ＣＬＫ１０をＣＬＫＯＵＴ１３として伝播させ
る。したがって、２分周の周期Ｔ３Ｓ、４分周の周期Ｔ
４Ｓは正しく分周されず周波数が変動したまま出力され
てしまう。また、特開平９−２３７１３１号の提案につ
いては、携帯機器等のマイクロコントローラ用の回路
で、各内部回路毎にクロック停止信号発生回路とクロッ
ク供給制御回路を有して、ＣＰＵからのアクセスタイミ
ングにより各内部回路へのクロック供給停止動作を自動
化するもので、停止タイミング、用途が限定的で回路構
成が繁雑すぎるきらいがあった。そこで、本発明は、簡
単な構成でクロック停止時に入力クロック以下の信号を
発生することが無く、停止解除時に周波数を変動させる
ことがない、低消費電力化が可能なクロック供給停止回
路を提供することを目的としている。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め，不要の回路等に対して動作を停止させるクロック供
給停止回路において、イネーブル信号をクロックに同期
させる手段と、前記イネーブル信号を前記クロックに同
期させた出力をさらに前記クロックのイネーブル信号と
する手段と、前記イネーブル信号を前記クロックに同期
させた出力をリセット信号として所定の出力を行う手段
を具備している。このような構成のクロック供給停止回
路によれば、クロックＣＬＫ１０とイネーブルＥＮＡ１
１をＤＦＦ１により同期させ、この同期したＥＮＡ２に
よりＡＮＤゲート３でゲートされたＣＬＫ１０をＣＬＫ
ＯＵＴ４として出力するので、このＣＬＫＯＵＴ４はＥ
ＮＡ１１に同期して、ＥＮＡ１１が“Ｌ”レベルに遷移
した時にＣＬＫＯＵＴ４は必ず、ＣＬＫ１１の立下がり
で“Ｌ”を出力するようになり、“Ｈ”区間の途中で
“Ｌ”レベルを出力する“ヒゲ”は発生しなくなる。ま
た、ＣＬＫ１０に同期したＥＮＡ２をｎビットダウンカ
ウンタ５のリセット端子へ入力しているので、ＥＮＡ１
１が“Ｈ”レベルに復帰時には、ｎビットダウンカウン
タ５はＣＬＫ１０の立上がりに同期してカウントダウン
を開始するので、カウンタ出力は周波数変動が発生せず
正しい分周が行われる。
め，不要の回路等に対して動作を停止させるクロック供
給停止回路において、イネーブル信号をクロックに同期
させる手段と、前記イネーブル信号を前記クロックに同
期させた出力をさらに前記クロックのイネーブル信号と
する手段と、前記イネーブル信号を前記クロックに同期
させた出力をリセット信号として所定の出力を行う手段
を具備している。このような構成のクロック供給停止回
路によれば、クロックＣＬＫ１０とイネーブルＥＮＡ１
１をＤＦＦ１により同期させ、この同期したＥＮＡ２に
よりＡＮＤゲート３でゲートされたＣＬＫ１０をＣＬＫ
ＯＵＴ４として出力するので、このＣＬＫＯＵＴ４はＥ
ＮＡ１１に同期して、ＥＮＡ１１が“Ｌ”レベルに遷移
した時にＣＬＫＯＵＴ４は必ず、ＣＬＫ１１の立下がり
で“Ｌ”を出力するようになり、“Ｈ”区間の途中で
“Ｌ”レベルを出力する“ヒゲ”は発生しなくなる。ま
た、ＣＬＫ１０に同期したＥＮＡ２をｎビットダウンカ
ウンタ５のリセット端子へ入力しているので、ＥＮＡ１
１が“Ｈ”レベルに復帰時には、ｎビットダウンカウン
タ５はＣＬＫ１０の立上がりに同期してカウントダウン
を開始するので、カウンタ出力は周波数変動が発生せず
正しい分周が行われる。
【０００５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。図１は本発明の実施の形態に
係るクロック供給停止回路のブロック図ある。図２は図
１に示すクロック供給停止回路のタイミングチャートで
ある。図１において、クロック停止信号ＥＮＡ１１は入
力クロックＣＬＫ１０の立ち下がりをイベントとするＤ
ＦＦ（Ｄフリップフロップ）１に入力され、該ＤＦＦ１
よりＥＮＡ２を出力する。この同期手段により信号ＥＮ
Ａ１１は、クロックＣＬＫ１０の立ち下がりに同期した
信号となる。論理積ゲートＡＮＤ３の入力の一方はＥＮ
Ａ２に他方はクロック入力ＣＬＫ１０に接続されて、同
期したイネーブル信号ＥＮＡ２でゲートされたクロック
ＣＬＫＯＵＴ４を出力している。また、ＥＮＡ２はｎビ
ットダウンカウンタ５のリセット入力にも接続して、即
ちＥＮＡ２が“Ｌ”レベル時はｎビットダウンカウンタ
５の出力はすべて“Ｌ”レベルとなる。ＣＬＫＯＵＴ４
はｎビットダウンカウンタ５のカウントクロックとして
ｎビットダウンカウンタ５に入力されている。このよう
に、従来回路である図３の構成とは、ＤＦＦ１（イネー
ブル信号ＥＮＡ１１をクロックＣＬＫ１０に同期させる
手段）、ＡＮＤ３（イネーブル信号ＥＮＡ１１をクロッ
クＣＬＫ１０に同期させた出力ＥＮＡ２を更にクロック
ＣＬＫ１０のイネーブル信号ＣＬＫＯＵＴ４とする手
段）、ｎビットダウンカウンタ５（イネーブル信号ＥＮ
Ａ２をリセット信号として分周クロックを出力する手
段）の各構成が、本発明により改良されている。その他
の構成であって図３と同一構成のものには同一符号を付
けている。
て図に基づいて説明する。図１は本発明の実施の形態に
係るクロック供給停止回路のブロック図ある。図２は図
１に示すクロック供給停止回路のタイミングチャートで
ある。図１において、クロック停止信号ＥＮＡ１１は入
力クロックＣＬＫ１０の立ち下がりをイベントとするＤ
ＦＦ（Ｄフリップフロップ）１に入力され、該ＤＦＦ１
よりＥＮＡ２を出力する。この同期手段により信号ＥＮ
Ａ１１は、クロックＣＬＫ１０の立ち下がりに同期した
信号となる。論理積ゲートＡＮＤ３の入力の一方はＥＮ
Ａ２に他方はクロック入力ＣＬＫ１０に接続されて、同
期したイネーブル信号ＥＮＡ２でゲートされたクロック
ＣＬＫＯＵＴ４を出力している。また、ＥＮＡ２はｎビ
ットダウンカウンタ５のリセット入力にも接続して、即
ちＥＮＡ２が“Ｌ”レベル時はｎビットダウンカウンタ
５の出力はすべて“Ｌ”レベルとなる。ＣＬＫＯＵＴ４
はｎビットダウンカウンタ５のカウントクロックとして
ｎビットダウンカウンタ５に入力されている。このよう
に、従来回路である図３の構成とは、ＤＦＦ１（イネー
ブル信号ＥＮＡ１１をクロックＣＬＫ１０に同期させる
手段）、ＡＮＤ３（イネーブル信号ＥＮＡ１１をクロッ
クＣＬＫ１０に同期させた出力ＥＮＡ２を更にクロック
ＣＬＫ１０のイネーブル信号ＣＬＫＯＵＴ４とする手
段）、ｎビットダウンカウンタ５（イネーブル信号ＥＮ
Ａ２をリセット信号として分周クロックを出力する手
段）の各構成が、本発明により改良されている。その他
の構成であって図３と同一構成のものには同一符号を付
けている。
【０００６】つぎに各図を参照して動作について説明す
る。図２に示すように、信号ＥＮＡ１１が時間ｔ１にて
“Ｌ”レベルに遷移した時に、ＥＮＡ２は同期手段ＤＦ
Ｆ１の動作によって、クロック入力ＣＬＫ１０の立ち下
がりまでは、該“Ｌ”レベルを伝播しないからＣＬＫＯ
ＵＴ４はＣＬＫ１０の立ち下がりまで、“Ｈ”レベルを
保つ。ＣＬＫ１０の立ち下がりにて伝播されたＥＮＡ２
は、ＣＬＫＯＵＴ４を“Ｌ”レベルとし、また、ｎビッ
トダウンカウンタ５の出力をリセットする。これによっ
て２分周、４分周出力１５は停止される。また、ＥＮＡ
１１が時間ｔ２にて“Ｈ”レベルへ遷移した時、同様に
ＣＬＫ１０の立ち下がりにてＥＮＡ２に伝播され、ＡＮ
Ｄ３はクロック入力の受け付けを開始し、また、ｎビッ
トダウンカウンタ５はリセット状態より、ＣＬＫ１０の
立ち上がりに同期してカウントダウンを開始する。開始
後の２分周、４分周の周期は２分周が２Ｔ、４分周が４
Ｔと正しく出力される。このように本実施の形態によれ
ば、簡単な回路構成で、停止時には“ヒゲ”が発生する
こと無く分周出力を停止して低電力消費が図られ、復帰
時にも周波数変動が発生しないように分周出力が正しく
出力されるので、効果的に安定な動作が保証されて、所
望のシステムの低消費電力化が図られる。また、ここま
では分周クロック１５をクロックＣＬＫ１０の立上がり
に同期させた例を説明したが、クロックＣＬＫ１０の立
ち下がりに同期して分周クロック１５を出力するシステ
ムとしても同様な効果が得られる。この場合は、ＥＮＡ
１１を入力クロックＣＬＫ１０の立上がりに同期するよ
うに選択すればよい。また、各手段を構成する回路につ
いては特に限定するものではなく、同等の動作が可能な
回路構成であれば全て使用可能である。
る。図２に示すように、信号ＥＮＡ１１が時間ｔ１にて
“Ｌ”レベルに遷移した時に、ＥＮＡ２は同期手段ＤＦ
Ｆ１の動作によって、クロック入力ＣＬＫ１０の立ち下
がりまでは、該“Ｌ”レベルを伝播しないからＣＬＫＯ
ＵＴ４はＣＬＫ１０の立ち下がりまで、“Ｈ”レベルを
保つ。ＣＬＫ１０の立ち下がりにて伝播されたＥＮＡ２
は、ＣＬＫＯＵＴ４を“Ｌ”レベルとし、また、ｎビッ
トダウンカウンタ５の出力をリセットする。これによっ
て２分周、４分周出力１５は停止される。また、ＥＮＡ
１１が時間ｔ２にて“Ｈ”レベルへ遷移した時、同様に
ＣＬＫ１０の立ち下がりにてＥＮＡ２に伝播され、ＡＮ
Ｄ３はクロック入力の受け付けを開始し、また、ｎビッ
トダウンカウンタ５はリセット状態より、ＣＬＫ１０の
立ち上がりに同期してカウントダウンを開始する。開始
後の２分周、４分周の周期は２分周が２Ｔ、４分周が４
Ｔと正しく出力される。このように本実施の形態によれ
ば、簡単な回路構成で、停止時には“ヒゲ”が発生する
こと無く分周出力を停止して低電力消費が図られ、復帰
時にも周波数変動が発生しないように分周出力が正しく
出力されるので、効果的に安定な動作が保証されて、所
望のシステムの低消費電力化が図られる。また、ここま
では分周クロック１５をクロックＣＬＫ１０の立上がり
に同期させた例を説明したが、クロックＣＬＫ１０の立
ち下がりに同期して分周クロック１５を出力するシステ
ムとしても同様な効果が得られる。この場合は、ＥＮＡ
１１を入力クロックＣＬＫ１０の立上がりに同期するよ
うに選択すればよい。また、各手段を構成する回路につ
いては特に限定するものではなく、同等の動作が可能な
回路構成であれば全て使用可能である。
【０００７】
【発明の効果】以上説明したように、本発明によれば、
クロック供給停止回路において、その停止時に入力クロ
ック以下の信号（回路上の"ヒゲ"）を発生することな
く、また、その停止解除時には、周波数を変動させるこ
となく安定したクロックを供給することができるので、
簡潔な構成で、システムの安定動作を踏まえての低消費
電力化が可能になるという効果がある。
クロック供給停止回路において、その停止時に入力クロ
ック以下の信号（回路上の"ヒゲ"）を発生することな
く、また、その停止解除時には、周波数を変動させるこ
となく安定したクロックを供給することができるので、
簡潔な構成で、システムの安定動作を踏まえての低消費
電力化が可能になるという効果がある。
【図１】本発明の実施の形態に係るクロック供給停止回
路のブロック図である。
路のブロック図である。
【図２】図１に示すクロック供給停止回路のタイミング
チャートである。
チャートである。
【図３】従来のクロック供給停止回路のブロック図であ
る。
る。
【図４】図３に示すクロック供給停止回路のタイミング
チャートである。
チャートである。
１ ＤＦＦ ２ ＥＮＡ ３ ＡＮＤゲート ４ ＣＬＫＯＵＴ ５ ｎビットダウンカウンタ １０ 入力クロックＣＬＫ １１ クロック停止信号ＥＮＡ １２ 論理ゲートＡＮＤ １３ ＣＬＫＯＵＴ １４ ｎビットダウンカウンタ １５ 周辺モジュールへ供給される所定の周波数のクロ
ック
ック
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B079 AA07 BA06 BA12 BB04 BC01 DD13 DD17 5J055 AX12 AX22 BX17 CX27 DX01 EY00 EZ12 EZ25 EZ31 EZ34 FX18 FX31 GX01 GX04
Claims (1)
- 【請求項１】 不要の回路等に対して動作を停止させる
クロック供給停止回路において、イネーブル信号をクロ
ックに同期させる手段と、前記イネーブル信号を前記ク
ロックに同期させた出力をさらに前記クロックのイネー
ブル信号とする手段と、前記イネーブル信号を前記クロ
ックに同期させた出力をリセット信号として所定の出力
を行う手段を具備したことを特徴とするクロック供給停
止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001157217A JP2002351571A (ja) | 2001-05-25 | 2001-05-25 | クロック供給停止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001157217A JP2002351571A (ja) | 2001-05-25 | 2001-05-25 | クロック供給停止回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002351571A true JP2002351571A (ja) | 2002-12-06 |
Family
ID=19001110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001157217A Pending JP2002351571A (ja) | 2001-05-25 | 2001-05-25 | クロック供給停止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002351571A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8042074B2 (en) | 2007-08-24 | 2011-10-18 | Renesas Electronics Corporation | Circuit design device, circuit design program, and circuit design method |
| JP2016062355A (ja) * | 2014-09-18 | 2016-04-25 | キヤノン株式会社 | 半導体集積回路、半導体集積回路を備えた装置、半導体集積回路におけるクロックの制御方法、並びにプログラム。 |
-
2001
- 2001-05-25 JP JP2001157217A patent/JP2002351571A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8042074B2 (en) | 2007-08-24 | 2011-10-18 | Renesas Electronics Corporation | Circuit design device, circuit design program, and circuit design method |
| JP2016062355A (ja) * | 2014-09-18 | 2016-04-25 | キヤノン株式会社 | 半導体集積回路、半導体集積回路を備えた装置、半導体集積回路におけるクロックの制御方法、並びにプログラム。 |
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