JPH05251652A - Ｃｍｏｓ集積回路装置 - Google Patents
Ｃｍｏｓ集積回路装置Info
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- JPH05251652A JPH05251652A JP4352754A JP35275492A JPH05251652A JP H05251652 A JPH05251652 A JP H05251652A JP 4352754 A JP4352754 A JP 4352754A JP 35275492 A JP35275492 A JP 35275492A JP H05251652 A JPH05251652 A JP H05251652A
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- circuit
- supply voltage
- gate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＣＭＯＳ集積回路のトランジスタゲート長の
微細化（０．２〜０．３μｍ）時に所要の動作速度・消
費電力で動作させる。 【構成】 ポリシリコンゲートをコンデンサの電極とし
たＣＲ発振器２をセンサーとして、ポリシリコンゲート
長をカウンタ回路３で周波数に交換し、この周波数の高
低により電源回路５の電源電圧を制御回路４で選択す
る。 【効果】 ＣＭＯＳ集積回路のトランジスタポリシリコ
ンゲート長に最適な電源電圧を供給できる。
微細化（０．２〜０．３μｍ）時に所要の動作速度・消
費電力で動作させる。 【構成】 ポリシリコンゲートをコンデンサの電極とし
たＣＲ発振器２をセンサーとして、ポリシリコンゲート
長をカウンタ回路３で周波数に交換し、この周波数の高
低により電源回路５の電源電圧を制御回路４で選択す
る。 【効果】 ＣＭＯＳ集積回路のトランジスタポリシリコ
ンゲート長に最適な電源電圧を供給できる。
Description
【０００１】
【産業上の利用分野】本発明は、電源回路を内蔵するＣ
ＭＯＳ集積回路装置に関し、特にトランジスタのゲート
長に適した電源電圧を供給することができる最適電源電
圧決定回路を内蔵するＣＭＯＳ集積回路装置に関する。
ＭＯＳ集積回路装置に関し、特にトランジスタのゲート
長に適した電源電圧を供給することができる最適電源電
圧決定回路を内蔵するＣＭＯＳ集積回路装置に関する。
【０００２】
【従来の技術】現在、実用化されているＣＭＯＳ集積回
路のトランジスタのゲート長は０．８μｍであるが、Ｃ
ＭＯＳ集積回路装置の寸法を小形化する上で、トランジ
スタ・ゲート長は、これより小さくなる傾向にあり、ト
ランジスタのゲート長が０．６μｍのＣＭＯＳ集積回路
は開発段階にある。トランジスタのゲート長が０．８μ
ｍの場合には、トランジスタのゲートは、それに印加さ
れる電源電圧が５Ｖで動作可能であるが、ゲート長が
０．６μｍの場合では、耐圧の関係上、トランジスタの
ゲートの電源電圧は、２．７Ｖ乃至３．３Ｖに低くなる
と予定されており、さらにトランジスタ・ゲートの微細
化が進み、ゲート長が０．３乃至０．２μｍとなると、
トランジスタのゲートに印加される電源電圧はさらに低
くなる。
路のトランジスタのゲート長は０．８μｍであるが、Ｃ
ＭＯＳ集積回路装置の寸法を小形化する上で、トランジ
スタ・ゲート長は、これより小さくなる傾向にあり、ト
ランジスタのゲート長が０．６μｍのＣＭＯＳ集積回路
は開発段階にある。トランジスタのゲート長が０．８μ
ｍの場合には、トランジスタのゲートは、それに印加さ
れる電源電圧が５Ｖで動作可能であるが、ゲート長が
０．６μｍの場合では、耐圧の関係上、トランジスタの
ゲートの電源電圧は、２．７Ｖ乃至３．３Ｖに低くなる
と予定されており、さらにトランジスタ・ゲートの微細
化が進み、ゲート長が０．３乃至０．２μｍとなると、
トランジスタのゲートに印加される電源電圧はさらに低
くなる。
【０００３】
【発明が解決しようとする問題点】トランジスタのゲー
ト長が０．２μｍ乃至０．３μｍと細くなると、電源電
圧は１．５Ｖ程度となることが予想される。このよう
に、例えば０．６μｍ以下の微細なトランジスタ・ゲー
トを作製する場合、出来上がるゲート長に、２０％程度
のバラツキを避けることができない。したがって、目標
とするゲート長と実際に出来上がったゲート長との差が
問題となってくる。例えば０．３μｍのゲート長を目標
として作製しても、出来上がるトランジスタ・ゲートの
ゲート長が、０．２５μｍの場合と０．３５μｍの場合
とでは、トランジスタ・ゲートの動作速度及び電源電圧
等の値が、著しく相違してしまい問題であった。本発明
は、ＣＭＯＳトランジスタ・ゲートの微細化に伴う、ゲ
ート長のバラツキによるトランジスタ・ゲートの動作速
度及び電源電圧に係る問題を解決することを目的として
いる。
ト長が０．２μｍ乃至０．３μｍと細くなると、電源電
圧は１．５Ｖ程度となることが予想される。このよう
に、例えば０．６μｍ以下の微細なトランジスタ・ゲー
トを作製する場合、出来上がるゲート長に、２０％程度
のバラツキを避けることができない。したがって、目標
とするゲート長と実際に出来上がったゲート長との差が
問題となってくる。例えば０．３μｍのゲート長を目標
として作製しても、出来上がるトランジスタ・ゲートの
ゲート長が、０．２５μｍの場合と０．３５μｍの場合
とでは、トランジスタ・ゲートの動作速度及び電源電圧
等の値が、著しく相違してしまい問題であった。本発明
は、ＣＭＯＳトランジスタ・ゲートの微細化に伴う、ゲ
ート長のバラツキによるトランジスタ・ゲートの動作速
度及び電源電圧に係る問題を解決することを目的として
いる。
【０００４】
【課題を解決するための手段】本発明は、出来上がった
トランジスタ・ゲートのゲート長が、目標のゲート長に
対してバラツイて出来上がっても、該ゲートに最適な電
源電圧を設定して、該ゲートに適した電源電圧を供給で
きるＣＭＯＳ集積回路装置を提供することを目的として
いる。
トランジスタ・ゲートのゲート長が、目標のゲート長に
対してバラツイて出来上がっても、該ゲートに最適な電
源電圧を設定して、該ゲートに適した電源電圧を供給で
きるＣＭＯＳ集積回路装置を提供することを目的として
いる。
【０００５】本発明の集積回路装置は、ＣＭＯＳ集積回
路において、複数のトランジスタの中の一つのトランジ
スタのポリシリコンゲートを電極とするコンデンサ及び
該ポリシリコンゲートに対し隣り合う位置に形成される
拡散抵抗により構成される発振器と、前記発振器の発振
周波数を計数するカウンタ回路と、前記カウンタ回路で
計数された発信周波数の値から該トランジスタの最適電
源電圧を選択する電源電圧制御回路と、前記制御回路で
選択された最適電源電圧を発生する電源回路を備えてい
ることを特徴とする。
路において、複数のトランジスタの中の一つのトランジ
スタのポリシリコンゲートを電極とするコンデンサ及び
該ポリシリコンゲートに対し隣り合う位置に形成される
拡散抵抗により構成される発振器と、前記発振器の発振
周波数を計数するカウンタ回路と、前記カウンタ回路で
計数された発信周波数の値から該トランジスタの最適電
源電圧を選択する電源電圧制御回路と、前記制御回路で
選択された最適電源電圧を発生する電源回路を備えてい
ることを特徴とする。
【０００６】本発明において、ＣＭＯＳ集積回路に形成
されるトランジスタ・ゲート長は、同一工程で作製され
るものには、バラツキを生じないとみることができるの
で、例えば、ウエハ毎に、又は集積回路毎に、ＣＲ発振
器、カウンタ回路、電源電圧制御回路及び電源回路を備
える最適電源電圧決定回路を設けることができる。本発
明において、最適電源電圧決定回路のＣＲ発振器は、Ｃ
ＭＯＳ集積回路のトランジスタの中の一つのトランジス
タのポリシリコンゲートとシリコン基板を電極とするコ
ンデンサ、又は該ポリシリコンゲートとその下方のポリ
シリコンゲート、例えばコントロールゲートとフローテ
ィングゲートを電極とするコンデンサと、前記ポリシリ
コンゲートに対し隣り合う位置に形成される拡散抵抗、
例えばソース又はドレーンの拡散領域の拡散抵抗とによ
り構成される。
されるトランジスタ・ゲート長は、同一工程で作製され
るものには、バラツキを生じないとみることができるの
で、例えば、ウエハ毎に、又は集積回路毎に、ＣＲ発振
器、カウンタ回路、電源電圧制御回路及び電源回路を備
える最適電源電圧決定回路を設けることができる。本発
明において、最適電源電圧決定回路のＣＲ発振器は、Ｃ
ＭＯＳ集積回路のトランジスタの中の一つのトランジス
タのポリシリコンゲートとシリコン基板を電極とするコ
ンデンサ、又は該ポリシリコンゲートとその下方のポリ
シリコンゲート、例えばコントロールゲートとフローテ
ィングゲートを電極とするコンデンサと、前記ポリシリ
コンゲートに対し隣り合う位置に形成される拡散抵抗、
例えばソース又はドレーンの拡散領域の拡散抵抗とによ
り構成される。
【０００７】本発明において、ＣＭＯＳ集積回路形成後
に、最適電源電圧決定回路のポリシリコンゲート及び拡
散抵抗に、テストピン等を接触させて、最適電源電圧回
路のＣＲ発振器、カウンタ回路、電源電圧制御回路及び
電源回路を動作させて、ＣＭＯＳ集積回路のトランジス
タ・ゲートの最適電源電圧の設定が行われる。この最適
電源電圧を設定した後には、最適電源電圧決定回路の
中、例えば、ＣＲ発振器及びカウンタ回路は、通常の回
路動作では不要な回路であるから、最適電源電圧の決定
が電源電圧制御回路で行われた後に、ＣＭＯＳ集積回路
から分離される。この場合、最適電源電圧決定回路のＣ
Ｒ発振器及びカウンタ回路は該集積回路と電気的に遮断
されれば足りるので、必ずしも分断する必要はない。
に、最適電源電圧決定回路のポリシリコンゲート及び拡
散抵抗に、テストピン等を接触させて、最適電源電圧回
路のＣＲ発振器、カウンタ回路、電源電圧制御回路及び
電源回路を動作させて、ＣＭＯＳ集積回路のトランジス
タ・ゲートの最適電源電圧の設定が行われる。この最適
電源電圧を設定した後には、最適電源電圧決定回路の
中、例えば、ＣＲ発振器及びカウンタ回路は、通常の回
路動作では不要な回路であるから、最適電源電圧の決定
が電源電圧制御回路で行われた後に、ＣＭＯＳ集積回路
から分離される。この場合、最適電源電圧決定回路のＣ
Ｒ発振器及びカウンタ回路は該集積回路と電気的に遮断
されれば足りるので、必ずしも分断する必要はない。
【０００８】
【作用】本発明のＣＭＯＳ集積回路装置は、該集積回路
の複数のトランジスタ中の一つのトランジスタのポリシ
リコンゲートを電極とするコンデンサと該ポリシリコン
ゲートに隣り合う位置に形成された拡散抵抗とで構成さ
れる発振器の発振周波数を、カウンタ回路で計数して、
その計数したデータに基づいて、電源電圧制御回路がト
ランジスタのポリシリコンゲートのゲート長に応じた最
適な電源電圧を選択するので、トランジスタのポリシリ
コンゲートに、最適電源電圧を供給することができる。
の複数のトランジスタ中の一つのトランジスタのポリシ
リコンゲートを電極とするコンデンサと該ポリシリコン
ゲートに隣り合う位置に形成された拡散抵抗とで構成さ
れる発振器の発振周波数を、カウンタ回路で計数して、
その計数したデータに基づいて、電源電圧制御回路がト
ランジスタのポリシリコンゲートのゲート長に応じた最
適な電源電圧を選択するので、トランジスタのポリシリ
コンゲートに、最適電源電圧を供給することができる。
【０００９】
【実施例】以下、本発明の実施の態様の例を図面を参照
して説明するが、本発明は以下の例示及び説明により限
定されるものではない。図１は、本発明のＣＭＯＳ集積
回路装置の一実施例についての概略のブロック図であ
り、図２は、ＣＭＯＳ集積回路装置におけるポリシリコ
ンゲートのゲート長と該ゲートの発振周波数の関係を示
す発振周波数特性図であり、図３は、ＣＭＯＳ集積回路
装置におけるポリシリコンゲートのゲート長と電源電圧
の関係を示す電源電圧特性図であり、図４は、本発明の
ＣＭＯＳ集積回路装置の一実施例における概略のチップ
配置図である。図５は、図１に示される実施例における
電源電圧制御回路及び電源回路の回路図であり、図６
は、図５に示される電源電圧制御回路の回路図である。
図７は、図１に示される一実施例におけるカウンタ回路
を示すブロック図である。
して説明するが、本発明は以下の例示及び説明により限
定されるものではない。図１は、本発明のＣＭＯＳ集積
回路装置の一実施例についての概略のブロック図であ
り、図２は、ＣＭＯＳ集積回路装置におけるポリシリコ
ンゲートのゲート長と該ゲートの発振周波数の関係を示
す発振周波数特性図であり、図３は、ＣＭＯＳ集積回路
装置におけるポリシリコンゲートのゲート長と電源電圧
の関係を示す電源電圧特性図であり、図４は、本発明の
ＣＭＯＳ集積回路装置の一実施例における概略のチップ
配置図である。図５は、図１に示される実施例における
電源電圧制御回路及び電源回路の回路図であり、図６
は、図５に示される電源電圧制御回路の回路図である。
図７は、図１に示される一実施例におけるカウンタ回路
を示すブロック図である。
【００１０】図１に示される本発明の一実施例におい
て、最適電源電圧決定回路１は、ＣＲ発振器２、カウン
タ回路３、電源電圧制御回路４及び電源回路５を備えて
いる。本例において、ＣＲ発振器２は、トランジスタの
コントロールゲートとフローティングゲートを電極とす
るコンデンサと、該ゲートに隣り合うソース又はドレー
ン領域の拡散抵抗とで構成されており、このＣＲ発振器
２の発振周波数は、コンデンサの容量の値Ｃと、前記ゲ
ートに隣り合うソース又はドレーンの拡散抵抗の抵抗値
Ｒとで決定される。ＣＲ発振器２に接続して設けられる
カウンタ回路３は、ＣＲ発振器２の発振周波数を計数す
るものであり、外部クロック信号入力端子５から、設定
されたタイミングの基準となる外部クロック信号を印加
させて動作させる。このカウンタ回路３には、このカウ
ンタ回路３からの発信周波数の計数データに基づいて、
ポリシリコンゲートに印加する最適電源電圧を選択する
電源電圧制御回路４が接続されておりしており、該電源
電圧制御回路４には電源回路５が接続している。この電
源回路５は、該電源電圧制御回路４で選択された最適電
圧を、外部電源入力端子７からの高圧部より発生させる
ことができる。
て、最適電源電圧決定回路１は、ＣＲ発振器２、カウン
タ回路３、電源電圧制御回路４及び電源回路５を備えて
いる。本例において、ＣＲ発振器２は、トランジスタの
コントロールゲートとフローティングゲートを電極とす
るコンデンサと、該ゲートに隣り合うソース又はドレー
ン領域の拡散抵抗とで構成されており、このＣＲ発振器
２の発振周波数は、コンデンサの容量の値Ｃと、前記ゲ
ートに隣り合うソース又はドレーンの拡散抵抗の抵抗値
Ｒとで決定される。ＣＲ発振器２に接続して設けられる
カウンタ回路３は、ＣＲ発振器２の発振周波数を計数す
るものであり、外部クロック信号入力端子５から、設定
されたタイミングの基準となる外部クロック信号を印加
させて動作させる。このカウンタ回路３には、このカウ
ンタ回路３からの発信周波数の計数データに基づいて、
ポリシリコンゲートに印加する最適電源電圧を選択する
電源電圧制御回路４が接続されておりしており、該電源
電圧制御回路４には電源回路５が接続している。この電
源回路５は、該電源電圧制御回路４で選択された最適電
圧を、外部電源入力端子７からの高圧部より発生させる
ことができる。
【００１１】本例において、最適電源電圧決定回路１
は、総て集積回路チップ上にパターンとして形成され
る。製造時、シリコンウエハに、複数の同一の集積回路
パターンが、形成されるときに、集積回路パターン毎
に、最適電源電圧決定回路１が、各集積回路パターンの
主電子回路パターンと一緒に形成される。例えば、集積
回路チップ上の最適電源電圧決定回路１は、図４に示す
ように、ＣＲ発振器２のポリシリコンゲート部を中心部
の低電源電圧部に配置し、その他の回路を回りの高耐圧
部に配置して形成される。上の回路は、極細ゲートのト
ランジスタの電源電圧制御回路４として、あるいは規格
設定用テスト回路として使用できる。
は、総て集積回路チップ上にパターンとして形成され
る。製造時、シリコンウエハに、複数の同一の集積回路
パターンが、形成されるときに、集積回路パターン毎
に、最適電源電圧決定回路１が、各集積回路パターンの
主電子回路パターンと一緒に形成される。例えば、集積
回路チップ上の最適電源電圧決定回路１は、図４に示す
ように、ＣＲ発振器２のポリシリコンゲート部を中心部
の低電源電圧部に配置し、その他の回路を回りの高耐圧
部に配置して形成される。上の回路は、極細ゲートのト
ランジスタの電源電圧制御回路４として、あるいは規格
設定用テスト回路として使用できる。
【００１２】本例において、集積回路は、トランジスタ
ゲートが、０．３μｍ付近のゲート長であり、シート抵
抗値の低いゲートが、重金属、ポリシリコン等で形成さ
れている。ポリシリコンゲートを電極とするコンデンサ
とポリシリコンゲートに隣り合う拡散領域の拡散抵抗で
構成されるＣＲ発振器の発振周波数は、コンデンサの容
量Ｃと拡散抵抗の抵抗値Ｒとで決定されるので、ＣＲ発
振器の発振周波数ｆ０値を検出すればゲート長を逆算す
ることができる。
ゲートが、０．３μｍ付近のゲート長であり、シート抵
抗値の低いゲートが、重金属、ポリシリコン等で形成さ
れている。ポリシリコンゲートを電極とするコンデンサ
とポリシリコンゲートに隣り合う拡散領域の拡散抵抗で
構成されるＣＲ発振器の発振周波数は、コンデンサの容
量Ｃと拡散抵抗の抵抗値Ｒとで決定されるので、ＣＲ発
振器の発振周波数ｆ０値を検出すればゲート長を逆算す
ることができる。
【００１３】本例は、以上説明したように構成されてい
るので、シリコンウエハ上の各集積回路のパターンの動
作チェックが、集積回路のパターン形成後に、テストピ
ン等を集積回路のパターン電極に接触させて行われる
が、このとき、ＣＲ発振器２、カウンタ回路３、電源電
圧制御回路４及び電源回路５からなる最適電源電圧決定
回路１を動作させて、集積回路毎の、トランジスタゲー
トの最適電源電圧を決定する。トランジスタゲートの最
適電源電圧決定後、最適電源電圧決定回路１中で、ＣＲ
発振器及びカウンタ回路は、通常の回路動作では不要で
あるので、集積回路パターン内の電子回路と電気的に切
り離される。
るので、シリコンウエハ上の各集積回路のパターンの動
作チェックが、集積回路のパターン形成後に、テストピ
ン等を集積回路のパターン電極に接触させて行われる
が、このとき、ＣＲ発振器２、カウンタ回路３、電源電
圧制御回路４及び電源回路５からなる最適電源電圧決定
回路１を動作させて、集積回路毎の、トランジスタゲー
トの最適電源電圧を決定する。トランジスタゲートの最
適電源電圧決定後、最適電源電圧決定回路１中で、ＣＲ
発振器及びカウンタ回路は、通常の回路動作では不要で
あるので、集積回路パターン内の電子回路と電気的に切
り離される。
【００１４】本例において、作製されたウェハのポリシ
リコンゲートのゲート長の検査は、まず、ＣＲ発振器２
の出力を、カウンタ回路３の入力に接続し、テスト用の
外部クロック信号入力端子６から外部クロック信号をカ
ウンタ回路３に入力して、カウンタ回路３をリセットさ
せ、ＣＲ発振器２の発振周波数の計数を開始させる。こ
の場合、ＣＲ発振器２の発振周波数ｆ０とトランジスタ
のゲート長の関係は、図２のゲート長とそのＣＲ発振器
の発振周波数の特性曲線に示されるように、殆どリニア
な関係にあり、ゲート長が大きくなればＣＲ発振器２の
発振周波数ｆ０は低くなり、ゲート長が小さくなればＣ
Ｒ発振器２の発振周波数ｆ０は高くなる関係にあるの
で、ＣＲ発振回路２の発振周波数を計数して、カウンタ
回路３の演算により発振周波数ｆ０からコンデンサの容
量値やゲート長を逆算することができる。
リコンゲートのゲート長の検査は、まず、ＣＲ発振器２
の出力を、カウンタ回路３の入力に接続し、テスト用の
外部クロック信号入力端子６から外部クロック信号をカ
ウンタ回路３に入力して、カウンタ回路３をリセットさ
せ、ＣＲ発振器２の発振周波数の計数を開始させる。こ
の場合、ＣＲ発振器２の発振周波数ｆ０とトランジスタ
のゲート長の関係は、図２のゲート長とそのＣＲ発振器
の発振周波数の特性曲線に示されるように、殆どリニア
な関係にあり、ゲート長が大きくなればＣＲ発振器２の
発振周波数ｆ０は低くなり、ゲート長が小さくなればＣ
Ｒ発振器２の発振周波数ｆ０は高くなる関係にあるの
で、ＣＲ発振回路２の発振周波数を計数して、カウンタ
回路３の演算により発振周波数ｆ０からコンデンサの容
量値やゲート長を逆算することができる。
【００１５】また、図３のゲート長とその最適電源電圧
の特性曲線に示されるように、ゲート長と最適電源電圧
の関係は、略リニアな関係と見なし得るので、ゲート長
とトランジスタの最適電源電圧の関係は、ゲート長が小
さくなればゲートに印加する電源電圧値は低くなり、ゲ
ート長が大きくなればゲートに印加する電源電圧値は高
くなる。そこで、先に求めたＣＲ発振器２の発振周波数
ｆ０から逆算したゲート長に基づいて、最適電源電圧値
を算出して、電源電圧制御回路４に送る。該電源電圧制
御回路４はこの最適電源電圧値に基づいて電源回路を制
御する。電源回路５は、外部電源入力端子７の高耐圧部
から、電源電圧制御回路４の指示する最適電源電圧であ
る低電圧を発生させ、低電圧出力端子８から出力する。
の特性曲線に示されるように、ゲート長と最適電源電圧
の関係は、略リニアな関係と見なし得るので、ゲート長
とトランジスタの最適電源電圧の関係は、ゲート長が小
さくなればゲートに印加する電源電圧値は低くなり、ゲ
ート長が大きくなればゲートに印加する電源電圧値は高
くなる。そこで、先に求めたＣＲ発振器２の発振周波数
ｆ０から逆算したゲート長に基づいて、最適電源電圧値
を算出して、電源電圧制御回路４に送る。該電源電圧制
御回路４はこの最適電源電圧値に基づいて電源回路を制
御する。電源回路５は、外部電源入力端子７の高耐圧部
から、電源電圧制御回路４の指示する最適電源電圧であ
る低電圧を発生させ、低電圧出力端子８から出力する。
【００１６】本例において、ＣＲ発振器２から出力され
る発振周波数ｆ０が高い値を示すときは、作製された集
積回路の各トランジスタゲートのゲート長が小さいこと
を示しているから、当該集積回路のトランジスタのゲー
トに印加する電源電圧は、ゲート長に応じて小さくされ
る。また逆に、ＣＲ発振器２から出力される発振周波数
ｆ０が低い値を示すときは、作製された集積回路の各ト
ランジスタゲートのゲート長が大きいことを示している
ので、当該集積回路の各トランジスタゲートに印加する
電源電圧は、ゲート長に応じて大きくされる。
る発振周波数ｆ０が高い値を示すときは、作製された集
積回路の各トランジスタゲートのゲート長が小さいこと
を示しているから、当該集積回路のトランジスタのゲー
トに印加する電源電圧は、ゲート長に応じて小さくされ
る。また逆に、ＣＲ発振器２から出力される発振周波数
ｆ０が低い値を示すときは、作製された集積回路の各ト
ランジスタゲートのゲート長が大きいことを示している
ので、当該集積回路の各トランジスタゲートに印加する
電源電圧は、ゲート長に応じて大きくされる。
【００１７】図５に、本例に使用される電源電圧制御回
路４及び電源回路５を示す。図５において、トランジス
タＭＢ１乃至ＭＢ１３はすべてＭＯＳＦＥＴであり、そ
れらの中、ＭＢ３、ＭＢ４、ＭＢ５、ＭＢ１２及びＭＢ
１３はＮチャネルＭＯＳＦＥＴであり、ＭＢ１、ＭＢ
２、ＭＢ６、ＭＢ７、ＭＢ８及びＭＢ９はＰチャネルＭ
ＯＳＦＥＴであり、ＭＢ１０及びＭＢ１１は両チャネル
ＭＯＳＦＥＴであり、ＣＦは有極性電解コンデンサであ
る。トランジスタＭＢ１乃至ＭＢ４は差動アンプを構成
しており、ＭＢ３とＭＢ４はカレントミラー回路を構成
している。
路４及び電源回路５を示す。図５において、トランジス
タＭＢ１乃至ＭＢ１３はすべてＭＯＳＦＥＴであり、そ
れらの中、ＭＢ３、ＭＢ４、ＭＢ５、ＭＢ１２及びＭＢ
１３はＮチャネルＭＯＳＦＥＴであり、ＭＢ１、ＭＢ
２、ＭＢ６、ＭＢ７、ＭＢ８及びＭＢ９はＰチャネルＭ
ＯＳＦＥＴであり、ＭＢ１０及びＭＢ１１は両チャネル
ＭＯＳＦＥＴであり、ＣＦは有極性電解コンデンサであ
る。トランジスタＭＢ１乃至ＭＢ４は差動アンプを構成
しており、ＭＢ３とＭＢ４はカレントミラー回路を構成
している。
【００１８】トランジスタＭＢ１のゲートは、電源電圧
制御回路４に接続されている。トランジスタＭＢ２のゲ
ートには、基準電圧Ｖｒｅｆが供給され、基準電圧は外
部電源電圧Ｖｃｃを分圧したもので、Ｖｃｃの略半分の
電圧である。トランジスタＭＢ５、ＭＢ６及びＭＢ９は
定電流回路を構成しており、ＭＢ５、及びＭＢ６に流れ
る電流は、ゲートとソースを直結したトランジスタＭＢ
９から一定の電流が供給されることにより一定となって
いる。したがって上述の差動アンプにはトランジスタＭ
Ｂ５から一定の電流が供給される。差動アンプの出力は
トランジスタＭＢ７を介してトランジスタＭＢ８に供給
され、トランジスタＭＢ８のソースと差動アンプとは、
電解コンデンサＣＦと両チャネルトランジスタＭＢ１０
及びＭＢ１１の抵抗を介して接続されている。このコン
デンサＣＦと両チャネルトランジスタの抵抗は差動アン
プを安定化させるための帰還回路である。
制御回路４に接続されている。トランジスタＭＢ２のゲ
ートには、基準電圧Ｖｒｅｆが供給され、基準電圧は外
部電源電圧Ｖｃｃを分圧したもので、Ｖｃｃの略半分の
電圧である。トランジスタＭＢ５、ＭＢ６及びＭＢ９は
定電流回路を構成しており、ＭＢ５、及びＭＢ６に流れ
る電流は、ゲートとソースを直結したトランジスタＭＢ
９から一定の電流が供給されることにより一定となって
いる。したがって上述の差動アンプにはトランジスタＭ
Ｂ５から一定の電流が供給される。差動アンプの出力は
トランジスタＭＢ７を介してトランジスタＭＢ８に供給
され、トランジスタＭＢ８のソースと差動アンプとは、
電解コンデンサＣＦと両チャネルトランジスタＭＢ１０
及びＭＢ１１の抵抗を介して接続されている。このコン
デンサＣＦと両チャネルトランジスタの抵抗は差動アン
プを安定化させるための帰還回路である。
【００１９】図６に、本例に使用される電源電圧制御回
路４の詳細を示す。図６において、抵抗ＲＺ１及びＲＺ
７並びに電源電圧制御回路４の抵抗ＲＺ１０乃至ＲＺ１
２及び帰還路Ｓは、電源電圧を変化させるためのもので
あり、ＲＺ１によって分圧された電圧が差動アンプのト
ランジスタＭＢ１に帰還されている。出力は電源電圧制
御回路４により選択された電源電圧の出力である。トラ
ンジスタＭＢ１２、ＭＢ１３は一種の抵抗回路である。
図６に示される例において、電源電圧制御回路４は、Ｅ
ＥＰＲＯＭとスイッチＳ１、Ｓ２及びＳ３並びに抵抗Ｒ
Ｚ１０、ＲＺ１１及びＲＺ１２から成っている。ＥＥＰ
ＲＯＭは、電気的消去・書込みリードオンリーメモリで
ある。ＥＥＰＲＯＭへの書込み／読出しの制御信号は、
本例において、外部から与えるようになっているが、こ
の書込み／読出しの制御信号は、外部から与えても、ま
た内部回路で発生させてもよい。本例において、カウン
タ回路の出力はＥＥＰＲＯＭに記憶される。
路４の詳細を示す。図６において、抵抗ＲＺ１及びＲＺ
７並びに電源電圧制御回路４の抵抗ＲＺ１０乃至ＲＺ１
２及び帰還路Ｓは、電源電圧を変化させるためのもので
あり、ＲＺ１によって分圧された電圧が差動アンプのト
ランジスタＭＢ１に帰還されている。出力は電源電圧制
御回路４により選択された電源電圧の出力である。トラ
ンジスタＭＢ１２、ＭＢ１３は一種の抵抗回路である。
図６に示される例において、電源電圧制御回路４は、Ｅ
ＥＰＲＯＭとスイッチＳ１、Ｓ２及びＳ３並びに抵抗Ｒ
Ｚ１０、ＲＺ１１及びＲＺ１２から成っている。ＥＥＰ
ＲＯＭは、電気的消去・書込みリードオンリーメモリで
ある。ＥＥＰＲＯＭへの書込み／読出しの制御信号は、
本例において、外部から与えるようになっているが、こ
の書込み／読出しの制御信号は、外部から与えても、ま
た内部回路で発生させてもよい。本例において、カウン
タ回路の出力はＥＥＰＲＯＭに記憶される。
【００２０】図６において、ＥＥＰＲＯＭは、記憶した
カウンタ回路３のＣＲ発振器２の発振周波数ｆ０が大き
いときは、より多くのスイッチを閉じて、出力８の電圧
レベルを小さくし、逆にＣＲ発振器２の発振周波数ｆ０
が小さいときは、より多くのスイッチを開いて、出力８
の電圧レベルを大きくする。本例においては、スイッチ
と抵抗の数は夫々３個であるが、この個数に限定される
ものではない。より微細な０．３μｍ付近のゲート長
で、シート抵抗値の低いゲートは重金属、ポリシリコン
等で形成され、このポリシリコンゲートを電極とするコ
ンデンサと拡散抵抗で構成するＣＲ発振器の発振周波数
はＣＲ値で決まるので、発振周波数ｆ０値を検出すれば
ゲート長を逆算することができる。
カウンタ回路３のＣＲ発振器２の発振周波数ｆ０が大き
いときは、より多くのスイッチを閉じて、出力８の電圧
レベルを小さくし、逆にＣＲ発振器２の発振周波数ｆ０
が小さいときは、より多くのスイッチを開いて、出力８
の電圧レベルを大きくする。本例においては、スイッチ
と抵抗の数は夫々３個であるが、この個数に限定される
ものではない。より微細な０．３μｍ付近のゲート長
で、シート抵抗値の低いゲートは重金属、ポリシリコン
等で形成され、このポリシリコンゲートを電極とするコ
ンデンサと拡散抵抗で構成するＣＲ発振器の発振周波数
はＣＲ値で決まるので、発振周波数ｆ０値を検出すれば
ゲート長を逆算することができる。
【００２１】図７に、カウンタ回路３についての詳細を
示す。図７において、カウンタ回路３は、カウンタ部３
０及びサンプルホールド部３２を備えている。本例にお
いて、カウンタ部３０は、ＣＬ端子がＣＲ発振器２の出
力に接続し、Ｒ端子は外部クロック入力端子５に接続し
ている。カウンタ部２０の出力端子２１は、サンプルホ
ールド部２２の入力端子２３に接続しており、該サンプ
ルホールド部２２の第２の入力端子２４は、外部クロッ
ク入力端子５に接続しており、またこのサンプルホール
ド２２の出力端子２５は、ＥＥＰＲＯＭの入力端子に接
続している。
示す。図７において、カウンタ回路３は、カウンタ部３
０及びサンプルホールド部３２を備えている。本例にお
いて、カウンタ部３０は、ＣＬ端子がＣＲ発振器２の出
力に接続し、Ｒ端子は外部クロック入力端子５に接続し
ている。カウンタ部２０の出力端子２１は、サンプルホ
ールド部２２の入力端子２３に接続しており、該サンプ
ルホールド部２２の第２の入力端子２４は、外部クロッ
ク入力端子５に接続しており、またこのサンプルホール
ド２２の出力端子２５は、ＥＥＰＲＯＭの入力端子に接
続している。
【００２２】本例のカウンタ回路３は以上のように構成
されているので、カウンタ部２０は、外部クロック入力
端子５から外部クロック信号が入力されると、リセット
され、同時にＣＲ発振器２から発振される周波数を計数
し始め、次の外部クロック信号の入力により、ＣＲ発振
器２から発振される周波数の計数は停止されて、再びリ
セット状態となる。カウンタ部２０のこのような動作
は、外部クロック信号の入力毎に繰り返される。
されているので、カウンタ部２０は、外部クロック入力
端子５から外部クロック信号が入力されると、リセット
され、同時にＣＲ発振器２から発振される周波数を計数
し始め、次の外部クロック信号の入力により、ＣＲ発振
器２から発振される周波数の計数は停止されて、再びリ
セット状態となる。カウンタ部２０のこのような動作
は、外部クロック信号の入力毎に繰り返される。
【００２３】本例において、サンプルホールド部２２
は、外部クロック信号により、カウンタ部２０がリセッ
トされる直前の計数値（並列データ）をホールドする。
このために、本例においては、カウンタ部２０がリセッ
トされるタイミングは、サンプルホールド部２２が計数
値をホールドするタイミングより少し遅れるように設定
されている。サンプルホールド部２２の出力は、図６の
ＥＥＰＲＯＭに、その書込み時に記憶され、この書込み
のタイミングは、ＣＲ発振器２が安定化する時間を見計
らって行われる。
は、外部クロック信号により、カウンタ部２０がリセッ
トされる直前の計数値（並列データ）をホールドする。
このために、本例においては、カウンタ部２０がリセッ
トされるタイミングは、サンプルホールド部２２が計数
値をホールドするタイミングより少し遅れるように設定
されている。サンプルホールド部２２の出力は、図６の
ＥＥＰＲＯＭに、その書込み時に記憶され、この書込み
のタイミングは、ＣＲ発振器２が安定化する時間を見計
らって行われる。
【００２４】
【発明の効果】本発明の集積回路装置は、トランジスタ
のポリシリコンゲートを電極とするコンデンサと該トラ
ンジスタの拡散抵抗とで構成される発振器の発振周波数
を、カウンタ回路でチェックし、そのチェックしたデー
タに基づいて、電源電圧制御回路がトランジスタの最適
電源電圧を決定するので、従来のＣＭＯＳ集積回路に比
して、ＣＭＯＳ集積回路のトランジスタゲート長に対応
して、電源電圧を適切に選択することができる。したが
って、本発明によると、ＣＭＯＳ集積回路の微細化にあ
たり、その製造時にＣＭＯＳ集積回路のトランジスタゲ
ート長にバラツキが生じても、トランジスタゲートに、
最適な動作速度及び消費電力を設定することが、従来装
置に比して容易且つ簡単となる。
のポリシリコンゲートを電極とするコンデンサと該トラ
ンジスタの拡散抵抗とで構成される発振器の発振周波数
を、カウンタ回路でチェックし、そのチェックしたデー
タに基づいて、電源電圧制御回路がトランジスタの最適
電源電圧を決定するので、従来のＣＭＯＳ集積回路に比
して、ＣＭＯＳ集積回路のトランジスタゲート長に対応
して、電源電圧を適切に選択することができる。したが
って、本発明によると、ＣＭＯＳ集積回路の微細化にあ
たり、その製造時にＣＭＯＳ集積回路のトランジスタゲ
ート長にバラツキが生じても、トランジスタゲートに、
最適な動作速度及び消費電力を設定することが、従来装
置に比して容易且つ簡単となる。
【図１】本発明のＣＭＯＳ集積回路装置の一実施例につ
いて、その概略を示すブロック図である。
いて、その概略を示すブロック図である。
【図２】本発明におけるＣＭＯＳ集積回路装置における
ポリシリコンゲートのゲート長と発振周波数の関係を示
すゲート長の発振周波数特性図である。
ポリシリコンゲートのゲート長と発振周波数の関係を示
すゲート長の発振周波数特性図である。
【図３】本発明におけるＣＭＯＳ集積回路装置における
ポリシリコンゲートのゲート長と電源電圧の関係を示す
ゲート長の電源電圧特性図である。
ポリシリコンゲートのゲート長と電源電圧の関係を示す
ゲート長の電源電圧特性図である。
【図４】本発明のＣＭＯＳ集積回路装置の一実施例につ
いての概略のチップ配置図である。
いての概略のチップ配置図である。
【図５】本発明の集積回路の一実施例における電源電圧
制御回路及び電源回路５の回路図である。
制御回路及び電源回路５の回路図である。
【図６】図５に示される電源電圧制御回路の回路図であ
る。
る。
【図７】図１の実施例におけるカウンタ回路を示すブロ
ック図である。
ック図である。
１ 最適電源電圧決定回路１ ２ ＣＲ発振器 ３ カウンタ回路 ４ 制御回路 ５ 電源回路 ６ 外部クロック信号入力端子 ７ 外部電源入力端子 ８ 電源回路出力端子 ＭＢ１〜ＭＢ１３ ＣＭＯＳトランジスタ Ｖｒｅｆ 基準電圧 ＣＦ コンデンサ ＲＺ１、ＲＺ７、ＲＺ１０〜ＲＺ１２ 抵抗
Claims (1)
- 【請求項１】 ＣＭＯＳ集積回路において、複数のトラ
ンジスタの中の一つのトランジスタのポリシリコンゲー
トを電極とするコンデンサ及び該ポリシリコンゲートに
対し隣り合う位置に形成される拡散抵抗により構成され
る発振器と、前記発振器の発振周波数を計数するカウン
タ回路と、前記カウンタ回路で計数された発信周波数の
値から該トランジスタの最適電源電圧を選択する電源電
圧制御回路と、前記制御回路で選択された最適電源電圧
を発生する電源回路を備えていることを特徴とするＣＭ
ＯＳ集積回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33273791 | 1991-11-22 | ||
| JP3-332737 | 1991-11-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05251652A true JPH05251652A (ja) | 1993-09-28 |
| JP2970275B2 JP2970275B2 (ja) | 1999-11-02 |
Family
ID=18258297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4352754A Expired - Lifetime JP2970275B2 (ja) | 1991-11-22 | 1992-11-24 | Ｃｍｏｓ集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2970275B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009086848A (ja) * | 2007-09-28 | 2009-04-23 | Fujitsu Microelectronics Ltd | 半導体装置、半導体装置の制御方法および半導体装置の制御情報の作成方法 |
-
1992
- 1992-11-24 JP JP4352754A patent/JP2970275B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009086848A (ja) * | 2007-09-28 | 2009-04-23 | Fujitsu Microelectronics Ltd | 半導体装置、半導体装置の制御方法および半導体装置の制御情報の作成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2970275B2 (ja) | 1999-11-02 |
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