JP2979566B2 - 集積回路装置 - Google Patents
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Description
【発明の詳細な説明】 〔発明の概要〕 本発明は閾値電圧、例えばMOSFETの閾値電圧測定技術
に関し、 製造する全てのLSIチップにおけるMOSFETのチャネル
長を監視することができ、かつLISチップの生産効率も
低下しない閾値電圧測定技術を提供することを目的と
し、 所定の機能を有する内部回路と、該内部回路を構成す
るMISトランジスタと同一のMISトランジスタを用いた閾
値電圧測定回路とを、同一チップ内に有する集積回路装
置であって、前記閾値電圧測定回路は、第一のMISトラ
ンジスタと、前記内部回路を構成するMISトランジスタ
と同一の第二のMISトランジスタによってＣ−MOSインバ
ータ回路を構成するモニタ部を有し、該第二のMISトラ
ンジスタの状態がOFFからONに変化することによって、
該モニタ部の出力電圧が反転するように、第一のMISト
ランジスタの内部インピーダンスが設定されているよう
に構成する。
に関し、 製造する全てのLSIチップにおけるMOSFETのチャネル
長を監視することができ、かつLISチップの生産効率も
低下しない閾値電圧測定技術を提供することを目的と
し、 所定の機能を有する内部回路と、該内部回路を構成す
るMISトランジスタと同一のMISトランジスタを用いた閾
値電圧測定回路とを、同一チップ内に有する集積回路装
置であって、前記閾値電圧測定回路は、第一のMISトラ
ンジスタと、前記内部回路を構成するMISトランジスタ
と同一の第二のMISトランジスタによってＣ−MOSインバ
ータ回路を構成するモニタ部を有し、該第二のMISトラ
ンジスタの状態がOFFからONに変化することによって、
該モニタ部の出力電圧が反転するように、第一のMISト
ランジスタの内部インピーダンスが設定されているよう
に構成する。
本発明は閾値電圧、例えば集積回路装置を構成するMO
SFET（Field Effect Transistor）の閾値電圧測定技術
に関する。
SFET（Field Effect Transistor）の閾値電圧測定技術
に関する。
近年の半導体装置の高密化に漏れず、MOS型大規模集
積回路（以下LSIと表記）等の高密化の傾向をたどって
いる。これに伴ってMOSLSIを構成するMOSFETも微小化さ
れてきているが、それと同時にLSIによってMOSFETのチ
ャネル長にばらつきが発生するという現象が起きてい
る。これはMOSFETの微小化による該MOSFETのチャネル長
の短縮に伴って、形成したチャネルに対する該チャネル
の形成誤差の割合が大きくなっているからである。
積回路（以下LSIと表記）等の高密化の傾向をたどって
いる。これに伴ってMOSLSIを構成するMOSFETも微小化さ
れてきているが、それと同時にLSIによってMOSFETのチ
ャネル長にばらつきが発生するという現象が起きてい
る。これはMOSFETの微小化による該MOSFETのチャネル長
の短縮に伴って、形成したチャネルに対する該チャネル
の形成誤差の割合が大きくなっているからである。
一方MOSFETには「ショートチャネル効果」という、チ
ャネル長の変化に伴って閾値電圧が大きく変化する現象
が存在する。このためチャネル長のばらつきはそのOSFE
Tの閾値電圧にもばらつきを与えてしまい、LSIによって
特性に差異が発生する要因となる。
ャネル長の変化に伴って閾値電圧が大きく変化する現象
が存在する。このためチャネル長のばらつきはそのOSFE
Tの閾値電圧にもばらつきを与えてしまい、LSIによって
特性に差異が発生する要因となる。
このため製造するLSIの信頼性を保つためにも、MOSFE
Tのチャネル長を監視する必要がある。
Tのチャネル長を監視する必要がある。
現在LSIチップの製造方法としては、ウェハを格子状
に画定し、画定された各領域にそれぞれのチップパター
ンを形成する方法を用いている。
に画定し、画定された各領域にそれぞれのチップパター
ンを形成する方法を用いている。
またMOSFETのチャネル長の従来における監視方法とし
ては、チップパターンを形成すべき領域の内、そのいく
つかの領域に通常のLSIのチップパターンとは異なる、
「モニタ」と呼ばれるチップを形成する方法を用いてい
る。
ては、チップパターンを形成すべき領域の内、そのいく
つかの領域に通常のLSIのチップパターンとは異なる、
「モニタ」と呼ばれるチップを形成する方法を用いてい
る。
このモニタチップには、LSIチップに用いているMOSFE
Tと同一のMOSFETが形成されている。このためウェハ上
に分散して製造したこのモニタチップにおけるMOSFETの
チャネル長を監視することは、ウェハ全体に多数製造し
たLSIチップをサンプリングして、そのMOSFETのチャネ
ル長を監視している事と事実上同じことになる。
Tと同一のMOSFETが形成されている。このためウェハ上
に分散して製造したこのモニタチップにおけるMOSFETの
チャネル長を監視することは、ウェハ全体に多数製造し
たLSIチップをサンプリングして、そのMOSFETのチャネ
ル長を監視している事と事実上同じことになる。
そしてこのモニタチップにおけるMOSFETのチャネル長
の監視は、MOSFETの閾値電圧Vthがチャネル長に依存す
ることから、その閾値電圧を監視することにより間接的
に行っていた。
の監視は、MOSFETの閾値電圧Vthがチャネル長に依存す
ることから、その閾値電圧を監視することにより間接的
に行っていた。
またMOSFETのチャネル長の他の監視方法としては、モ
ニタチップを設けずに、ウェハ全体に多数製造したLSI
チップを実際にサンプリングして、該LSIチップにおけ
るMOSFETのチャネル長を電子顕微鏡等を適用して直接測
定するといった方法もとられていた。
ニタチップを設けずに、ウェハ全体に多数製造したLSI
チップを実際にサンプリングして、該LSIチップにおけ
るMOSFETのチャネル長を電子顕微鏡等を適用して直接測
定するといった方法もとられていた。
しかしながらモニタチップを用いるチャネル長の監視
方法については、そのモニタチップを数多く形成した方
がより正確な監視が可能であるという一方で、本来製造
すべきLSIチップ数が少なくなり、製造効率が悪くなる
という問題があった。
方法については、そのモニタチップを数多く形成した方
がより正確な監視が可能であるという一方で、本来製造
すべきLSIチップ数が少なくなり、製造効率が悪くなる
という問題があった。
そして近年のウェハの大口径化に伴ってモニタチップ
の数を増加せざるを得なくなってくると、本方法に伴う
製造効率の低下は更に大きな問題となってきている。
の数を増加せざるを得なくなってくると、本方法に伴う
製造効率の低下は更に大きな問題となってきている。
また同方法の場合、監視しているのはモニタチップの
チャネル長であって、仮にモニタチップの数を増やした
としても、全てのLSIチップのチャネル長を監視してい
ることにはならないという問題もあった。
チャネル長であって、仮にモニタチップの数を増やした
としても、全てのLSIチップのチャネル長を監視してい
ることにはならないという問題もあった。
この問題については、LSIチップにおけるMOSFETのチ
ャネル長を電子顕微鏡等で直接測定する方法についても
また同様である。手間のかかる電子顕微鏡による計測を
全てのLSIチップについて行うことは生産効率の点で問
題があるため、本方法ではサンプリングしたLSIチップ
におけるMOSFETのチャネル長を監視している。
ャネル長を電子顕微鏡等で直接測定する方法についても
また同様である。手間のかかる電子顕微鏡による計測を
全てのLSIチップについて行うことは生産効率の点で問
題があるため、本方法ではサンプリングしたLSIチップ
におけるMOSFETのチャネル長を監視している。
しかしこのため本方法においても、やはり全てのLSI
チップのチャネル長を監視していることにはならないと
いう問題があった。
チップのチャネル長を監視していることにはならないと
いう問題があった。
本発明は、製造する全てのLSIチップにおけるMOSFET
のチャネル長を監視することができ、かつLSIチップの
生産効率も低下しない閾値電圧測定技術を提供すること
を目的とする。
のチャネル長を監視することができ、かつLSIチップの
生産効率も低下しない閾値電圧測定技術を提供すること
を目的とする。
上記課題を解決するために本発明は、所定の機能を有
する内部回路と、前記内部回路のMISトランジスタの閾
値電圧を測定する閾値電圧測定回路とを同一チップ内に
有する集積回路装置であって、前記閾値電圧測定回路
は、第１のMISトランジスタと前記内部回路を構成するM
ISトランジスタと同一のMISトランジスタである第２のM
ISトランジスタとによってインバータを構成するモニタ
部と、検査電圧が印加されるアドレス端子を有し、該ア
ドレス端子に通常の動作電圧以上の検査電圧が印加され
ることにより前記モニタ部からの出力電圧を信号電流と
して検出する検出部とを有し、前記第１のMISトランジ
スタの内部インピーダンスが、前記２のMISトランジス
タの状態が変化することによって、前記モニタ部の出力
電圧が反転するように設定されていることを特徴とする
集積回路装置を構成する。
する内部回路と、前記内部回路のMISトランジスタの閾
値電圧を測定する閾値電圧測定回路とを同一チップ内に
有する集積回路装置であって、前記閾値電圧測定回路
は、第１のMISトランジスタと前記内部回路を構成するM
ISトランジスタと同一のMISトランジスタである第２のM
ISトランジスタとによってインバータを構成するモニタ
部と、検査電圧が印加されるアドレス端子を有し、該ア
ドレス端子に通常の動作電圧以上の検査電圧が印加され
ることにより前記モニタ部からの出力電圧を信号電流と
して検出する検出部とを有し、前記第１のMISトランジ
スタの内部インピーダンスが、前記２のMISトランジス
タの状態が変化することによって、前記モニタ部の出力
電圧が反転するように設定されていることを特徴とする
集積回路装置を構成する。
本発明のLSIは、その内部回路を構成するMOSFETと同
一のMOSFETを用いたモニタ部からなる閾値電圧測定回路
を、各LSIチップに内蔵している。
一のMOSFETを用いたモニタ部からなる閾値電圧測定回路
を、各LSIチップに内蔵している。
ここで第２図は本発明におけるモニタ部を示す回路図
であり、Ｃ−MOSインバータ回路を示している。図中Q1
はＰチャネルMOSFET、Q2はＮチャネルMOSFETである。
であり、Ｃ−MOSインバータ回路を示している。図中Q1
はＰチャネルMOSFET、Q2はＮチャネルMOSFETである。
本回路において、両MOSFETQ1,Q2の内部インピーダン
スが等しい場合（Z1＝Z2）、そのVIN−VOUT特性は第３
図のようになる。
スが等しい場合（Z1＝Z2）、そのVIN−VOUT特性は第３
図のようになる。
供給電圧VCCを５〔Ｖ〕として入力電圧VINを上昇させ
ていくと、MOSFETQ2の閾値電圧Vthを越えたところで出
力電圧VOUTは低下をはじめ、入力電圧VINがVCC/2に達し
た時に出力電圧VOUTも半減する。
ていくと、MOSFETQ2の閾値電圧Vthを越えたところで出
力電圧VOUTは低下をはじめ、入力電圧VINがVCC/2に達し
た時に出力電圧VOUTも半減する。
一方でMOSFTEQ1,Q2のいずれかの内部インピーダンス
を、他方に比して充分大きくしたときのVIN−VOUT特性
は第４、第５図のようになる。
を、他方に比して充分大きくしたときのVIN−VOUT特性
は第４、第５図のようになる。
第４図MOSFETQ1の内部インピーダンスを、MOSFETQ2に
比して充分大きく設定した場合（Z1＞＞Z2）のものであ
る。
比して充分大きく設定した場合（Z1＞＞Z2）のものであ
る。
この条件において入力電圧VINを上昇させてしくと、M
OSFETQ2の閾値電圧Vthを越えた時点で出力電圧VOUTは直
ちにアース電位となる。
OSFETQ2の閾値電圧Vthを越えた時点で出力電圧VOUTは直
ちにアース電位となる。
従ってこの時点における入力電圧を知ることで、MOSF
ETQ2の閾値電圧を知ることができる（Vth＝VIN）。
ETQ2の閾値電圧を知ることができる（Vth＝VIN）。
一方第５図は、MOSFETQ2の内部インピーダンスを、MO
SFETQ1に比して充分大きく設定した場合（Z1＜＜Z2）の
ものである。
SFETQ1に比して充分大きく設定した場合（Z1＜＜Z2）の
ものである。
この条件において入力電圧VINを逆に５〔Ｖ〕より減
少させていくと、MOSFETQ1のソース・ゲート間電圧がMO
SFETQ1の閾値電圧Vthを越えた時点で、出力電圧VOUTは
直ちにVCCとなる。
少させていくと、MOSFETQ1のソース・ゲート間電圧がMO
SFETQ1の閾値電圧Vthを越えた時点で、出力電圧VOUTは
直ちにVCCとなる。
従ってこの時点における入力電圧を知ることで、MOSF
ETQ1の閾値電圧を知ることができる（Vth＝供給電圧−V
IN）。
ETQ1の閾値電圧を知ることができる（Vth＝供給電圧−V
IN）。
本発明におけるモニタ部では、２つのMOSFETの内、一
方にはチャネル長の監視を行おうとするMOSFET、他方に
は該MOSFETに比べて内部インピーダンスを充分大きく設
定したMOSFETを用いている。従って上記原理により、チ
ャネル長を監視しようとするMOSFETの閾値電圧を知るこ
とができるのである。
方にはチャネル長の監視を行おうとするMOSFET、他方に
は該MOSFETに比べて内部インピーダンスを充分大きく設
定したMOSFETを用いている。従って上記原理により、チ
ャネル長を監視しようとするMOSFETの閾値電圧を知るこ
とができるのである。
本発明では、上記モニタ部を有する閾値電圧測定回路
をLSIチップ毎に内蔵しているため、全てのLSIチップに
おいてMOSFETの閾値電圧を測定することができる。この
ため製造する全てのLSIチップにおいて、MOSFETのチャ
ネル長を間接的に監視することが可能となるのである。
をLSIチップ毎に内蔵しているため、全てのLSIチップに
おいてMOSFETの閾値電圧を測定することができる。この
ため製造する全てのLSIチップにおいて、MOSFETのチャ
ネル長を間接的に監視することが可能となるのである。
また本発明では、従来とは異なりウェハ上にモニタチ
ップを設ける必要が無くなるため、ウェハ上における全
ての領域に本発明のLSIチップを形成することができ
る。このためLSIチップの生産効率は低下しない。
ップを設ける必要が無くなるため、ウェハ上における全
ての領域に本発明のLSIチップを形成することができ
る。このためLSIチップの生産効率は低下しない。
或いは本発明において、前記閾値電圧測定回路におけ
る入出力端子は内部回路の入出力端子と共通としている
ために、該回路を内臓することによりLSIの端子数が増
加することはない。
る入出力端子は内部回路の入出力端子と共通としている
ために、該回路を内臓することによりLSIの端子数が増
加することはない。
更に本回路は、LSIの通常動作のための印加電圧では
動作しないようになっているため、LSI本来の動作には
何ら支障がない。
動作しないようになっているため、LSI本来の動作には
何ら支障がない。
第１図は本発明の実施例を示す説明図であり、本発明
をDRAMチップへ適用した例をを示している。
をDRAMチップへ適用した例をを示している。
図中１〜18はチップの端子であり、１はデータ入力端
子（DIN端子）で、２は書き込み制御端子（WE端子）、
3,16はそれぞれロウ・アドレス・ストローブ端子（RAS
端子）、コラム・アドレス・ストローブ端子（CAS端
子）、４はNo Connectionで未使用端子、５〜8,10〜15
はそれぞれアドレス端子、17はデータ出力端子（DOUT端
子）で、９はVCC端子でこのDRAMチップを動作させる電
源電圧を印加するためのもの、18はアース端子（VSS端
子）である。
子（DIN端子）で、２は書き込み制御端子（WE端子）、
3,16はそれぞれロウ・アドレス・ストローブ端子（RAS
端子）、コラム・アドレス・ストローブ端子（CAS端
子）、４はNo Connectionで未使用端子、５〜8,10〜15
はそれぞれアドレス端子、17はデータ出力端子（DOUT端
子）で、９はVCC端子でこのDRAMチップを動作させる電
源電圧を印加するためのもの、18はアース端子（VSS端
子）である。
19は内部回路であり、本実施例ではDRAM回路を示し、
20はＮチャネルMOSFETの閾値電圧測定回路、21はＰチャ
ネルMOSFETの閾値電圧測定回路である。そして内部回路
19、ＮチャネルMOSFETの閾値電圧測定回路20、Ｐチャネ
ルMOSFETの閾値電圧測定回路21は、LSIチップ30上に組
み込まれている。
20はＮチャネルMOSFETの閾値電圧測定回路、21はＰチャ
ネルMOSFETの閾値電圧測定回路である。そして内部回路
19、ＮチャネルMOSFETの閾値電圧測定回路20、Ｐチャネ
ルMOSFETの閾値電圧測定回路21は、LSIチップ30上に組
み込まれている。
本実施例では、LSIチップ30上に内部回路19と共にＮ
チャネル、Ｐチャネルそれぞれの閾値電圧測定回路20、
21を形成している。そしてＮチャネル用回路20には、内
部回路19で用いられているＮチャネルMOSFETと同じもの
が形成されており、またＰチャネル用回路21には、同じ
く内部回路19で用いられているＰチャネルMOSFETと同じ
ものが形成されている。
チャネル、Ｐチャネルそれぞれの閾値電圧測定回路20、
21を形成している。そしてＮチャネル用回路20には、内
部回路19で用いられているＮチャネルMOSFETと同じもの
が形成されており、またＰチャネル用回路21には、同じ
く内部回路19で用いられているＰチャネルMOSFETと同じ
ものが形成されている。
次に第６図は本実施例における閾値電圧測定回路を示
す回路図であり、前記閾値電圧測定回路 20、21の回路
図である。
す回路図であり、前記閾値電圧測定回路 20、21の回路
図である。
図中第１図と同一のものは同一の記号で示しており、
2aは入力電圧VINが被測定MOSFETの閾値電圧Vthと等しい
かどうかを検出するためのモニタ部であり、2bはモニタ
部2aからの出力を信号電流Ｉで示すための検出部であ
る。VINはモニタ部2aにおける入力電圧、VOUTは同じく
モニタ部2aにおける出力電圧、VIN′は検出部2bにおい
て、信号電流Ｉが流れるかどうかを判断するために印加
する検査電圧である。Q1〜Q5はMOSFETであり、Q1はＰチ
ャネルMOSFET、残りはＮチャネルMOSFETである。また、
ＣはＮチャネルMOSFETのソース・ドレインを短絡したMO
Sコンデンサである。
2aは入力電圧VINが被測定MOSFETの閾値電圧Vthと等しい
かどうかを検出するためのモニタ部であり、2bはモニタ
部2aからの出力を信号電流Ｉで示すための検出部であ
る。VINはモニタ部2aにおける入力電圧、VOUTは同じく
モニタ部2aにおける出力電圧、VIN′は検出部2bにおい
て、信号電流Ｉが流れるかどうかを判断するために印加
する検査電圧である。Q1〜Q5はMOSFETであり、Q1はＰチ
ャネルMOSFET、残りはＮチャネルMOSFETである。また、
ＣはＮチャネルMOSFETのソース・ドレインを短絡したMO
Sコンデンサである。
本実施例における閾値電圧測定回路はモニタ部2aと検
出部2bとからなっており、該モニタ部2aはＣ−MOSイン
バータ回路よりなっている。該Ｃ−MOSインバータ回路
を構成するMOSFETQ1,Q2の内の１つは内部回路19で用い
られているものと同一のものを用いており、Ｎチャネル
用回路20ではMOSFETQ2、Ｐチャネル用回路21ではMOSFET
Q1がそれぞれ相当する。
出部2bとからなっており、該モニタ部2aはＣ−MOSイン
バータ回路よりなっている。該Ｃ−MOSインバータ回路
を構成するMOSFETQ1,Q2の内の１つは内部回路19で用い
られているものと同一のものを用いており、Ｎチャネル
用回路20ではMOSFETQ2、Ｐチャネル用回路21ではMOSFET
Q1がそれぞれ相当する。
両回路20、21において、それぞれこのMOSFETの閾値電
圧Vthを測定することにより、内部回路19を構成するMOS
FETの閾値電圧Vthを間接的に測定することができる。
圧Vthを測定することにより、内部回路19を構成するMOS
FETの閾値電圧Vthを間接的に測定することができる。
以降第６図における回路を、Ｎチャネル用回路20であ
るとして回路動作を説明する。
るとして回路動作を説明する。
本回路では、MOSFETQ1の内部インピーダンスをMOSFET
Q2に比して100倍程度大きく設定してある。また本実施
例では、入力電圧VINを印加する端子をアドレス端子
７、検査電圧VIN′を印加する端子をアドレス端子８、
供給電圧VCCを印加する端子はVCC端子９、アースはVSS
端子18と共有するものとなっている。
Q2に比して100倍程度大きく設定してある。また本実施
例では、入力電圧VINを印加する端子をアドレス端子
７、検査電圧VIN′を印加する端子をアドレス端子８、
供給電圧VCCを印加する端子はVCC端子９、アースはVSS
端子18と共有するものとなっている。
（１） まず入力電圧VINがMOSFETQ2の閾値電圧Vthより
も低い場合、MOSFETQ2は当然OFF状態である。一方でMOS
FETQ1は、ソース・ゲート間電圧がVth以上であることか
らON状態であり、モニタ部1aの出力電圧VOUTは供給電圧
VCCに等しく高電圧となる。このときMOSFETQ3のゲート
端子には供給電圧VCCが印加されているため、MOSFETQ3
はON状態である。
も低い場合、MOSFETQ2は当然OFF状態である。一方でMOS
FETQ1は、ソース・ゲート間電圧がVth以上であることか
らON状態であり、モニタ部1aの出力電圧VOUTは供給電圧
VCCに等しく高電圧となる。このときMOSFETQ3のゲート
端子には供給電圧VCCが印加されているため、MOSFETQ3
はON状態である。
これに伴いコンデンサＣの両端ab間には、MOSFETQ3に
よる電圧降下を含めて約VCC−Vthの電圧がかかる。この
ときコンデンサＣのａ点の電位、すなわちMOSFETQ4のゲ
ート端子に印加される電圧VCC−Vthとなるが、MOSFETQ4
のソース端子には供給電圧VCCが印加されているため
に、MOSFETQ4はOFF状態のままである。
よる電圧降下を含めて約VCC−Vthの電圧がかかる。この
ときコンデンサＣのａ点の電位、すなわちMOSFETQ4のゲ
ート端子に印加される電圧VCC−Vthとなるが、MOSFETQ4
のソース端子には供給電圧VCCが印加されているため
に、MOSFETQ4はOFF状態のままである。
一方でMOSFETQ3は、コンデンサＣへの電荷蓄積に伴っ
たソース端子における（ａ点）電位上昇により、ゲート
・ソース間電圧がその閾値電圧Vth以下となるためOFF状
態となる。
たソース端子における（ａ点）電位上昇により、ゲート
・ソース間電圧がその閾値電圧Vth以下となるためOFF状
態となる。
この状態でアドレス端子８より、検査電圧VIN′とし
てVCC以上の電圧を印加する。
てVCC以上の電圧を印加する。
第７図は検査電圧VIN′を印加した時の信号電流Ｉを
示す特性図である。
示す特性図である。
コンデンサＣの一端ａは、MOSFETQ3がOFFとなった時
点で開放状態となっている。このため検査電圧VIN′の
印加に伴ってｂ点の電位が上昇すると、同時にａ点の電
位もVCC−Vthから上昇する。
点で開放状態となっている。このため検査電圧VIN′の
印加に伴ってｂ点の電位が上昇すると、同時にａ点の電
位もVCC−Vthから上昇する。
ａ点の電位上昇によって、MOSFETQ4のゲート・ソース
間電圧がMOSFETQ4の閾値電圧Vthを越えると、MOSFETQ4
がON状態となる。
間電圧がMOSFETQ4の閾値電圧Vthを越えると、MOSFETQ4
がON状態となる。
このときMOSFETQ5はそのドレイン端子、すなわちｃ点
の電位が約VCCであるため、検査電圧VIN′をVCC＋Vth以
上の電圧とすることで、そのゲート・ソース間電圧がMO
SFETQ5の閾値電圧Vthを越える。この結果MOSFETQ5はON
状態となり、アドレス端子８、VCC端子９間には最低で
もVth以上の電位差が発生するため、第７図の如く信号
電流Ｉが流れるのである。
の電位が約VCCであるため、検査電圧VIN′をVCC＋Vth以
上の電圧とすることで、そのゲート・ソース間電圧がMO
SFETQ5の閾値電圧Vthを越える。この結果MOSFETQ5はON
状態となり、アドレス端子８、VCC端子９間には最低で
もVth以上の電位差が発生するため、第７図の如く信号
電流Ｉが流れるのである。
（２） 入力電圧VINがMOSFETQ2の閾値電圧Vthと等しか
った場合、MOSFETQ2はON状態となるが、MOSFETQ1におい
てはそのソース端子に供給電圧VCCが印加されているた
めに、ゲート電圧であるVINがVthとなっただけではON状
態のままである。しかしながらMOSFETQ2の内部インピー
ダンスが、MOSFETQ1の内部インピーダンスよりも充分小
さいために、MOSFETQ2がON状態となった時点で、直ちに
モニタ部2aにおける出力電圧VOUTはアース電位となる。
った場合、MOSFETQ2はON状態となるが、MOSFETQ1におい
てはそのソース端子に供給電圧VCCが印加されているた
めに、ゲート電圧であるVINがVthとなっただけではON状
態のままである。しかしながらMOSFETQ2の内部インピー
ダンスが、MOSFETQ1の内部インピーダンスよりも充分小
さいために、MOSFETQ2がON状態となった時点で、直ちに
モニタ部2aにおける出力電圧VOUTはアース電位となる。
このときMOSFETQ3は、そのゲート端子に供給電圧VCC
が印加されているためにON状態となっている。従ってａ
点における電位も当然の如くアース電位となり、MOSFET
Q4もOFF状態のままである。
が印加されているためにON状態となっている。従ってａ
点における電位も当然の如くアース電位となり、MOSFET
Q4もOFF状態のままである。
この状態でアドレス端子８に検査電圧VIN′を加えた
場合、ｂ点の電位がどれだけ上昇してもａ点はアースさ
れているため、MOSFETQ4のゲート・ソース間電圧はMOSF
ETQ4の閾値電圧Vthを越えず、MOSFETQ4はOFF状態のまま
である。従って第７図の如く信号電流Ｉは流れないこと
になる。
場合、ｂ点の電位がどれだけ上昇してもａ点はアースさ
れているため、MOSFETQ4のゲート・ソース間電圧はMOSF
ETQ4の閾値電圧Vthを越えず、MOSFETQ4はOFF状態のまま
である。従って第７図の如く信号電流Ｉは流れないこと
になる。
（３） 入力電圧VINが供給電圧VCCを越える電圧であっ
た場合、MOSFETQ1におけるソース・ゲート間電圧は閾値
電圧Vth以下となり、MOSFETQ1はOFF状態となる。MOSFET
Q2においては、そのゲート端子に印加される充分な入力
電圧により当然ONとなることから、モニタ部2aの出力電
圧VOUTはアース電位となる。
た場合、MOSFETQ1におけるソース・ゲート間電圧は閾値
電圧Vth以下となり、MOSFETQ1はOFF状態となる。MOSFET
Q2においては、そのゲート端子に印加される充分な入力
電圧により当然ONとなることから、モニタ部2aの出力電
圧VOUTはアース電位となる。
このためアドレス端子８に対してVCCを越える検査電
圧VIN′を印加したとしても、前述と同様の理由にて信
号電流Ｉは流れない。
圧VIN′を印加したとしても、前述と同様の理由にて信
号電流Ｉは流れない。
以上本実施例におけるＮチャネル用閾値電圧測定回路
20は、アドレス端子８にVCCを越える検査電圧VIN′を印
加した際に、入力電圧VINがMOSFETQ2の閾値電圧Vth未満
の場合は信号電流Ｉが流れ、入力電圧VINがMOSFETQ2の
閾値電圧Vth以上の場合は、信号電流Ｉが流れないもの
である。
20は、アドレス端子８にVCCを越える検査電圧VIN′を印
加した際に、入力電圧VINがMOSFETQ2の閾値電圧Vth未満
の場合は信号電流Ｉが流れ、入力電圧VINがMOSFETQ2の
閾値電圧Vth以上の場合は、信号電流Ｉが流れないもの
である。
第８図は本回路20における、MOSFETQ2の閾値電圧測定
タイミング図である。
タイミング図である。
まず入力電圧VINを、段階的に増加させながら印加し
ていく。そしてその都度VCCを越える検査電圧VIN′を印
加していく。入力電圧VINが被測定MOSFETの閾値電圧Vth
に達しない場合、本図の如く信号電流Ｉは常に流れる。
ていく。そしてその都度VCCを越える検査電圧VIN′を印
加していく。入力電圧VINが被測定MOSFETの閾値電圧Vth
に達しない場合、本図の如く信号電流Ｉは常に流れる。
しかし入力電圧VINが該閾値電圧Vthに達した場合、検
査電圧VIN′を印加しても信号電流Ｉは流れなくなる。
査電圧VIN′を印加しても信号電流Ｉは流れなくなる。
従って、信号電流Ｉが流れなかった時の入力電圧VIN
を測定することで、MOSFETQ2閾値電圧Vthを測定するこ
とができる。
を測定することで、MOSFETQ2閾値電圧Vthを測定するこ
とができる。
次に本図がＰチャネル用閾値電圧測定回路21である場
合の回路動作を説明する。
合の回路動作を説明する。
この場合は被測定MOSFETはQ1であり、MOSFETはQ2の内
部インピーダンスはMOSFETQ1に比して100倍程度大きく
設定してある。また本実施例においては、入力電圧VIN
を印加する端子をアドレス端子10、検査電圧VIN′を印
加する端子をアドレス端子11、供給電圧VCCを印加する
端子をVCC端子９、アースをVSS端子18と共有するものと
なっている。
部インピーダンスはMOSFETQ1に比して100倍程度大きく
設定してある。また本実施例においては、入力電圧VIN
を印加する端子をアドレス端子10、検査電圧VIN′を印
加する端子をアドレス端子11、供給電圧VCCを印加する
端子をVCC端子９、アースをVSS端子18と共有するものと
なっている。
（１） 入力電圧VINがVCC−Vthを越える電圧であった
場合、MOSFETQ1におけるソース・ゲート間電圧はMOSFET
Q1の閾値電圧Vth以下であるために、MOSFETQ1はOFF状態
である。しかしこの入力電圧VINは、MOSFETQ2をON状態
とするのに充分な電圧であるため、モニタ部2aの出力電
圧VOUTはアース電位となる。このとき前述と同様の理由
により、アドレス端子11にVCCを越える検査電圧VIN′を
印加しても、第７図の如く信号電流Ｉは流れない。
場合、MOSFETQ1におけるソース・ゲート間電圧はMOSFET
Q1の閾値電圧Vth以下であるために、MOSFETQ1はOFF状態
である。しかしこの入力電圧VINは、MOSFETQ2をON状態
とするのに充分な電圧であるため、モニタ部2aの出力電
圧VOUTはアース電位となる。このとき前述と同様の理由
により、アドレス端子11にVCCを越える検査電圧VIN′を
印加しても、第７図の如く信号電流Ｉは流れない。
（２） 入力電圧VINがVCC−Vthであった場合、MOSFETQ
1はそのソース・ゲート間電圧が閾値電圧Vthに達し、ON
状態となる。この時点ではまだMOSFETQ2もON状態である
が、MOSFETQ1の内部インピーダンスがMOSFETQ2に比して
充分小さいために、MOSFETQ1がON状態となった時点でモ
ニタ部2aの出力電圧VOUTは直ちにVCCとなる。このとき
前述と同様の理由により、アドレス端子11にVCCを越え
る検査電圧VIN′印加することによって、第７図の如く
信号電流Ｉが流れることになる。
1はそのソース・ゲート間電圧が閾値電圧Vthに達し、ON
状態となる。この時点ではまだMOSFETQ2もON状態である
が、MOSFETQ1の内部インピーダンスがMOSFETQ2に比して
充分小さいために、MOSFETQ1がON状態となった時点でモ
ニタ部2aの出力電圧VOUTは直ちにVCCとなる。このとき
前述と同様の理由により、アドレス端子11にVCCを越え
る検査電圧VIN′印加することによって、第７図の如く
信号電流Ｉが流れることになる。
（３） 入力電圧VINがMOSFETQ2の閾値電圧Vth以下の電
圧であった場合、MOSFETQ2はOFFとなる。しかしMOSFETQ
1においては、そのソース・ゲート間にその閾値電圧Vth
を越える充分な電圧が印加されているためON状態であ
る。このためモニタ部2aの出力電圧VOUTはVCCである。
従って前述と同様の理由により、アドレス端子11にVCC
を越える検査電圧VIN′を印加することによって、第７
図の如く信号電流Ｉが流れるのである。
圧であった場合、MOSFETQ2はOFFとなる。しかしMOSFETQ
1においては、そのソース・ゲート間にその閾値電圧Vth
を越える充分な電圧が印加されているためON状態であ
る。このためモニタ部2aの出力電圧VOUTはVCCである。
従って前述と同様の理由により、アドレス端子11にVCC
を越える検査電圧VIN′を印加することによって、第７
図の如く信号電流Ｉが流れるのである。
以上本実施例によるＰチャネル用閾値電圧測定回路21
は、アドレス端子11にVCCを越える検査電圧VIN′を印加
した際に、MOSFETQ1のソース・ゲート間電圧が閾値電圧
Vth未満の場合は信号電流Ｉが流れず、閾値電圧Vth以上
の場合に信号電流Ｉが流れるものである。
は、アドレス端子11にVCCを越える検査電圧VIN′を印加
した際に、MOSFETQ1のソース・ゲート間電圧が閾値電圧
Vth未満の場合は信号電流Ｉが流れず、閾値電圧Vth以上
の場合に信号電流Ｉが流れるものである。
第９図に本回路21における、MOSFETQ1の閾値電圧測定
タイミング図である。
タイミング図である。
まず入力電圧VINを、段階的に減少させながら印加し
ていく。そしてその都度VCCを越える検査電圧VIN′を印
加していく。入力電圧VINがVCC−Vthを越えている場
合、本図の如く信号電流Ｉは流れない。
ていく。そしてその都度VCCを越える検査電圧VIN′を印
加していく。入力電圧VINがVCC−Vthを越えている場
合、本図の如く信号電流Ｉは流れない。
しかし入力電圧VINがVCC−Vth以下となった場合、VCC
を越える検査電圧VIN′を印加した時に信号電流Ｉが流
れるのである。
を越える検査電圧VIN′を印加した時に信号電流Ｉが流
れるのである。
従って、信号電流Ｉが流れた時の入力電圧VINを測定
することで、前記閾値電圧Vthを知ることができる。
することで、前記閾値電圧Vthを知ることができる。
本発明における内部インピーダンスはゲイン定数の逆
数に依存するため、例えばゲイン定数を設定することに
より、内部インピーダンスを設定することが可能であ
る。ゲイン定数はチャネル幅に比例し、チャネル長に反
比例するものである。
数に依存するため、例えばゲイン定数を設定することに
より、内部インピーダンスを設定することが可能であ
る。ゲイン定数はチャネル幅に比例し、チャネル長に反
比例するものである。
本実施例における閾値電圧測定回路では、MOSFETQ5が
リミッタの働きを行っているものである。すなわちアド
レス端子８（11）に対して内部回路19の通常動作に用い
る電圧VCCを印加しても、MOSFETQ5はOFF状態のままであ
り本回路は作動しない。MOSFETQ5をON状態にするにはV
CC以上の電圧印加が必要であり、またVCC以上の電圧印
加がなければアドレス端子８（11）・VCC端子９間には
電位差が発生しないため、信号電流Ｉは流れないのであ
る。
リミッタの働きを行っているものである。すなわちアド
レス端子８（11）に対して内部回路19の通常動作に用い
る電圧VCCを印加しても、MOSFETQ5はOFF状態のままであ
り本回路は作動しない。MOSFETQ5をON状態にするにはV
CC以上の電圧印加が必要であり、またVCC以上の電圧印
加がなければアドレス端子８（11）・VCC端子９間には
電位差が発生しないため、信号電流Ｉは流れないのであ
る。
従って本実施例では、内部回路19の通常動作中に閾値
電圧測定回路20、21が作動することはなく、DRAM本来の
動作には何ら支障がない。
電圧測定回路20、21が作動することはなく、DRAM本来の
動作には何ら支障がない。
他の実施例の説明 上述の実施例ではDRAMチップ内に閾値電圧測定回路を
内蔵したが、これはDRAMでなくともよく、例えばロジッ
クLSI等でもよい。
内蔵したが、これはDRAMでなくともよく、例えばロジッ
クLSI等でもよい。
また上述の実施例では、DRAMチップのVCC端子、VSS端
子以外はアドレス端子を共通端子としているが、これは
他の端子でも良く、例えばRAS端子等でも良い。ただし
出力端子を使用した場合は、本閾値電圧測定回路が誤動
作する可能性があるため、入力端子を使用することが望
ましい。
子以外はアドレス端子を共通端子としているが、これは
他の端子でも良く、例えばRAS端子等でも良い。ただし
出力端子を使用した場合は、本閾値電圧測定回路が誤動
作する可能性があるため、入力端子を使用することが望
ましい。
以上本発明を実施例により説明したが、本発明は本発
明の趣旨に従い種々の変形が可能であり、本発明からこ
れらを排除するものではない。
明の趣旨に従い種々の変形が可能であり、本発明からこ
れらを排除するものではない。
以上説明したように本発明によれば、製造するLSI全
てのチャネル長を監視することができるという効果を奏
し、またウェハをLSI製造のために全て使用することが
できるという効果も奏する。
てのチャネル長を監視することができるという効果を奏
し、またウェハをLSI製造のために全て使用することが
できるという効果も奏する。
従って、チャネル長に誤差の存在するLSIを製造工程
の初期段階で全て発見でき、またLSI自体も増産できる
ようになることから、係わるLSIの信頼性向上と生産性
向上に寄与するところが大きい。
の初期段階で全て発見でき、またLSI自体も増産できる
ようになることから、係わるLSIの信頼性向上と生産性
向上に寄与するところが大きい。
第１図は本発明の実施例を示す説明図、 第２図は本発明におけるモニタ部を示す回路図、 第３図は通常のＣ−MOSインバータにおける入出力特性
図、 第４、５図は本発明におけるモニタ部の入出力特性図、 第６図は本実施例における閾値電圧測定回路を示す回路
図、 第７図は本発明の一実施例における信号電流特性図、 第８、９図は本実施例の閾値電圧測定回路における測定
タイミング図、 図中、１……DIN端子、 ２……WE端子、 ３……RAS端子、 ４……NC端子、 ５〜８……アドレス端子A0〜A3、 ９……VCC端子、 10〜15……アドレス端子A4〜A9、 16……CAS端子、 17……DOUT端子、 18……VSS端子、 19……内部回路、 20……Ｎチャネル用閾値電圧測定回路、 21……Ｐチャネル用閾値電圧測定回路、 30……LSIチップ、 2a……モニタ部、 2b……検出部、 Q1〜Q5……MOSFET。
図、 第４、５図は本発明におけるモニタ部の入出力特性図、 第６図は本実施例における閾値電圧測定回路を示す回路
図、 第７図は本発明の一実施例における信号電流特性図、 第８、９図は本実施例の閾値電圧測定回路における測定
タイミング図、 図中、１……DIN端子、 ２……WE端子、 ３……RAS端子、 ４……NC端子、 ５〜８……アドレス端子A0〜A3、 ９……VCC端子、 10〜15……アドレス端子A4〜A9、 16……CAS端子、 17……DOUT端子、 18……VSS端子、 19……内部回路、 20……Ｎチャネル用閾値電圧測定回路、 21……Ｐチャネル用閾値電圧測定回路、 30……LSIチップ、 2a……モニタ部、 2b……検出部、 Q1〜Q5……MOSFET。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/822 H01L 21/66 H01L 27/04 G01R 31/26
Claims (1)
- 【請求項１】所定の機能を有する内部回路と、 前記内部回路のMISトランジスタの閾値電圧を測定する
閾値電圧測定回路とを同一チップ内に有する集積回路装
置であって、 前記閾値電圧測定回路は、 第１のMISトランジスタと前記内部回路を構成するMISト
ランジスタと同一のMISトランジスタである第２のMISト
ランジスタとによってインバータを構成するモニタ部
と、 検査電圧が印加されるアドレス端子を有し、該アドレス
端子に通常の動作電圧以上の検査電圧が印加されること
により前記モニタ部からの出力電圧を信号電流として検
出する検出部と、 を有し、 前記第１のMISトランジスタの内部インピーダンスが、
前記第２のMISトランジスタの状態が変化することによ
って、前記モニタ部の出力電圧が反転するように設定さ
れていること を特徴とする集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2027912A JP2979566B2 (ja) | 1990-02-07 | 1990-02-07 | 集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2027912A JP2979566B2 (ja) | 1990-02-07 | 1990-02-07 | 集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03231440A JPH03231440A (ja) | 1991-10-15 |
| JP2979566B2 true JP2979566B2 (ja) | 1999-11-15 |
Family
ID=12234098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2027912A Expired - Fee Related JP2979566B2 (ja) | 1990-02-07 | 1990-02-07 | 集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2979566B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5426069B2 (ja) * | 2006-08-31 | 2014-02-26 | 富士通セミコンダクター株式会社 | 半導体装置およびその製造方法 |
-
1990
- 1990-02-07 JP JP2027912A patent/JP2979566B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03231440A (ja) | 1991-10-15 |
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