JP2505918B2 - 半導体回路製造装置、半導体回路製造方法、及び該方法により製造される半導体回路 - Google Patents
半導体回路製造装置、半導体回路製造方法、及び該方法により製造される半導体回路Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体製造装置および方法に関し、特に半
導体基板上に半導体素子を形成し、形成された半導体素
子を配線接続して製造される半導体回路、例えばMOS形
半導体回路の製造装置および方法に関する。
導体基板上に半導体素子を形成し、形成された半導体素
子を配線接続して製造される半導体回路、例えばMOS形
半導体回路の製造装置および方法に関する。
（従来の技術） 半導体素子を金属配線で選択的に接続する技術は、従
来マスタースライス方式と呼ばれている。その一例は、
例えば特公平１−13223「半導体集積回路装置」に開示
されている。
来マスタースライス方式と呼ばれている。その一例は、
例えば特公平１−13223「半導体集積回路装置」に開示
されている。
マスタースライス方式は、設計から製造までの期間を
短くする目的で発展した技術であり、製造歩留まりを改
良しようとする目的及び効果は持っていなかった。
短くする目的で発展した技術であり、製造歩留まりを改
良しようとする目的及び効果は持っていなかった。
製造歩留まりを設計方式で改良する従来技術として
は、例えば特公平１−16013「配線パターンの経路決定
法」が知られている。これは、論理規模の大きなLSIで
は、配線パターン量が飛躍的に増大し、そのパターン間
のショート不良率が増大するので製造歩留まりが悪くな
るという傾向を改善する方法として、配線領域を直線で
分割し、パターン間隔を均等に分散させることによりパ
ターン間のショート不良率を減少させようとするもので
ある。しかし、この従来技術では、微細加工の進んだLS
Iに適用した場合、素子形状の製造バラツキによる素子
特性の変化量が増大し製造歩留まりが悪化する、という
傾向を改善する効果を有しないという欠点があった。
は、例えば特公平１−16013「配線パターンの経路決定
法」が知られている。これは、論理規模の大きなLSIで
は、配線パターン量が飛躍的に増大し、そのパターン間
のショート不良率が増大するので製造歩留まりが悪くな
るという傾向を改善する方法として、配線領域を直線で
分割し、パターン間隔を均等に分散させることによりパ
ターン間のショート不良率を減少させようとするもので
ある。しかし、この従来技術では、微細加工の進んだLS
Iに適用した場合、素子形状の製造バラツキによる素子
特性の変化量が増大し製造歩留まりが悪化する、という
傾向を改善する効果を有しないという欠点があった。
微細加工の進んだLSIにおいて、いかに素子形状の製
造バラツキにより素子特性の変化量が増大するか、ひい
ては製造歩留まりが悪化するかを検討する為の基本デー
タとして、B.Davari、W.H.Chang等の報告（B.Davari,et
al,“High Performance 0.25μmCMOS Technology",IED
M Technical Digest,pp.56−59,1988.）がある。特にこ
の文献中のFig.5では、試作デバイスの測定データに基
づいた飽和トランスコンダクタンスと実効チャネル長の
依存関係が示されている。これによれば、ｐチャネル形
FETで、実効チャネル長2.0μｍで飽和トランスコンダク
タンス約30mS/mm、1.0μｍで約50mS/mm、0.5μｍで約85
mS/mm、0.3μｍで約120mS/mm、0.1μｍで約200mS/mmで
ある。
造バラツキにより素子特性の変化量が増大するか、ひい
ては製造歩留まりが悪化するかを検討する為の基本デー
タとして、B.Davari、W.H.Chang等の報告（B.Davari,et
al,“High Performance 0.25μmCMOS Technology",IED
M Technical Digest,pp.56−59,1988.）がある。特にこ
の文献中のFig.5では、試作デバイスの測定データに基
づいた飽和トランスコンダクタンスと実効チャネル長の
依存関係が示されている。これによれば、ｐチャネル形
FETで、実効チャネル長2.0μｍで飽和トランスコンダク
タンス約30mS/mm、1.0μｍで約50mS/mm、0.5μｍで約85
mS/mm、0.3μｍで約120mS/mm、0.1μｍで約200mS/mmで
ある。
この基本データに基づいて、2.0μｍのデバイス技術
と0.3μｍのデバイス技術を比較する。一般に実効チャ
ネル長は素子ゲート部のポリシリコン長でほぼ決まり、
このゲート部ポリシリコン長には素子形成工程のエッチ
ング等の加工精度でその製造バラツキが付随する。それ
らはいかに微細加工技術が進展しても一定値は存在する
もので、量産工場の設備では普通±0.2μｍ程度のバラ
ツキがある。従って、2.0μｍのデバイス技術では飽和
トランスコンダクタンスは約25〜35mS/mmの素子特性の
バラツキを持つのに対して、0.3μｍのデバイス技術で
は、実効チャネル長が0.5〜0.1μｍのバラツキを持つこ
とから、飽和トランスコンダクタンスは約85〜200mS/mm
もの大きな素子特性のバラツキを持つことになる。この
ことは、トランスコンダクタンスが素子の動作スピード
に比例することから、LSIの動作スピードが２倍以上の
バラツキを持つことを意味する。つまり、デバイス技術
の進展があってもLSIの動作スピードという点では格段
の向上が得られないことになるという著しい欠点があっ
た。
と0.3μｍのデバイス技術を比較する。一般に実効チャ
ネル長は素子ゲート部のポリシリコン長でほぼ決まり、
このゲート部ポリシリコン長には素子形成工程のエッチ
ング等の加工精度でその製造バラツキが付随する。それ
らはいかに微細加工技術が進展しても一定値は存在する
もので、量産工場の設備では普通±0.2μｍ程度のバラ
ツキがある。従って、2.0μｍのデバイス技術では飽和
トランスコンダクタンスは約25〜35mS/mmの素子特性の
バラツキを持つのに対して、0.3μｍのデバイス技術で
は、実効チャネル長が0.5〜0.1μｍのバラツキを持つこ
とから、飽和トランスコンダクタンスは約85〜200mS/mm
もの大きな素子特性のバラツキを持つことになる。この
ことは、トランスコンダクタンスが素子の動作スピード
に比例することから、LSIの動作スピードが２倍以上の
バラツキを持つことを意味する。つまり、デバイス技術
の進展があってもLSIの動作スピードという点では格段
の向上が得られないことになるという著しい欠点があっ
た。
それらを具体的に列挙すれば、次の３点である。
第一に、LSIのいわゆる出力バッファは、普通、外部
の大きな負荷容量を駆動するが、上記の素子のゲート部
のポリシリコン長のバラツキの最大限界と最小限界を仮
定して素子値を設計すると、余りにもバラツキの範囲が
広すぎて最適な設計が困難になるという欠点が生じる。
例えば、最小限界に近いところで設計すれば、最大限界
に近く製造されるときに所定のスピードに達せず、製造
歩留まりを低下させ、また逆に最大限界に近いところで
設計しても、最小限界に近く製造されるときに駆動電流
が多大となり、波形のリンギングなどの乱れが生じ、所
定の波形特性から逸脱し、製造歩留まりを低下させるこ
とになる。
の大きな負荷容量を駆動するが、上記の素子のゲート部
のポリシリコン長のバラツキの最大限界と最小限界を仮
定して素子値を設計すると、余りにもバラツキの範囲が
広すぎて最適な設計が困難になるという欠点が生じる。
例えば、最小限界に近いところで設計すれば、最大限界
に近く製造されるときに所定のスピードに達せず、製造
歩留まりを低下させ、また逆に最大限界に近いところで
設計しても、最小限界に近く製造されるときに駆動電流
が多大となり、波形のリンギングなどの乱れが生じ、所
定の波形特性から逸脱し、製造歩留まりを低下させるこ
とになる。
第二に、動作スピードの問題である。LSI内部回路に
は高速の動作スピードを要求される機能モジュールがあ
る。例えばALU、インクリメンタ回路はその例である
が、LSI全体の動作スピードを律速することが多い。従
来、素子のゲート部のポリシリコンチャネル長のバラツ
キの最大限界近くを仮定して回路を設計するのが普通で
あるが、微細加工が進むと上記最大限界近くでは素子の
特性はそれほど向上しないので、過大な素子値設計とな
り、有効なシリコンエリア内に収めることが困難にな
り、最適設計が困難になるという欠点があった。
は高速の動作スピードを要求される機能モジュールがあ
る。例えばALU、インクリメンタ回路はその例である
が、LSI全体の動作スピードを律速することが多い。従
来、素子のゲート部のポリシリコンチャネル長のバラツ
キの最大限界近くを仮定して回路を設計するのが普通で
あるが、微細加工が進むと上記最大限界近くでは素子の
特性はそれほど向上しないので、過大な素子値設計とな
り、有効なシリコンエリア内に収めることが困難にな
り、最適設計が困難になるという欠点があった。
第三に、従来マスタースライス方式と呼ばれているLS
Iでも、上述のように微細加工が進むと、セルを形成す
る素子のゲート長のバラツキの最大限界と最小限界が開
き過ぎるため、製品毎に限界動作スピードが大きなバラ
ツキを持ち、製品歩留まりを低下させる大きな要因にな
っていた。
Iでも、上述のように微細加工が進むと、セルを形成す
る素子のゲート長のバラツキの最大限界と最小限界が開
き過ぎるため、製品毎に限界動作スピードが大きなバラ
ツキを持ち、製品歩留まりを低下させる大きな要因にな
っていた。
（発明が解決しようとする課題） 以上の様に、従来の微細加工の進んだLSI加工技術で
は、素子形状の製造バラツキによる素子特性の変化量が
増大し、第一に、製造歩留まりが悪化する、第二に、一
定のシリコンエリアに収める素子及び回路設計が極めて
困難になる、第三に、特にマスタースライス方式と呼ば
れているLSIではセルを形成する素子のゲート長のバラ
ツキの最大限界と最小限界が開き過ぎ、パーソナライズ
する製品毎に限界動作スピードが大きなバラツキを持
ち、製造歩留まりを低下させるという３つの欠点があっ
た。
は、素子形状の製造バラツキによる素子特性の変化量が
増大し、第一に、製造歩留まりが悪化する、第二に、一
定のシリコンエリアに収める素子及び回路設計が極めて
困難になる、第三に、特にマスタースライス方式と呼ば
れているLSIではセルを形成する素子のゲート長のバラ
ツキの最大限界と最小限界が開き過ぎ、パーソナライズ
する製品毎に限界動作スピードが大きなバラツキを持
ち、製造歩留まりを低下させるという３つの欠点があっ
た。
本発明は、上記問題点を解決するもので、その目的は
素子特性のバラツキから起こる動作スピードのバラツキ
を非常に狭い範囲に限定して、高い歩留まりを実現し、
高速動作回路における設計の容易化を図ることのできる
半導体回路製造装置及び方法を提供することである。
素子特性のバラツキから起こる動作スピードのバラツキ
を非常に狭い範囲に限定して、高い歩留まりを実現し、
高速動作回路における設計の容易化を図ることのできる
半導体回路製造装置及び方法を提供することである。
［発明の構成］ （課題を解決するための手段） 前記課題を解決するために、第１の発明は、半導体基
板上に半導体素子を形成し、半導体素子を配線接続して
半導体回路を製造する半導体回路製造装置において、設
計寸法の異なるゲート長又はチャネル長を有する複数の
半導体素子を前記基板上に形成する素子形成手段と、前
記基板上に形成された前記半導体素子のゲート長又はチ
ャネル長を測定する測定手段と、前記測定手段にて測定
されたデータに基づき前記複数の半導体素子のうち特定
の設計寸法のゲート長又はチャネル長を有する半導体素
子を選択的に配線接続する配線接続手段とを有すること
を特徴とする。
板上に半導体素子を形成し、半導体素子を配線接続して
半導体回路を製造する半導体回路製造装置において、設
計寸法の異なるゲート長又はチャネル長を有する複数の
半導体素子を前記基板上に形成する素子形成手段と、前
記基板上に形成された前記半導体素子のゲート長又はチ
ャネル長を測定する測定手段と、前記測定手段にて測定
されたデータに基づき前記複数の半導体素子のうち特定
の設計寸法のゲート長又はチャネル長を有する半導体素
子を選択的に配線接続する配線接続手段とを有すること
を特徴とする。
第２の発明は、半導体基板上に半導体素子を形成し、
半導体素子を配線接続して半導体回路を製造する半導体
回路製造方法において、設計寸法の異なるゲート長又は
チャネル長を有する複数の半導体素子を前記基板上に形
成する工程と、前記基板上に形成された前記半導体素子
のゲート長又はチャネル長を測定する工程と、前記測定
する工程にて測定されたデータに応じて前記半導体素子
を選択的に配線接続する工程とを有することを特徴とす
る。
半導体素子を配線接続して半導体回路を製造する半導体
回路製造方法において、設計寸法の異なるゲート長又は
チャネル長を有する複数の半導体素子を前記基板上に形
成する工程と、前記基板上に形成された前記半導体素子
のゲート長又はチャネル長を測定する工程と、前記測定
する工程にて測定されたデータに応じて前記半導体素子
を選択的に配線接続する工程とを有することを特徴とす
る。
第３の発明は、半導体基板上に半導体トランジスタを
形成し、半導体トランジスタを配線接続して半導体回路
を製造する半導体回路製造方法において、設計寸法の異
なるチャネル長を有する複数の半導体トランジスタを前
記基板上に形成する工程と、前記基板上に形成された前
記半導体トランジスタのチャネル長を測定する工程と、
前記測定する工程にて測定されたデータに応じてメタル
マスクを選択する工程と、前記選択されたメタルマスク
を用いて前記半導体トランジスタを選択的に配線接続す
る工程とを有することを特徴とする。
形成し、半導体トランジスタを配線接続して半導体回路
を製造する半導体回路製造方法において、設計寸法の異
なるチャネル長を有する複数の半導体トランジスタを前
記基板上に形成する工程と、前記基板上に形成された前
記半導体トランジスタのチャネル長を測定する工程と、
前記測定する工程にて測定されたデータに応じてメタル
マスクを選択する工程と、前記選択されたメタルマスク
を用いて前記半導体トランジスタを選択的に配線接続す
る工程とを有することを特徴とする。
（作用） 本発明の半導体製造装置では、まず、半導体回路に相
当する素子又は素子群の形状、例えば寸法が僅かに異な
る複数の回路を予め設計しておき、この素子の主要形状
が形成された時点で素子の寸法を測定し、この測定デー
タをもとにあらかじめ設計された回路の選択をし、その
選択された回路に基づいて配線接続する。
当する素子又は素子群の形状、例えば寸法が僅かに異な
る複数の回路を予め設計しておき、この素子の主要形状
が形成された時点で素子の寸法を測定し、この測定デー
タをもとにあらかじめ設計された回路の選択をし、その
選択された回路に基づいて配線接続する。
（実施例） まず、本発明の半導体回路製造方法を実施するために
使用される半導体回路製造装置は、第１図に示す如く、
素子の形状が僅かに異なる複数個の半導体素子又は素子
群を形成する素子形成手段１と、生成された素子の形状
を測定する測定手段３と、前記測定手段３の測定データ
をもとに半導体素子又は素子群を選択的に配線接続する
配線手段５とを有している。
使用される半導体回路製造装置は、第１図に示す如く、
素子の形状が僅かに異なる複数個の半導体素子又は素子
群を形成する素子形成手段１と、生成された素子の形状
を測定する測定手段３と、前記測定手段３の測定データ
をもとに半導体素子又は素子群を選択的に配線接続する
配線手段５とを有している。
次に、第２図を用いて、本発明による半導体回路の製
造工程の流れの概要を説明する。一般に超LSIと呼ばれ
る半導体製品を製造するにあたり、前もって素子の配
置、素子の形状、素子間の配線などをレイアウトしたマ
スクと呼ばれるのを設計する。本発明による半導体製造
装置では、まず、ステップ101で、半導体回路に相当す
る素子又は素子群の形状、例えばMOSプロセスにおいて
は、ゲート長等が僅かに異なる回路を予め設計してお
く。次に、ステップ103で製造工程を開始し、ステップ1
05で上記素子の主要形状を決定し、ステップ107で、形
成された特定の素子（通常、モニタ用の素子）の形状、
例えばゲート長がモニタ可能な特定のパターンを、例え
ば光学的或いは電気的方法により測定する。ステップ10
9では、このモニタされた素子の形状の測定データをも
とに、予め設計された回路を選択する。その選択は具体
例としては配線工程で用いるマスクである。更に、上記
ウエハ工程は引き続き進められ、ステップ111の配線工
程で、選択された回路のマスクを適用し、所用の機能を
満たすチップとなる。
造工程の流れの概要を説明する。一般に超LSIと呼ばれ
る半導体製品を製造するにあたり、前もって素子の配
置、素子の形状、素子間の配線などをレイアウトしたマ
スクと呼ばれるのを設計する。本発明による半導体製造
装置では、まず、ステップ101で、半導体回路に相当す
る素子又は素子群の形状、例えばMOSプロセスにおいて
は、ゲート長等が僅かに異なる回路を予め設計してお
く。次に、ステップ103で製造工程を開始し、ステップ1
05で上記素子の主要形状を決定し、ステップ107で、形
成された特定の素子（通常、モニタ用の素子）の形状、
例えばゲート長がモニタ可能な特定のパターンを、例え
ば光学的或いは電気的方法により測定する。ステップ10
9では、このモニタされた素子の形状の測定データをも
とに、予め設計された回路を選択する。その選択は具体
例としては配線工程で用いるマスクである。更に、上記
ウエハ工程は引き続き進められ、ステップ111の配線工
程で、選択された回路のマスクを適用し、所用の機能を
満たすチップとなる。
第３図及び第４図は、本発明をMOS形半導体製造工程
に適用した第１及び第２の実施例である。一般に、MOS
形半導体製造工程では、ステップ121からステップ135に
至るまで、ウェル形成、素子分離、チャネル形成、ソー
スドレイン形成、コンタクトホール形成、第一メタル配
線、層間工程、第二メタル配線を順に進める。第３図の
第１の実施例では、本発明の構成要素である素子形状測
定をMOS素子のチャネル長の光学的測定により、また、
配線工程での選択を第１メタル用マスクの選択により行
なうものである。ステップ121でのウエル形成、ステッ
プ123での素子分離、ステップ125でのチャネル生成後、
ステップ137でMOS素子のポリシリコンによるチャネル長
を光学的に測定し、チャネル長が期待値に対し、細め、
太め等どの範囲でできているかの知見を得る。そして、
ステップ139で、得られたチャネル長の知見によって第
１メタルマスクを選択する。その後、工程は通常のMOS
形半導体製造工程に戻り、ステップ127のソースドレイ
ン形成工程、ステップ129のコンタクトホール形成工程
と進み、ステップ131で、ステップ139で選択した第１メ
タルマスクを適用し、予め設計、配置された半導体素子
の適当なものを選択してメタル配線接続する。そして、
次のステップ133の層間工程、ステップ135の第２メタル
配線工程と進み所望のMOS形半導体回路を得る。
に適用した第１及び第２の実施例である。一般に、MOS
形半導体製造工程では、ステップ121からステップ135に
至るまで、ウェル形成、素子分離、チャネル形成、ソー
スドレイン形成、コンタクトホール形成、第一メタル配
線、層間工程、第二メタル配線を順に進める。第３図の
第１の実施例では、本発明の構成要素である素子形状測
定をMOS素子のチャネル長の光学的測定により、また、
配線工程での選択を第１メタル用マスクの選択により行
なうものである。ステップ121でのウエル形成、ステッ
プ123での素子分離、ステップ125でのチャネル生成後、
ステップ137でMOS素子のポリシリコンによるチャネル長
を光学的に測定し、チャネル長が期待値に対し、細め、
太め等どの範囲でできているかの知見を得る。そして、
ステップ139で、得られたチャネル長の知見によって第
１メタルマスクを選択する。その後、工程は通常のMOS
形半導体製造工程に戻り、ステップ127のソースドレイ
ン形成工程、ステップ129のコンタクトホール形成工程
と進み、ステップ131で、ステップ139で選択した第１メ
タルマスクを適用し、予め設計、配置された半導体素子
の適当なものを選択してメタル配線接続する。そして、
次のステップ133の層間工程、ステップ135の第２メタル
配線工程と進み所望のMOS形半導体回路を得る。
尚、本実施例では、第１メタルマスクで半導体素子の
適当なものを選択してメタル配線接続する例を示した
が、これらに限られることなく、第２メタル配線工程で
も、第３メタル配線工程でもよく、更にそれらの複合で
もよい。要するチャネル長の知見が得られた後の配線工
程であればよい。
適当なものを選択してメタル配線接続する例を示した
が、これらに限られることなく、第２メタル配線工程で
も、第３メタル配線工程でもよく、更にそれらの複合で
もよい。要するチャネル長の知見が得られた後の配線工
程であればよい。
第４図の第２の実施例は、本発明の構成要素である素
子形状測定をMOS素子のチャネル長の電気的測定によ
り、また、配線工程での選択を第２メタル用マスクの選
択により行うものである。ステップ121から131まで通常
のMOS形半導体製造工程を進めると、MOSFETの素子は端
子電極も含め完成しており、ステップ141に進んで、例
えばモニタ用のMOSFETチャネル長を電気的に測定するこ
とができる。一方法として、直接MOSFETの電流電圧特性
を測定し、その素子の駆動能力からチャネル長を推定す
るものがあり、他の方法として、チャネル長を形成する
ポリシリコンの抵抗値をモニタ回路で測定しチャネル長
を推定するものがある。その結果チャネル長が期待値に
対し、細め、太め等どの範囲でできているかの知見を得
る。
子形状測定をMOS素子のチャネル長の電気的測定によ
り、また、配線工程での選択を第２メタル用マスクの選
択により行うものである。ステップ121から131まで通常
のMOS形半導体製造工程を進めると、MOSFETの素子は端
子電極も含め完成しており、ステップ141に進んで、例
えばモニタ用のMOSFETチャネル長を電気的に測定するこ
とができる。一方法として、直接MOSFETの電流電圧特性
を測定し、その素子の駆動能力からチャネル長を推定す
るものがあり、他の方法として、チャネル長を形成する
ポリシリコンの抵抗値をモニタ回路で測定しチャネル長
を推定するものがある。その結果チャネル長が期待値に
対し、細め、太め等どの範囲でできているかの知見を得
る。
そして、ステップ143で、得られたチャネル長の知見
によって第２メタルマスクを選択する。その後、工程は
通常のMOS形半導体製造工程に戻り、ステップ133での層
間工程の後、ステップ135で、ステップ143で選択した第
２メタルマスクを適用し、予め設計、配置された半導体
素子の適当なものを選択してメタル配線設備接続し、所
望のMOS形半導体回路を得る。尚、本実施例では、第２
メタルマスクで半導体素子の適当なものを選択してメタ
ル配線接続する例を示したが、これに限られることな
く、第３メタル配線工程でも、第４メタル配線工程でも
よく、更にそれらの複合でもよい。要するにチャネル長
の知見が得られた後の配線工程であればよい。
によって第２メタルマスクを選択する。その後、工程は
通常のMOS形半導体製造工程に戻り、ステップ133での層
間工程の後、ステップ135で、ステップ143で選択した第
２メタルマスクを適用し、予め設計、配置された半導体
素子の適当なものを選択してメタル配線設備接続し、所
望のMOS形半導体回路を得る。尚、本実施例では、第２
メタルマスクで半導体素子の適当なものを選択してメタ
ル配線接続する例を示したが、これに限られることな
く、第３メタル配線工程でも、第４メタル配線工程でも
よく、更にそれらの複合でもよい。要するにチャネル長
の知見が得られた後の配線工程であればよい。
第５図は、本発明の半導体回路製造方法で形成される
形状が僅かに異なる素子又は素子群をMOS形半導体出力
回路に適用した実施例である。
形状が僅かに異なる素子又は素子群をMOS形半導体出力
回路に適用した実施例である。
通常、MOS形半導体出力回路は、一定のチャネル長と
チャネル幅を持つ一組のｐチャネル形MOSFET及びｎチャ
ネル形MOSFETをドレインに共通に接続して出力とし、そ
れぞれのソースを電源、グランドに接続してそれぞれの
ゲートをコントロールするものである。本実施例では、
製造しようとする基準に対しチャネル長が大、中、小で
ある３組の同等なMOSFET21、23、25を予め設計し、ゲー
トを制御すべき入力信号をメタル配線マスクで選択す
る。例えば、プロセス設計上チャネル長の期待値とし
て、0.5μｍに仕上がるMOSFETの場合、チャネル長を0.6
μｍ、0.5μｍ、0.4μｍに設計しておき、何らかの原因
でチャネル長が太めに仕上がった場合は、MOSFET21を
、23を、25をというように0.4μｍのMOSFETを選
択するメタル配線を施す。また何らかの原因でチャネル
長が細めに仕上がった場合は、MOSFET21を、23を、
25をと、0.6μｍのMOSFETを選択するメタル配線を施
す。更に、何等支障もなくチャネル長が期待値0.5μｍ
に近く仕上がった場合は、MOSFET21を、23を、25を
と、0.5μｍのMOSFETを選択するメタル配線を施す。
チャネル幅を持つ一組のｐチャネル形MOSFET及びｎチャ
ネル形MOSFETをドレインに共通に接続して出力とし、そ
れぞれのソースを電源、グランドに接続してそれぞれの
ゲートをコントロールするものである。本実施例では、
製造しようとする基準に対しチャネル長が大、中、小で
ある３組の同等なMOSFET21、23、25を予め設計し、ゲー
トを制御すべき入力信号をメタル配線マスクで選択す
る。例えば、プロセス設計上チャネル長の期待値とし
て、0.5μｍに仕上がるMOSFETの場合、チャネル長を0.6
μｍ、0.5μｍ、0.4μｍに設計しておき、何らかの原因
でチャネル長が太めに仕上がった場合は、MOSFET21を
、23を、25をというように0.4μｍのMOSFETを選
択するメタル配線を施す。また何らかの原因でチャネル
長が細めに仕上がった場合は、MOSFET21を、23を、
25をと、0.6μｍのMOSFETを選択するメタル配線を施
す。更に、何等支障もなくチャネル長が期待値0.5μｍ
に近く仕上がった場合は、MOSFET21を、23を、25を
と、0.5μｍのMOSFETを選択するメタル配線を施す。
本実施例によれば、従来技術では、チャネル長の仕上
がり値に非常に敏感な出力遅延特性のバラツキより不良
チップとなっていたものが良品チップとなり、歩留まり
を飛躍的に上げることができる。また、プロセスのバラ
ツキが実質的に小さく製造できるので、設計の容易さは
格段に向上する。これらの効果はサブミクロンプロセス
が微細化に進めば進む程顕著に現われる。
がり値に非常に敏感な出力遅延特性のバラツキより不良
チップとなっていたものが良品チップとなり、歩留まり
を飛躍的に上げることができる。また、プロセスのバラ
ツキが実質的に小さく製造できるので、設計の容易さは
格段に向上する。これらの効果はサブミクロンプロセス
が微細化に進めば進む程顕著に現われる。
第６図は、いわゆるクリティカルパスと称せられる、
素子遅延特性が歩留まりに顕著に影響する回路ブロッ
ク、すなわち本発明の半導体回路製造方法で形成される
クリティカルパスを有する回路のブロック図である。回
路ブロックの例としては、32ビットの加減算回路ブロッ
クの桁伝達回路である。このクリティカルパスを含む回
路ブロックについて、ブロックを構成する素子の形状
（本実施例ではMOSFETのチャネル長）を僅かに異ならせ
た複数個（チャネル長が大、小）の同一機能の回路ブロ
ック27、29を予め設計しておき、どちらかのブロックの
入出力をメタル配線で選択して所用の機能を実現する。
また、選択しない回路ブロックは誤動作の原因とならな
いように電源、グランドの配線を接続状態にすることも
考えられる。
素子遅延特性が歩留まりに顕著に影響する回路ブロッ
ク、すなわち本発明の半導体回路製造方法で形成される
クリティカルパスを有する回路のブロック図である。回
路ブロックの例としては、32ビットの加減算回路ブロッ
クの桁伝達回路である。このクリティカルパスを含む回
路ブロックについて、ブロックを構成する素子の形状
（本実施例ではMOSFETのチャネル長）を僅かに異ならせ
た複数個（チャネル長が大、小）の同一機能の回路ブロ
ック27、29を予め設計しておき、どちらかのブロックの
入出力をメタル配線で選択して所用の機能を実現する。
また、選択しない回路ブロックは誤動作の原因とならな
いように電源、グランドの配線を接続状態にすることも
考えられる。
第７図、第８図、及び第９図はマスタースライスLSI
或いはゲートアレイLSIと呼ばれるLSIの一製品形態、設
計方法に本発明を適用したものである。このLSIで通常
用いられる基本セルは、ｐチャネル形MOSFET（pMOSFE
T）を２個とｎチャネル形MOSFET（pMOSFET）を２個で構
成されるもので、簡単な内部配線を施すことにより２入
力NANDゲート等の論理ゲートを実現できる。
或いはゲートアレイLSIと呼ばれるLSIの一製品形態、設
計方法に本発明を適用したものである。このLSIで通常
用いられる基本セルは、ｐチャネル形MOSFET（pMOSFE
T）を２個とｎチャネル形MOSFET（pMOSFET）を２個で構
成されるもので、簡単な内部配線を施すことにより２入
力NANDゲート等の論理ゲートを実現できる。
第７図は、本発明に係る配線工程前のチップ上の基本
セルの等価回路を示したもので、デバイス構造はCMOS形
を構成している。この基本セルは、チャネル長が比較的
大なるMOSFET4個組31、33、41、43と、チャネル長が比
較的小なるMOSFET4個組35、37、45、47とから構成され
ており、31、33、35、37はnMOSFET、41、43、45、47はp
MOSFETである。この回路は、この基本セルを予めチップ
上に多数構成し、配線工程で所望の論理回路を実現する
素子を選択配線するものである。
セルの等価回路を示したもので、デバイス構造はCMOS形
を構成している。この基本セルは、チャネル長が比較的
大なるMOSFET4個組31、33、41、43と、チャネル長が比
較的小なるMOSFET4個組35、37、45、47とから構成され
ており、31、33、35、37はnMOSFET、41、43、45、47はp
MOSFETである。この回路は、この基本セルを予めチップ
上に多数構成し、配線工程で所望の論理回路を実現する
素子を選択配線するものである。
第８図は、第７図の等価回路に相当する基本セルのパ
ターン図である。近年では、３層以上の多数の配線層を
用いるゲートアレイ用プロセスの実用化が進んでいる
が、本実施例では、説明の都合上２層メタル工程を有す
るプロセス例で説明する。尚、本発明の実現は、２層メ
タル工程に限定されるものではなく、３層以上の配線工
程に容易に適用できる。
ターン図である。近年では、３層以上の多数の配線層を
用いるゲートアレイ用プロセスの実用化が進んでいる
が、本実施例では、説明の都合上２層メタル工程を有す
るプロセス例で説明する。尚、本発明の実現は、２層メ
タル工程に限定されるものではなく、３層以上の配線工
程に容易に適用できる。
第８図中、チャネルを形成するパターン51〜58はポリ
シリコンで、その両端は接続部51a〜58a、51b〜58bを介
して第１メタル層に選択接続できる。61〜65はnMOSFET
のソース、ドレインを形成する拡散層で、71〜75はpMOS
FETのソース、ドレインを形成する拡散層である。選択
されたMOSFET群のソース、ドレインは接続部61c〜65c及
び71c〜75cを介して第１メタル層に選択接続される。配
線81、83は第２メタル層で配線される電源、接地ライン
である。
シリコンで、その両端は接続部51a〜58a、51b〜58bを介
して第１メタル層に選択接続できる。61〜65はnMOSFET
のソース、ドレインを形成する拡散層で、71〜75はpMOS
FETのソース、ドレインを形成する拡散層である。選択
されたMOSFET群のソース、ドレインは接続部61c〜65c及
び71c〜75cを介して第１メタル層に選択接続される。配
線81、83は第２メタル層で配線される電源、接地ライン
である。
第９図は、第８図のパターンに２入力NANDゲートの論
理ゲートを実現するための為の配線を施した図である。
即ち、入力Ａと入力ＢのNAND論理としてＣを出力する。
その製造工程は、次の３つのステップよりなる。第一
に、作成しようとするウエハがメタル配線工程に達する
までに、ウエハプロセス上ポリシリコンのゲート長に対
応するポリシリコンの素子形成を光学的、或いは電気的
に測定し、期待値に対して太めか細めか判断する。ここ
では、太めであったとする。第二に、論理回路を実現す
る配線工程用マスクを作る際の配線データとして、チャ
ネル長が小のMOSFET群93を選択する。第三に、選択され
たMOSFET群に対しNAND論理を実現する配線パターンを発
生させ、配線工程用マスクを製作し、このウエハの配線
工程に適用することによって、実際の仕上がりチャネル
長が標準値に近いNAND論理回路がウエハ上に形成され
る。この第三ステップは、従来のゲートアレイ製造工程
の一部である。尚、第９図中、実線の配線は第１メタル
層に、波線は第２メタル層に配線されることを示してい
る。
理ゲートを実現するための為の配線を施した図である。
即ち、入力Ａと入力ＢのNAND論理としてＣを出力する。
その製造工程は、次の３つのステップよりなる。第一
に、作成しようとするウエハがメタル配線工程に達する
までに、ウエハプロセス上ポリシリコンのゲート長に対
応するポリシリコンの素子形成を光学的、或いは電気的
に測定し、期待値に対して太めか細めか判断する。ここ
では、太めであったとする。第二に、論理回路を実現す
る配線工程用マスクを作る際の配線データとして、チャ
ネル長が小のMOSFET群93を選択する。第三に、選択され
たMOSFET群に対しNAND論理を実現する配線パターンを発
生させ、配線工程用マスクを製作し、このウエハの配線
工程に適用することによって、実際の仕上がりチャネル
長が標準値に近いNAND論理回路がウエハ上に形成され
る。この第三ステップは、従来のゲートアレイ製造工程
の一部である。尚、第９図中、実線の配線は第１メタル
層に、波線は第２メタル層に配線されることを示してい
る。
この回路は２入力NANDゲート１個に適用した例である
が、実際のゲートアレイ製品では、数万〜数十万ゲート
がチップ上に形成され、大規模な論理回路システムが実
現される。この様な場合にも、本発明は容易に適用でき
る。又、本実施例を更に発展させた技術として、ゲート
アレイにおいて、大規模な論理回路のうち動作スピード
がクリテイカルな論理回路部分に対してだけ、より高速
動作するチャネル長で出来上がっているセルを選択配線
し、動作スピードがクリティカルでないその他の論理回
路部分は、チャネル長によらず配線接続することによっ
て、ゲートアレイのセル使用率を高め、且つ、必要な動
作スピードを確保し、良品チップの歩留まりを高めるこ
ともできる。
が、実際のゲートアレイ製品では、数万〜数十万ゲート
がチップ上に形成され、大規模な論理回路システムが実
現される。この様な場合にも、本発明は容易に適用でき
る。又、本実施例を更に発展させた技術として、ゲート
アレイにおいて、大規模な論理回路のうち動作スピード
がクリテイカルな論理回路部分に対してだけ、より高速
動作するチャネル長で出来上がっているセルを選択配線
し、動作スピードがクリティカルでないその他の論理回
路部分は、チャネル長によらず配線接続することによっ
て、ゲートアレイのセル使用率を高め、且つ、必要な動
作スピードを確保し、良品チップの歩留まりを高めるこ
ともできる。
［発明の効果］ 以上の様に本発明によれば、微細加工の進んだLSIに
おいて、素子形状の製造バラツキによる素子特性の変化
量が増大しても、仕上がった素子形状で最も標準的な素
子、或いは設計時に期待した素子を選択的に配線接続
し、最終回路製品とすることができるので、製造歩留ま
りを飛躍的に改善すると共に、実質的に素子の電気的特
性のバラツキ範囲が極めて小さな範囲に止められ、素子
及び回路が容易に設計でき、開発期間も短縮され、電気
的特性のそろったLSIを歩留まり良く、大量に提供でき
る。また、マスタースライス方式、又はゲートアレイ方
式のLSIにおいても、素子形状の製造バラツキによる素
子特性の変化量が増大しても、予め素子のゲート長が僅
かに異なる複数個の種類の基本セルを用意し、仕上がっ
た素子形状で最も標準的な素子群、或いは設計時に期待
した素子群を選択的に配線接続し、パーソナライズする
ことにより、製品の限界動作スピードのバラツキを押さ
えることができ、製造歩留まりを飛躍的に改善できる。
おいて、素子形状の製造バラツキによる素子特性の変化
量が増大しても、仕上がった素子形状で最も標準的な素
子、或いは設計時に期待した素子を選択的に配線接続
し、最終回路製品とすることができるので、製造歩留ま
りを飛躍的に改善すると共に、実質的に素子の電気的特
性のバラツキ範囲が極めて小さな範囲に止められ、素子
及び回路が容易に設計でき、開発期間も短縮され、電気
的特性のそろったLSIを歩留まり良く、大量に提供でき
る。また、マスタースライス方式、又はゲートアレイ方
式のLSIにおいても、素子形状の製造バラツキによる素
子特性の変化量が増大しても、予め素子のゲート長が僅
かに異なる複数個の種類の基本セルを用意し、仕上がっ
た素子形状で最も標準的な素子群、或いは設計時に期待
した素子群を選択的に配線接続し、パーソナライズする
ことにより、製品の限界動作スピードのバラツキを押さ
えることができ、製造歩留まりを飛躍的に改善できる。
第１図は本発明の半導体回路製造方法を実施するために
使用される半導体回路製造装置の概略ブロック図、 第２図は本発明に従う半導体回路の製造工程の流れ図、 第３図は本発明に従うMOS形半導体回路の製造工程（第
１の実施例）の流れ図、 第４図は本発明に係るMOS形半導体回路の製造工程（第
２の実施例）の流れ図、 第５図は本発明に従う製造工程で形成されるMOS形半導
体出力回路、 第６図は本発明に従う製造工程で形成されるクリテイカ
ルパスを有する回路のブロック図、 第７図は本発明に係る配線工程前のチップ上の基本セル
の等価回路、 第８図は第７図の等価回路に相当する基本セルのパター
ン図、 第９図は第８図のパターンに２入力NANDゲートの論理ゲ
ートを実現する配線を施した図である。 １……素子形成手段 ３……測定手段 ４……配線手段 21,23,25……MOSFET 27,29……回路ブロック 31,33,35,37……nMOSFET 41,43,45,46……pMOSFET 51,52,53,54,55,56,57,58……ポリシリコン 61,62,63,64,65……拡散層 71,72,73,74,75……拡散層
使用される半導体回路製造装置の概略ブロック図、 第２図は本発明に従う半導体回路の製造工程の流れ図、 第３図は本発明に従うMOS形半導体回路の製造工程（第
１の実施例）の流れ図、 第４図は本発明に係るMOS形半導体回路の製造工程（第
２の実施例）の流れ図、 第５図は本発明に従う製造工程で形成されるMOS形半導
体出力回路、 第６図は本発明に従う製造工程で形成されるクリテイカ
ルパスを有する回路のブロック図、 第７図は本発明に係る配線工程前のチップ上の基本セル
の等価回路、 第８図は第７図の等価回路に相当する基本セルのパター
ン図、 第９図は第８図のパターンに２入力NANDゲートの論理ゲ
ートを実現する配線を施した図である。 １……素子形成手段 ３……測定手段 ４……配線手段 21,23,25……MOSFET 27,29……回路ブロック 31,33,35,37……nMOSFET 41,43,45,46……pMOSFET 51,52,53,54,55,56,57,58……ポリシリコン 61,62,63,64,65……拡散層 71,72,73,74,75……拡散層
Claims (10)
- 【請求項１】半導体基板上に半導体素子を形成し、半導
体素子を配線接続して半導体回路を製造する半導体回路
製造装置において、 設計寸法の異なるゲート長又はチャネル長を有する複数
の半導体素子を前記基板上に形成する素子形成手段と、 前記基板上に形成された前記半導体素子のゲート長又は
チャネル長を測定する測定手段と、 前記測定手段にて測定されたデータに基づき前記複数の
半導体素子のうち特定の設計寸法のゲート長又はチャネ
ル長を有する半導体素子を選択的に配線接続する配線接
続手段とを有することを特徴とする半導体回路製造装
置。 - 【請求項２】半導体基板上に半導体素子を形成し、半導
体素子を配線接続して半導体回路を製造する半導体回路
製造方法において、 設計寸法の異なるゲート長又はチャネル長を有する複数
の半導体素子を前記基板上に形成する工程と、 前記基板上に形成された前記半導体素子のゲート長又は
チャネル長を測定する工程と、 前記測定する工程にて測定されたデータに応じて前記半
導体素子を選択的に配線接続する工程とを有することを
特徴とする半導体回路製造方法。 - 【請求項３】前記配線接続する工程は、前記測定する工
程にて測定されたデータに基づき前記複数の半導体素子
のうち特定の設計寸法のゲート長又はチャネル長を有す
る前記半導体素子を選択的に配線接続することを特徴と
する請求項２記載の半導体回路製造方法。 - 【請求項４】前記配線接続する工程は、前記測定する工
程にて測定されたデータに応じて特定のメタルマスクを
選択使用し配線接続することを特徴とする請求項２また
は請求項３記載の半導体回路製造方法。 - 【請求項５】前記測定する工程は、前記半導体素子のゲ
ート長又はチャネル長を光学的又は電気的方法により測
定することを特徴とする請求項２乃至請求項４いずれか
１項記載の半導体回路製造方法。 - 【請求項６】前記測定する工程は、前記基板上に形成さ
れた前記半導体素子のうち一部の素子群のみゲート長又
はチャネル長を測定することを特徴とする請求項２乃至
請求項５いずれか１項記載の半導体回路製造方法。 - 【請求項７】半導体基板上に半導体トランジスタを形成
し、半導体トランジスタを配線接続して半導体回路を製
造する半導体回路製造方法において、 設計寸法の異なるチャネル長を有する複数の半導体トラ
ンジスタを前記基板上に形成する工程と、 前記基板上に形成された前記半導体トランジスタのチャ
ネル長を測定する工程と、 前記測定する工程にて測定されたデータに応じてメタル
マスクを選択する工程と、 前記選択されたメタルマスクを用いて前記半導体トラン
ジスタを選択的に配線接続する工程とを有することを特
徴とする半導体回路製造方法。 - 【請求項８】前記測定する工程は、チャネル長を得るた
め前記半導体トランジスタの電流電圧特性を測定するこ
とを特徴とする請求項７記載の半導体回路製造方法。 - 【請求項９】前記測定する工程は、チャネル長を得るた
め前記半導体トランジスタのチャネルを形成するポリシ
リコン層の抵抗値を測定することを特徴とする請求項７
記載の半導体回路製造方法。 - 【請求項１０】請求項２乃至請求項９いずれか１項記載
の半導体回路製造方法にて製造されたことを特徴とする
半導体回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2218100A JP2505918B2 (ja) | 1990-08-21 | 1990-08-21 | 半導体回路製造装置、半導体回路製造方法、及び該方法により製造される半導体回路 |
| KR1019910014127A KR960010930B1 (ko) | 1990-08-21 | 1991-08-16 | 반도체회로 제조장치 및 방법 |
| US07/747,672 US5252508A (en) | 1990-08-21 | 1991-08-20 | Apparatus and method for the fabrication of semiconductor circuits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2218100A JP2505918B2 (ja) | 1990-08-21 | 1990-08-21 | 半導体回路製造装置、半導体回路製造方法、及び該方法により製造される半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04101457A JPH04101457A (ja) | 1992-04-02 |
| JP2505918B2 true JP2505918B2 (ja) | 1996-06-12 |
Family
ID=16714634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2218100A Expired - Fee Related JP2505918B2 (ja) | 1990-08-21 | 1990-08-21 | 半導体回路製造装置、半導体回路製造方法、及び該方法により製造される半導体回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5252508A (ja) |
| JP (1) | JP2505918B2 (ja) |
| KR (1) | KR960010930B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5970310A (en) * | 1996-06-12 | 1999-10-19 | Hitachi, Ltd. | Method for manufacturing multilayer wiring board and wiring pattern forming apparatus |
| US5837557A (en) * | 1997-03-14 | 1998-11-17 | Advanced Micro Devices, Inc. | Semiconductor fabrication method of forming a master layer to combine individually printed blocks of a circuit pattern |
| US6071749A (en) * | 1997-12-19 | 2000-06-06 | Advanced Micro Devices, Inc. | Process for forming a semiconductor device with controlled relative thicknesses of the active region and gate electrode |
| US7703067B2 (en) * | 2006-03-31 | 2010-04-20 | Synopsys, Inc. | Range pattern definition of susceptibility of layout regions to fabrication issues |
| US7503029B2 (en) * | 2006-03-31 | 2009-03-10 | Synopsys, Inc. | Identifying layout regions susceptible to fabrication issues by using range patterns |
| US8347239B2 (en) * | 2006-06-30 | 2013-01-01 | Synopsys, Inc. | Fast lithography compliance check for place and route optimization |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58122771A (ja) * | 1982-01-14 | 1983-07-21 | Nec Corp | 半導体集積回路装置 |
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