KR100395880B1 - 테스트 소자 그룹 구조 - Google Patents

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KR100395880B1
KR100395880B1 KR10-2001-0055950A KR20010055950A KR100395880B1 KR 100395880 B1 KR100395880 B1 KR 100395880B1 KR 20010055950 A KR20010055950 A KR 20010055950A KR 100395880 B1 KR100395880 B1 KR 100395880B1
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    • H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line

Abstract

여기에 개시되는 반도체 웨이퍼는 회로 소자들을 포함하는 복수 개의 칩 영역들, 상기 칩 영역들을 정의하기 위한 스크라이브 라인 영역, 그리고 복수 개의 테스트 소자 그룹 모듈들로 구성되며, 상기 스크라이브 라인 영역 상에 형성되는 테스트 소자 그룹을 포함한다. 상기 각 테스트 소자 그룹 모듈은 테스트 트랜지스터들, 공통 소오스 패드, 그리고 공통 바디 패드를 포함한다. 그로벌 게이트 패드는 상기 테스트 소자 그룹 모듈들의 테스트 트랜지스터들의 게이트들에 공통으로 연결된다. 그로벌 드레인 패드들은 상기 테스트 소자 그룹 모듈들 각각의 테스트 트랜지스터들에 의해서 공유된다. 이러한 구조에 따르면, 임의의 TEG 모듈을 구성하는 테스트 트랜지스터들의 드레인들에 연결되는 드레인 패드들이 나머지 TEG 모듈들과 공유되도록 함으로써 TEG 모듈에 의해서 점유되는 면적이 상당히 감소될 수 있다.

Description

테스트 소자 그룹 구조{TEST ELEMENT GROUP STRUCTURE}
본 발명은 반도체 집적 회로 제조 기술에 관한 것으로, 좀 더 구체적으로 칩 영역들 사이의 스크라이브 라인 영역(scribe line area)을 갖는 반도체 웨이퍼(semiconductor wafer) 상에 형성되는 반도체 장치에 관한 것이다.
일반적으로, 웨이퍼라 불리는 순수한 반도체 기판 상에서 각각 독특한 특성을 갖는 반도체 박막 공정들을 수행함으로써 웨이퍼 상에 복수 개의 집적 회로 칩들(integrated circuit chips)이 형성된다. 제조 공정이 완료된 후, 집적 회로 칩들을 개별화하기 위해서 웨이퍼가 절단된다. 이를 위해서, 집적 회로 칩과 집적 회로 칩 사이에는 빈 공간이 마련된다. 즉, 인접한 집적 회로 칩들 사이에는 절단에 필요한 빈 공간이 형성되며, 이러한 빈 공간은 스크라이브 라인 영역이라 불린다. 그러한 스크라이브 라인 영역에는 집적 회로 칩을 구성하는 소자들은 형성되지 않는다.
집적 회로 칩을 구성하는 각종 소자들의 전기적인 특성들을 알아보기 위해서, 측정 소자들(measuring elements) 또는 테스트 소자들(test elements)의 소정의 패턴(소위, 테스트 소자 그룹(test element group, TEG)이라 불림)이 반도체 웨이퍼의 스크라이브 라인 영역 상에 형성된다. 그 다음에, 테스트 소자 그룹이 웨이퍼 상에 형성된 집적 회로 칩들 내의 소자들이 적절하게 형성되는 지의 여부를 결정하기 위해 전기적으로 테스트된다. 전기적인 특성을 측정하는 데 사용되는 측정 소자 또는 테스트 소자를 포함하는 반도체 장치들이 "SEMICONDUCTOR DEVICE"라는 제목으로 U.S. Patent No. 6,177,733 B1에, "MOS TEG STRUCTURE"라는 제목으로 U.S. Patent No. 5,949,090에, 그리고 "CIRCUIT WAFER AND TEG PAD ELECTRODE"라는제목으로 U.S. Patent No. 5,654,582에 각각 게재되어 있다.
테스트 소자 그룹이 집적 회로 칩들 내에 소자들을 형성하기 위해 사용되는 공정과 동일한 공정을 이용하여 형성되기 때문에, 테스트 소자 그룹의 전기적인 특성들(electric properties)을 측정하는 것은 집적 회로 칩들 내에 형성되는 소자들의 전기적인 특성들을 측정하는 것과 같은 것이다. 따라서, 집적 회로 칩들의 특성들은 테스트 소자 그룹을 테스트함으로써 정확하게 추론될 수 있다. 웨이퍼의 스크라이브 영역 내에 테스트 소자 그룹을 배치함으로써, 반도체 웨이퍼로부터 생산되는 집적 회로 칩들의 수는 테스트 소자 그룹의 존재로 인해 감소되지 않는다. 왜냐하면, 웨이퍼의 스크라이브 영역은 웨이퍼 상에 형성되는 집적 회로 칩들을 분리하기 위해서 제공되는 영역이기 때문이다.
도 1에 도시된 바와 같이, 스크라이브 라인 영역(2)은 비록 도면에는 도시되지 않았지만 입력 패드들, 출력 패드들, 그리고 MOS 소자들이 형성되는 집적 회로 칩 영역(3)을 둘러쌓고 있다. 테스트 소자 그룹이 스크라이브 라인 영역 상에 배치된다. 테스트 소자 그룹(TEG)은 다수의 TEG 모듈들로 구성되며, 각 TEG 모듈은 복수 개의 MOS 소자들을 포함한다.
각 TEG 모듈을 구성하는 소자들은, 예를 들면, 로직 게이트용 P채널 트랜지스터(p-channel transistor for logic gate), 로직 게이트용 N채널 트랜지스터(n-channel transistor for logic gate), 필드 N채널 트랜지스터(field n-channel transistor), 필드 P채널 트랜지스터(field p-channel transistor), 로직 게이트용 커패시터(capacitor for logic gate), 콘택 체인(contact chain), 그리고저항(resistor)으로 구분될 수 있다. 임의의 TEG 모듈에는 로직 게이트용 N채널 트랜지스터들이 배치되고, 다른 TEG 모듈에는 로직 게이트용 P채널 트랜지스터들이 배치될 것이다.
반도체 웨이퍼의 스크라이브 라인 영역에 형성되는 테스트 소자 그룹의 각 TEG 모듈의 평면도를 보여주는 도 2를 참조하면, TEG 모듈들(10a, 10b, …, 10c) 각각은 다수의 테스트 소자들(TE_0a)-(TE_na), (TE_0b)-(TE_nb), …, (TE_0c)-(TE_nc)로 구성되며, 상기 각 TEG 모듈의 테스트 소자들은 대응하는 P-웰 영역(또는 N-웰 영역) 내에 형성된다. 설명의 편의상, 임의의 TEG 모듈(예를 들면, 10a)이 설명될 것이다. 나머지 TEG 모듈들 역시 동일한 방식으로 배치됨은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
TEG 모듈(10a)을 구성하는 각 테스트 소자(TE_0a)-(TE_na)는, 예를 들면, 소오스, 드레인, 게이트, 그리고 바디를 갖는 MOS 트랜지스터이다. TEG 모듈(10a)의 웰 영역 상에는 공통 소오스 라인(common source line) (12a), 공통 게이트 라인(common gate line) (14a), 그리고 공통 바디 라인(common body line) (16a)이 동일한 방향으로 신장되어 있다. 테스트 소자들의 소오스들은 공통 소오스 라인(12a)을 통해 공통 소오스 패드(18a)에 공통으로 연결되고, 그것의 게이트들은 공통 게이트 라인(14a)을 통해 공통 게이트 패드(20a)에 공통으로 연결되며, 그것의 바디들은 공통 바디 라인(16a)을 통해 공통 바디 패드(22a)에 공통으로 연결되어 있다. 공통 소오스 패드(18a), 공통 게이트 패드(20a), 그리고 공통 바디 패드(22a)는 TEG 모듈(10a) 영역의 일측 (예를 들면, 우측 영역)에 집중적으로 (또는 집단적으로) 배치되어 있다. 도면에 도시된 바와 같이, TEG 모듈(10a) 내에 형성되는 공통 바디 패드(22a)는 나머지 TEG 모듈들(10b)-(10c)에 별도로 들어있으나 전기적으로 P-웰을 통해서 연결되어 있으므로 서로 다른 전압을 인가할 수 없으며, 측정시 편의성만을 제공하는 구조로 되어있다.
상기 TEG 모듈(10a) 내에 형성된 테스트 소자들(TE_0a)-(TE_na)의 드레인들은 대응하는 드레인 패드들(24_0a)-(24_na)에 각각 연결되어 있다. 드레인 패드들(24_0a)-(24_na)는 대응하는 테스트 소자들(TE_0a)-(TE_na)에 인접하여 배치되어 있다. 공통 게이트 및 소오스 패드들과 달리, 드레인 패드들이 개별적으로 마련되는 이유는 테스트 소자들(TE_0a)-(TE_na)의 드레인 전류를 다른 테스트 소자의 영향을 받지 않고 측정하기 위함이다. 즉, TEG 모듈(10a) 내에 있는 테스트 소자들의 전기적인 특성들을 측정하기 위해서는 각 테스트 소자마다 독립된 드레인 패드가 요구되기 때문이다. 만약 드레인 패드가 공통으로 사용되면, 임의의 선택 테스트 소자와 관계없이 비선택된 테스트 소자들을 통해 누설 전류가 흐르게 될 것이다.
현재 반도체 장치의 제조를 위한 디자인룰(design rule) (예를 들면, 약 0.19㎛)은 점차적으로, 예를 들면, 0.10㎛ 이하로 감소되고 있는 추세이다. 이와 마찬가지로, 칩 영역이 아닌 스크라이브 라인 영역의 폭 역시 점차적으로 감소되고 있는 추세이다. 이러한 추세에 비추어 볼 때, 각 TEG 모듈 내에 형성되는 드레인 패드들의 수는 TEG 모듈의 테스트 소자들의 수를 제한하는 중요한 요인이 된다. 좀 더 구체적으로 설명하면 다음과 같다. 드레인 패드의 크기와 테스트 소자의 크기의관계를 보여주는 도 3을 참조하면, 드레인 패드(24_0a)의 크기는 약 100*100㎛인 반면에 테스트 소자(TE_0a)의 크기는 약 1*10㎛이다. 테스트 소자(TE_0a)에 의해서 점유되는 면적과 비교하여 볼 때, 드레인 패드(24_0a)에 의해서 점유되는 면적은 상당히 크다. 이러한 이유로 인해서, 스크라이브 라인 영역의 폭이 좁아지면, 각 TEG 모듈의 패드들 특히, 드레인 패드들에 의해서 점유되는 면적으로 인해 테스트 소자들의 수가 감소되어야 한다.
본 발명의 목적은 스크라이브 라인 영역의 감소로 인해서 테스트 소자들이 감소되는 것을 방지할 수 있는 테스트 소자 그룹 구조를 제공하는 것이다.
도 1은 스크라이브 라인 영역 상에 형성되는 테스트 소자 그룹을 갖는 웨이퍼의 일부를 보여주는 도면;
도 2는 종래 기술에 따른 테스트 소자 그룹의 레이아웃 구조를 보여주는 평면도;
도 3은 도 2에 도시된 드레인 패드의 테스트 소자의 상대적인 크기를 설명하기 위한 도면;
도 4는 본 발명에 따른 테스트 소자 그룹의 등가 회로를 보여주는 회로도;
도 5는 도 4에 도시된 TEG 모듈들의 레이아웃 구조를 보여주는 평면도; 그리고
도 6은 도 4에 도시된 TEG 모듈들의 단면 구조를 보여주는 단면도이다.
* 도면의 주요 부분에 대한 부호 설명 *
2 : 스크라이브 라인 영역 3 : 반도체 집적 회로 칩 영역
10a, 10b, 10c, 100, 200, 300 : TEG 모듈
(구성)
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 반도체 웨이퍼는 회로 소자들을 포함하는 복수 개의 칩 영역들, 상기 칩 영역들을 정의하기 위한 스크라이브 라인 영역, 그리고 복수 개의 테스트 소자 그룹 모듈들로 구성되며, 상기 스크라이브 라인 영역 상에 형성되는 테스트 소자 그룹을 포함한다. 상기 각 테스트 소자 그룹 모듈은, 각각이 소오스, 드레인, 게이트, 그리고 바디를 가지며, 상기 회로 소자들과 동일한 공정을 이용하여 형성되는 테스트 트랜지스터들과; 상기 테스트 트랜지스터들의 소오스들에 공통으로 연결되는 제 1 패드와; 그리고 상기 테스트 트랜지스터들의 바디들에 공통으로 연결되는 제 2 패드로 구성된다. 제 3 패드는 상기 테스트 소자 그룹 모듈들의 테스트 트랜지스터들의 게이트들에 공통으로 연결된다. 제 4 패드들은 임의의 테스트 소자 그룹 모듈의 테스트 트랜지스터들의 드레인들에 각각 연결되고, 나머지 테스트 소자 그룹 모듈들 각각의 테스트 트랜지스터들에 의해서 공유된다. 상기 테스트 소자 그룹 모듈들 중 선택된 모듈의 테스트 트랜지스터에 연결되는 제 1 내지 제 4 패드들에 대응하는 테스트 전압들이 각각 인가될 때, 비선택된 테스트 소자 그룹 모듈들 각각의 제 1 및 제 2 패드들에는 상기 제 4 패드에 인가되는 테스트 전압이 동시에 인가된다.
본 발명의 다른 특징에 따르면, 반도체 웨이퍼 상에 형성되는 칩 영역들에 의해서 정의되는 스크라이브 라인 영역에 배치되는 테스트 소자 그룹이 제공되며, 상기 테스트 소자 그룹은 적어도 2개의 테스트 소자 그룹 모듈들을 포함하며, 각 모듈은 포켓 웰 영역 내에 형성된다. 상기 각 테스트 소자 그룹 모듈은 각각이 소오스, 드레인, 게이트, 그리고 바디를 가지며, 상기 칩 영역들과 동일한 공정을 이용하여 형성되는 테스트 트랜지스터들과; 상기 테스트 트랜지스터들의 소오스들에 공통으로 연결되는 공통 소오스 패드와; 그리고 상기 테스트 트랜지스터들의 바디들에 공통으로 연결되는 공통 바디 패드로 구성되며; 상기 테스트 소자 그룹 모듈들 중 어느 하나에 배치되며, 상기 테스트 소자 그룹 모듈들의 테스트 트랜지스터들의 게이트들에 공통으로 연결되는 그로벌 게이트 패드와; 그리고 상기 테스트 소자 그룹 모듈들 중 제 1 테스트 소자 그룹 모듈에 배치되며, 상기 제 1 테스트 소자 그룹의 테스트 트랜지스터들의 드레인들에 각각 연결되는 복수 개의 그로벌 드레인 패드들을 포함하며, 상기 그로벌 드레인 패드들은 제 2 테스트 소자 그룹 모듈의 테스트 트랜지스터들에 의해서 공유되도록 배치된다.
이 실시예에 있어서, 상기 제 1 테스트 소자 그룹 모듈의 테스트 트랜지스터에 연결되는 상기 공통 소오스 패드, 상기 공통 바디 패드, 상기 그로벌 게이트 패드, 그리고 상기 그로벌 드레인 패드들 중 어느 하나에 각각 대응하는 테스트 전압들이 인가될 때, 상기 제 2 테스트 소자 그룹 모듈의 공통 소오스 패드와 공통 바디 패드에는 상기 그로벌 드레인 패드에 인가되는 테스트 전압이 동시에 인가된다.
본 발명의 또 다른 특징에 따르면, 칩 영역에 집적되는 회로 소자들의 전기적인 특성들을 측정하기 위해서 스크라이브 라인 영역에 형성되는 테스트 소자 그룹이 제공된다. 상기 테스트 소자 그룹은 대응하는 포켓 P웰 영역들 내에 각각 배치되는 제 1 내지 제 3 테스트 소자 그룹 모듈들을 포함한다. 상기 제 1 테스트 소자 그룹 모듈은 각각이 소오스, 드레인, 게이트, 그리고 바디를 가지며, 상기 칩 영역들과 동일한 공정을 이용하여 형성되는 제 1 테스트 트랜지스터들과; 상기 제 1 테스트 트랜지스터들의 소오스들에 공통으로 연결되는 제 1 공통 소오스 패드와; 상기 제 1 테스트 트랜지스터들의 바디들에 공통으로 연결되는 제 1 공통 바디 패드와; 상기 제 1 테스트 소자 그룹 모듈에 배치되며, 상기 제 1 테스트 트랜지스터들의 게이트들에 공통으로 연결되는 그로벌 게이트 패드와; 그리고 상기 제 1 테스트 소자 그룹 모듈에 배치되며, 상기 제 1 테스트 트랜지스터들의 드레인들에 각각 연결되는 복수 개의 그로벌 드레인 패드들로 구성된다. 상기 제 2 테스트 소자 그룹 모듈은 각각이 소오스, 드레인, 게이트, 그리고 바디를 가지며, 상기 칩 영역들과 동일한 공정을 이용하여 형성되는 제 2 테스트 트랜지스터들과; 상기 제 2 테스트 트랜지스터들은 상기 제 1 테스트 트랜지스터들에 각각 대응하며; 상기 제 2 테스트 트랜지스터들의 소오스들에 공통으로 연결되는 제 2 공통 소오스 패드와; 그리고 상기 제 2 테스트 트랜지스터들의 바디들에 공통으로 연결되는 제 2 공통 바디 패드로 구성되며; 상기 제 2 테스트 트랜지스터들의 드레인들은 대응하는 그로벌 드레인 패드들에 각각 전기적으로 연결되고, 상기 제 2 테스트 트랜지스터들의 게이트들은 상기 그로벌 게이트 패드에 공통으로 연결된다. 상기 제 3 테스트 소자 그룹 모듈은 각각이 소오스, 드레인, 게이트, 그리고 바디를 가지며, 상기 칩 영역들과 동일한 공정을 이용하여 형성되는 제 3 테스트 트랜지스터들과; 상기 제 3 테스트 트랜지스터들은 상기 제 1 테스트 트랜지스터들에 각각 대응하며; 상기 제 3 테스트 트랜지스터들의 소오스들에 공통으로 연결되는 제 3 공통 소오스 패드와; 그리고 상기 제 3 테스트 트랜지스터들의 바디들에 공통으로 연결되는 제 3 공통 바디 패드로 구성되며; 상기 제 3 테스트 트랜지스터들의 드레인들은 대응하는 그로벌 드레인 패드들에 각각 전기적으로 연결되고, 상기 제 3 테스트 트랜지스터들의 게이트들은 상기 그로벌 게이트 패드에 공통으로 연결된다.
(작용)
이러한 구조에 의하면, 테스트 소자 그룹의 그로벌 드레인 패드들에 의해서 점유되는 면적을 줄일 수 있다.
(실시예)
본 발명의 바람직한 실시예가 참조 도면들에 의거하여 이후 상세히 설명될 것이다. 도 4는 본 발명에 따른 테스트 소자 그룹의 등가 회로를 보여주는 회로도이다. 도 4를 참조하면, 본 발명에 따른 테스트 소자 그룹(100)은 복수 개의 TEG모듈들(100, 200, …, 300)을 포함하며, 각 TEG 모듈은 복수 개의 테스트 소자들(test elements) 또는 측정 소자들(measuring elements)을 포함한다.
예를 들면, TEG 모듈(100)은 복수 개의 테스트 소자들(TEA0-TEAn) (n은 1 또는 그 보다 큰 정수), 그로벌 게이트 패드(global gate pad) (110), 공통 소오스 패드 (common source pad) (120), 공통 바디 패드(130), 그리고 상기 테스트 소자들(TE0-TEn)에 각각 대응하는 그로벌 드레인 패드들(140_0)-(140_n)로 구성된다. 상기 테스트 소자들(TE0-TEn)은 N+-웰 영역에 형성되는 포켓 P웰 영역(pocket P-well region)에 형성되며, 소오스, 드레인, 게이트, 그리고 바디를 갖는 NMOS 트랜지스터(또는 "테스트 또는 측정 트랜지스터"라 칭함)로 구성되어 있다. TEG 모듈(100)의 테스트 트랜지스터들(TEA0-TEAn)의 게이트들은, 도 4에 도시된 바와 같이, 상기 그로벌 게이트 패드(110)에 공통으로 연결되어 있다. 테스트 트랜지스터들(TEA0-TEAn)의 소오스들은 상기 공통 소오스 패드(120)에 공통으로 연결되어 있다. 테스트 트랜지스터들(TEA0-TEAn)의 바디들은 상기 공통 바디 패드(130)에 공통으로 연결되어 있다. 상기 테스트 트랜지스터들(TEA0-TEAn)의 드레인들은 그로벌 드레인 패드들(140_0)-(140_n)에 각각 전기적으로 연결되어 있다.
계속해서 도 4를 참조하면, TEG 모듈(200)은 상기 TEG 모듈(100)의 테스트 소자들(TEA0-TEAn)에 각각 대응하는 복수 개의 테스트 소자들(TEB0-TEBn), 공통 소오스 패드(220), 그리고 공통 바디 패드(230)로 구성된다. 상기 TEG 모듈(200)의 테스트 소자들 즉, 테스트 트랜지스터들(TEB0-TEBn)은 N+-웰 영역 내에 형성되는 포켓 P웰 영역 내에 형성된다. TEG 모듈(200) 내의 테스트 트랜지스터들(TEB0-TEBn)의 소오스들은 공통 소오스 패드(220)에 공통으로 연결되며, 그것의 바디들은 공통 바디 패드(230)에 공통으로 연결되어 있다. TEG 모듈(200)의 테스트 트랜지스터들(TEB0-TEBn)의 게이트들은 TEG 모듈(100)의 테스트 트랜지스터들(TEA0-TEAn)의 게이트들과 함께 상기 그로벌 게이트 패드(110)에 공통으로 연결되어 있다. TEG 모듈(200)의 테스트 트랜지스터들(TEB0-TEBn)의 드레인들은 상기 그로벌 드레인 패드들(140_0)-(140_n)에 각각 전기적으로 연결되어 있다. 나머지 TEG 모듈들은 앞서 설명된 TEG 모듈(200)과 동일하게 구성될 것이다.
본 발명에 따른 테스트 소자 그룹 구조에 의하면, TEG 모듈 단위로 테스트 트랜지스터들의 바디들이 분리되도록 각 TEG 모듈은 포켓 P웰 영역에 개별적으로 형성된다. 이렇게 분리되는 영역 내에서 모든 테스트 트랜지스터들은 하나의 바디 패드와 하나의 소오스 패드를 공통으로 사용하며, 바디 전원과 접지 전압이 공통 바디 및 소오스 패드들로 각각 인가된다. 예를 들면, TEG 모듈(100)의 테스트 트랜지스터(TEA0)의 전기적인 특성들을 측정하는 경우, 그로벌 게이트 패드(110)에 게이트 전압이 인가되고, 그로벌 드레인 패드(140_0)에 드레인 전압이 인가되고, 공통 소오스 패드(120)에 접지 전압이 인가되며, 공통 바디 패드(130)에 바디 전압이 인가된다. 이때, TEG 모듈들(200-300)의 공통 바디 패드들(230-330)과 공통 소오스 패드들(210-310)에는 그로벌 드레인 패드(140_0)에 인가된 것과 동일한 레벨의 드레인 전압이 인가된다. 이는 그로벌 드레인 패드(140_0)에 공통으로 연결되는 테스트 트랜지스터들(TEB0-TEC0)을 통해 누설 전류가 흐르는 것을 방지하기 위함이다.
도 5는 도 4에 도시된 TEG 모듈들의 레이아웃 구조를 보여주는 평면도이고, 도 6은 도 4에 도시된 TEG 모듈들의 단면 구조를 보여주는 단면도이다.
먼저, 도 5를 참조하면, TEG 모듈(100)의 포켓 P웰 영역에는 복수 개의 그로벌 드레인 패드들(140_0)-(140_n)이 배치되어 있다. TEG 모듈들(100-300)에 대응하는 N+-웰 영역들에는 테스트 트랜지스터들(TEA0-TEAn), (TEB0-TEBn), 그리고 (TEC0-TECn)가 형성되어 있다. TEG 모듈들(100, 200, …, 300)의 테스트 트랜지스터들(TEA0, TEB0, …, TEC0)의 드레인들은 그로벌 드레인 패드(140_0)에 공통으로 연결되어 있다. TEG 모듈들(100, 200, …, 300)의 테스트 트랜지스터들(TEA1, TEB1, , TEC1)의 드레인들은 그로벌 드레인 패드(140_1)에 공통으로 연결되어 있다. 마찬가지로, 나머지 테스트 트랜지스터들 역시 앞서 설명된 것과 동일한 방식으로 연결될 것이다.
TEG 모듈(100)의 포켓 P웰 영역에는 그로벌 게이트 패드(110)가 배치되어 있다. TEG 모듈들(100, 200, …, 300)의 테스트 트랜지스터들의 게이트들은 공통 게이트 라인(150)을 통해 그로벌 게이트 패드(110)에 공통으로 연결되어 있다. TEG 모듈들(100, 200, …, 300)의 포켓 P웰 영역들에는 각각 공통 소오스 패드(120, 220, …, 320)와 공통 바디 패드(130, 230, …, 330)가 배치되어 있다. TEG 모듈(100)의 테스트 트랜지스터들(TEA0-TEAn)의 소오스들은 공통 소오스 라인(160A)을 통해 공통 소오스 패드(120)에 공통으로 연결되어 있다. TEG 모듈(200)의 테스트 트랜지스터들(TEB0-TEBn)의 소오스들은 공통 소오스라인(160B)을 통해 공통 소오스 패드(220)에 공통으로 연결되어 있다. 마찬가지로, 나머지 TEG 모듈들 각각의 테스트 트랜지스터들의 소오스들 역시 TEG 모듈들(100, 200)과 동일한 방식으로 연결될 것이다. 포켓 P웰 영역들(100, 200, …, 300)은 대응하는 공통 바디 패드들(130, 230, …, 330)을 통해 바디 전압을 개별적으로 공급받는다.
TEG 모듈(100)의 포켓 P웰 영역에 형성되는 테스트 트랜지스터들(TEA0-TEAn)은, 도 6에 도시된 바와 같이, 얇은 트랜치 절연 구조(shallow trench isolator, STI)에 의해서 전기적으로 절연되어 있다. 마찬가지로, 나머지 TEG 모듈들(200-300)의 포켓 P웰 영역들에 형성되는 테스트 트랜지스터들 역시 앞서 설명된 것과 동일한 방식으로 형성될 것이다. 각 포켓 P웰 영역은 P+ 도핑 영역을 통해 공통 바디 패드에 전기적으로 연결되며, 각 포켓 P웰 영역은 P형 반도체 기판에 형성되는 N+-웰 영역 내에 형성된다. 각 포켓 P웰은 약 1-2㎛의 깊이를 갖도록 형성될 것이다.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능함은 물론이다. 예를 들면, 본 발명은 트리플 웰 기술(triple-well technique)을 이용하여 테스트 소자 그룹 구조를 구현하였다. 하지만, 트윈 웰 기술(twin-well technique)을 이용하여 테스트 소자 그룹 구조가 구현될 수 있음은 이 분야의 통상적인 지식을 습득한자들에게 자명하다. 또한, 그로벌 게이트 패드(110)가 그로벌 드레인 패드들(140_0)-(140_N)이 배치되는 포켓 P웰 영역을 제외한 다른 포켓 P웰 영역에 배치될 수 있다.
상술한 바와 같이, 임의의 TEG 모듈을 구성하는 테스트 트랜지스터들의 드레인들에 연결되는 드레인 패드들이 나머지 TEG 모듈들과 공유되도록 함으로써 TEG 모듈에 의해서 점유되는 면적이 상당히 감소될 수 있다. 그러므로, 스크라이브 라인 영역의 폭이 감소되더라도, TEG 모듈을 구성하는 테스트 소자들의 수를 줄일 필요가 없다.

Claims (11)

  1. 회로 소자들을 포함하는 복수 개의 칩 영역들과;
    상기 칩 영역들을 정의하기 위한 스크라이브 라인 영역과;
    복수 개의 테스트 소자 그룹 모듈들로 구성되며, 상기 스크라이브 라인 영역 상에 형성되는 테스트 소자 그룹과;
    상기 각 테스트 소자 그룹 모듈은, 각각이 소오스, 드레인, 게이트, 그리고 바디를 가지며, 상기 회로 소자들과 동일한 공정을 이용하여 형성되는 테스트 트랜지스터들과; 상기 테스트 트랜지스터들의 소오스들에 공통으로 연결되는 제 1 패드와; 그리고 상기 테스트 트랜지스터들의 바디들에 공통으로 연결되는 제 2 패드로 구성되며;
    상기 테스트 소자 그룹 모듈들의 테스트 트랜지스터들의 게이트들에 공통으로 연결되는 제 3 패드와; 그리고
    임의의 테스트 소자 그룹 모듈의 테스트 트랜지스터들의 드레인들에 각각 연결되는 복수 개의 제 4 패드들을 포함하며, 상기 제 4 패드들은 나머지 테스트 소자 그룹 모듈들 각각의 테스트 트랜지스터들에 의해서 공유되는 반도체 웨이퍼.
  2. 제 1 항에 있어서,
    상기 제 3 패드는 상기 테스트 소자 그룹 모듈들 중 어느 하나에 배치되는 반도체 웨이퍼.
  3. 제 1 항에 있어서,
    상기 제 4 패드들은 상기 테스트 소자 그룹 모듈들 중 어느 하나에 배치되는 반도체 웨이퍼.
  4. 제 1 항에 있어서,
    상기 테스트 소자 그룹 모듈들 각각은 트리플 웰 공정을 이용하여 형성되는 포켓 P웰 영역 내에 형성되는 반도체 웨이퍼.
  5. 제 4 항에 있어서,
    상기 테스트 소자 그룹 모듈들 중 선택된 모듈의 테스트 트랜지스터에 연결되는 제 1 내지 제 4 패드들에 대응하는 테스트 전압들이 각각 인가될 때, 비선택된 테스트 소자 그룹 모듈들 각각의 제 1 및 제 2 패드들에는 상기 제 4 패드에 인가되는 테스트 전압이 동시에 인가되는 반도체 웨이퍼.
  6. 제 1 항에 있어서,
    상기 테스트 소자 그룹 모듈들 각각은 트윈 웰 공정을 이용하여 형성되는 포켓 P웰 영역 내에 형성되는 반도체 웨이퍼.
  7. 반도체 웨이퍼 상에 형성되는 칩 영역들에 의해서 정의되는 스크라이브 라인영역에 배치되는 테스트 소자 그룹에 있어서:
    각각이 포켓 웰 영역 내에 형성되는 적어도 2개의 테스트 소자 그룹 모듈들과;
    상기 각 테스트 소자 그룹 모듈은
    각각이 소오스, 드레인, 게이트, 그리고 바디를 가지며, 상기 칩 영역들과 동일한 공정을 이용하여 형성되는 테스트 트랜지스터들과;
    상기 테스트 트랜지스터들의 소오스들에 공통으로 연결되는 공통 소오스 패드와; 그리고
    상기 테스트 트랜지스터들의 바디들에 공통으로 연결되는 공통 바디 패드로 구성되며;
    상기 테스트 소자 그룹 모듈들 중 어느 하나에 배치되며, 상기 테스트 소자 그룹 모듈들의 테스트 트랜지스터들의 게이트들에 공통으로 연결되는 그로벌 게이트 패드와; 그리고
    상기 테스트 소자 그룹 모듈들 중 제 1 테스트 소자 그룹 모듈에 배치되며, 상기 제 1 테스트 소자 그룹의 테스트 트랜지스터들의 드레인들에 각각 연결되는 복수 개의 그로벌 드레인 패드들을 포함하며,
    상기 그로벌 드레인 패드들은 제 2 테스트 소자 그룹 모듈의 테스트 트랜지스터들에 의해서 공유되도록 배치되는 테스트 소자 그룹.
  8. 제 7 항에 있어서,
    상기 제 1 테스트 소자 그룹 모듈의 테스트 트랜지스터에 연결되는 상기 공통 소오스 패드, 상기 공통 바디 패드, 상기 그로벌 게이트 패드, 그리고 상기 그로벌 드레인 패드들 중 어느 하나에 각각 대응하는 테스트 전압들이 인가될 때, 상기 제 2 테스트 소자 그룹 모듈의 공통 소오스 패드와 공통 바디 패드에는 상기 그로벌 드레인 패드에 인가되는 테스트 전압이 동시에 인가되는 테스트 소자 그룹.
  9. 제 7 항에 있어서,
    상기 포켓 웰 영역은 포켓 P웰 영역인 테스트 소자 그룹.
  10. 칩 영역에 집적되는 회로 소자들의 전기적인 특성들을 측정하기 위해서 스크라이브 라인 영역에 제공되는 테스트 소자 그룹에 있어서:
    대응하는 포켓 P웰 영역들 내에 각각 배치되는 제 1 내지 제 3 테스트 소자 그룹 모듈들을 포함하고,
    상기 제 1 테스트 소자 그룹 모듈은 각각이 소오스, 드레인, 게이트, 그리고 바디를 가지며, 상기 칩 영역들과 동일한 공정을 이용하여 형성되는 제 1 테스트 트랜지스터들과; 상기 제 1 테스트 트랜지스터들의 소오스들에 공통으로 연결되는 제 1 공통 소오스 패드와; 상기 제 1 테스트 트랜지스터들의 바디들에 공통으로 연결되는 제 1 공통 바디 패드와; 상기 제 1 테스트 소자 그룹 모듈에 배치되며, 상기 제 1 테스트 트랜지스터들의 게이트들에 공통으로 연결되는 그로벌 게이트 패드와; 그리고 상기 제 1 테스트 소자 그룹 모듈에 배치되며, 상기 제 1 테스트 트랜지스터들의 드레인들에 각각 연결되는 복수 개의 그로벌 드레인 패드들로 구성되며;
    상기 제 2 테스트 소자 그룹 모듈은 각각이 소오스, 드레인, 게이트, 그리고 바디를 가지며, 상기 칩 영역들과 동일한 공정을 이용하여 형성되는 제 2 테스트 트랜지스터들과; 상기 제 2 테스트 트랜지스터들은 상기 제 1 테스트 트랜지스터들에 각각 대응하며; 상기 제 2 테스트 트랜지스터들의 소오스들에 공통으로 연결되는 제 2 공통 소오스 패드와; 그리고 상기 제 2 테스트 트랜지스터들의 바디들에 공통으로 연결되는 제 2 공통 바디 패드로 구성되며; 상기 제 2 테스트 트랜지스터들의 드레인들은 대응하는 그로벌 드레인 패드들에 각각 전기적으로 연결되고, 상기 제 2 테스트 트랜지스터들의 게이트들은 상기 그로벌 게이트 패드에 공통으로 연결되며;
    상기 제 3 테스트 소자 그룹 모듈은 각각이 소오스, 드레인, 게이트, 그리고 바디를 가지며, 상기 칩 영역들과 동일한 공정을 이용하여 형성되는 제 3 테스트 트랜지스터들과; 상기 제 3 테스트 트랜지스터들은 상기 제 1 테스트 트랜지스터들에 각각 대응하며; 상기 제 3 테스트 트랜지스터들의 소오스들에 공통으로 연결되는 제 3 공통 소오스 패드와; 그리고 상기 제 3 테스트 트랜지스터들의 바디들에 공통으로 연결되는 제 3 공통 바디 패드로 구성되며; 상기 제 3 테스트 트랜지스터들의 드레인들은 대응하는 그로벌 드레인 패드들에 각각 전기적으로 연결되고, 상기 제 3 테스트 트랜지스터들의 게이트들은 상기 그로벌 게이트 패드에 공통으로 연결되는 것을 특징으로 하는 테스트 소자 그룹.
  11. 제 10 항에 있어서,
    상기 제 1 테스트 소자 그룹 모듈의 테스트 트랜지스터에 연결되는 상기 제 1 공통 소오스 패드, 상기 제 1 공통 바디 패드, 상기 그로벌 게이트 패드, 그리고 상기 그로벌 드레인 패드들 중 어느 하나에 각각 대응하는 테스트 전압들이 인가될 때, 상기 제 2 및 제 3 테스트 소자 그룹 모듈들의 제 2 및 제 3 공통 소오스 패드들과 제 2 및 제 3 공통 바디 패드들에는 상기 그로벌 드레인 패드에 인가되는 테스트 전압이 동시에 인가되는 테스트 소자 그룹.
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