KR20080056635A - 반도체 집적 회로 및 그 제조 방법 - Google Patents

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겐이찌 나가따
마사나오 야마오까
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Abstract

본 발명은 높은 제조 수율을 가능하게 함과 함께, 작은 오버헤드로 MOS 트랜지스터의 임계값 전압의 변동을 보상한다. 반도체 집적 회로 Chip는, 액티브 모드 동안에 입력 신호 In을 처리하는 CMOS 회로 Core와, 제어 스위치 Cnt_SW와, 제어 메모리 Cnt_MM을 포함한다. 제어 스위치 Cnt_SW는, CMOS 회로의 PMOSQp1의 N웰 N_Well과 NMOSQn1의 P웰 P_Well에 PMOS 기판 바이어스 전압 Vbp와 NMOS 기판 바이어스 전압 Vbn을 각각 공급한다. 제어 메모리 Cnt_MM은, 상기 액티브 모드 동안에 상기 제어 스위치로부터 상기 CMOS 회로의 상기 PMOS의 상기 N웰과 상기 NMOS의 상기 P웰에 상기 PMOS 기판 바이어스 전압과 상기 NMOS 기판 바이어스 전압을 각각 공급할지의 여부를 나타내는 제어 정보 Cnt_Sg를 저장한다.
제어 메모리, 제어 스위치, 전원 전압, 접지 전압, N웰 바이어스 전압, PMOS 기판 바이어스 배선

Description

반도체 집적 회로 및 그 제조 방법{SEMICONDUCTOR INTEGRATED CIRCUIT AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 반도체 집적 회로 및 그 제조 방법에 관한 것으로, 특히 높은 제조 수율을 가능하게 함과 함께, 작은 오버헤드로 MOS 트랜지스터의 임계값 전압의 변동을 보상하는 데에 유익한 기술에 관한 것이다.
반도체 디바이스의 미세화에 의한 쇼트 채널 효과에 의해, MOS 트랜지스터의 임계값 전압이 저하함과 함께, 서브 쓰레숄드 리크 전류의 증가가 현재화하여 오고 있다. MOS 트랜지스터의 임계값 전압 이하의 특성이 서브 쓰레숄드 특성이며, MOS 실리콘 표면이 약반전 상태인 리크 전류가 서브 쓰레숄드 리크 전류라고 불린다. 이러한 리크 전류를 저감시키는 방법으로서, 기판 바이어스 기술이 잘 알려져 있다. MOS 트랜지스터가 형성된 반도체 기판(CMOS의 경우에는, 웰이라고 불림)에 소정의 기판 바이어스 전압을 인가함으로써, 서브 쓰레숄드 리크 전류를 저감할 수 있다.
하기의 비특허 문헌 1에는, 액티브 모드와 스탠바이 모드에서, 기판 바이어스 전압을 절환하는 것이 기재되어 있다. 액티브 모드에서는, CMOS의 NMOS의 P웰 에 인가되는 NMOS 기판 바이어스 전압 Vbn은, NMOS의 N형 소스에 인가되는 접지 전압 Vss(0볼트)로 설정된다. 또한, CMOS의 PMOS의 N웰에 인가되는 PMOS 기판 바이어스 전압 Vbp는, PMOS의 P형 소스에 인가되는 전원 전압 Vdd(1.8볼트)로 설정된다. 서브 쓰레숄드 리크 전류를 저감하는 스탠바이 모드에서는, CMOS의 NMOS의 N형 소스에 인가되는 접지 전압 Vss(0볼트)에 대하여, P웰에 인가되는 NMOS 기판 바이어스 전압 Vbn은 역 바이어스의 부전압(-1.5볼트)으로 설정된다. 또한, CMOS의 PMOS의 P형 소스에 인가되는 전원 전압 Vdd(1.8볼트)에 대하여, N웰에 인가되는 PMOS 기판 바이어스 전압 Vbp는 역 바이어스의 정전압(3.3볼트)으로 설정된다.
또한, 하기의 비특허 문헌 2에는, 칩을 소비 전력당 최대 성능으로 동작시키기 위해, CMOS 모듈에의 PMOS 기판 바이어스 전압 Vbp와 NMOS 기판 바이어스 전압 Vbn과 전원 전압 Vdd와 클럭 신호의 공급의 제어가 기재되어 있다. 이 제어를 위해, CMOS 모듈의 특성 측정용의 컴파운드 BIST(빌트 인 셀프 테스트) 회로와 자기 지령 룩 업 테이블을 포함하는 적응형 유니버설 컨트롤러가 사용된다. 그 결과, 처리할 데이터량이 적을 때에는, 칩의 평균 소비 전력이 삭감되는 것으로 하고 있다.
[비특허 문헌 1] Hiroyuki Mizuno et al, "A 18㎂-Standby-Current 1.8V 200㎒ Microprocessor with Self Substrate-Biased Data-Retention Mode”, 1999 IEEE International Solid-State Circuits Conference DIGEST OF TECHNICAL PAPERS, pp．280-281, 468.
[비특허 문헌 2] Masayuki Miyazaki et al, "An Autonomous Decentralized Low-Power System with Adaptive-Universal Control for a Chip Multi-Processor, 2003 IEEE International Solid-State Circuits Conference DIGEST OF TECHNICAL PAPERS，ISSCC 2003/SESSION 6/LOW-POWER DIGITAL TECHNIQUES/PAPER 6.4
상기 비특허 문헌 1에 기재된 종래의 기판 바이어스 기술은, 반도체 디바이스의 미세화에 따른 MOS 트랜지스터의 임계값 전압의 저하에 의한 스탠바이 모드의 서브 쓰레숄드 리크 전류를 저감하는 것이다. 그러나, 반도체 디바이스의 보다 한층 미세화에 의해, MOS 트랜지스터의 임계값 전압의 칩 간의 변동이 현재화하고 있다. 즉, MOS 트랜지스터의 임계값 전압이 지나치게 낮으면, 반도체 집적 회로가 디지털 입력 신호나 아날로그 입력 신호의 신호 처리를 행하는 액티브 모드에서의 동작 소비 전력이 현저하게 증대하게 된다. 반대로, MOS 트랜지스터의 임계값 전압이 지나치게 높으면, 반도체 집적 회로가 디지털 입력 신호나 아날로그 입력 신호의 신호 처리를 행하는 액티브 모드에서의 동작 속도가 현저하게 저하하게 된다. 그 결과, MOSLSI의 제조 시에 있어서의 MOS 트랜지스터의 임계값 전압의 프로세스 윈도우가 매우 좁아, MOSLSI의 제조 수율이 현저하게 낮아지게 된다.
한편, 상기 비특허 문헌 2에 기재된 기판 바이어스 전압, 전원 전압, 클럭 주파수를 제어하는 적응형 제어 회로는, 칩을 소비 전력당 최대 성능으로 동작시킬 수 있음과 함께, 칩 간의 변동을 보상할 수도 있다. 그러나, 상기 비특허 문헌 2에 기재된 적응형 제어 회로는, 칩 내부에서의 점유 면적의 오버헤드가 큼과 함께, 제어가 복잡하여, 그 설계가 곤란하다고 하는 문제가 명확하게 되었다.
따라서, 본 발명의 목적으로 하는 바는, 높은 제조 수율을 가능하게 함과 함께, 작은 오버헤드로 MOS 트랜지스터의 임계값 전압의 변동을 보상하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명확하게 될 것이다.
본원에서 개시되는 발명 중 대표적인 것에 대하여 간단히 설명하면 하기와 같다.
즉, 본 발명의 대표적인 반도체 집적 회로에서는, 액티브 기판 바이어스 기술이 채용된다. 액티브 기판 바이어스 기술은, 반도체 집적 회로가 입력 신호를 처리하는 액티브 모드에서 기판 바이어스 전압이 MOS 트랜지스터의 기판에 인가된다. 이 액티브 기판 바이어스 기술에서는, 우선, MOS 트랜지스터의 임계값 전압이 측정된다. 가령, 임계값 전압의 변동이 크면, 기판 바이어스 전압의 레벨을 조정하여 변동을 소정의 오차 범위로 제어하는 것이다. MOS 트랜지스터의 소스에 인가되는 동작 전압에 대하여 MOS 트랜지스터의 기판(웰)에는, 역 바이어스 또는 매우 얕은 순 바이어스의 기판 바이어스 전압이 인가된다. 이와 같이 하여, 액티브 기판 바이어스 기술을 채용함으로써, 높은 제조 수율을 가능하게 함과 함께, 작은 오버헤드로 MOS 트랜지스터의 임계값 전압의 변동을 보상할 수 있다.
본원에서 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설 명하면 하기와 같다.
즉, 본 발명에 따르면, 높은 제조 수율을 가능하게 함과 함께, 작은 오버헤드로 MOS 트랜지스터의 임계값 전압의 변동을 보상할 수 있다.
<대표적인 실시 형태>
우선, 본원에서 개시되는 발명의 대표적인 실시 형태에 대하여 개요를 설명한다. 대표적인 실시 형태에 대한 개요 설명에서 괄호를 붙여 참조하는 도면의 참조 부호는 그것이 부여받는 구성 요소의 개념에 포함되는 것을 예시하는 것에 불과하다.
〔1〕본 발명의 대표적인 실시 형태에 따른 반도체 집적 회로(Chip)는, 액티브 모드 동안에 입력 신호(In)를 처리하는 CMOS 회로(Core)를 포함한다. 상기 반도체 집적 회로는, 상기 CMOS 회로의 PMOS(Qp1)의 N웰(N_Well)과 NMOS(Qn1)의 P웰(P_Well)에 PMOS 기판 바이어스 전압(Vbp)과 NMOS 기판 바이어스 전압(Vbn)을 각각 공급하는 제어 스위치(Cnt_SW)를 더 포함한다. 상기 반도체 집적 회로는, 또한 적어도 상기 액티브 모드 동안에 상기 제어 스위치로부터 상기 CMOS 회로의 상기 PMOS의 상기 N웰과 상기 NMOS의 상기 P웰에 상기 PMOS 기판 바이어스 전압과 상기 NMOS 기판 바이어스 전압을 각각 공급할지의 여부를 나타내는 제어 정보(Cnt_Sg)를 저장하는 제어 메모리(Cnt_MM)를 포함한다(도 1 참조).
따라서, 상기 실시 형태에 따르면, 상기 CMOS 회로의 상기 PMOS와 상기 NMOS의 임계값 전압이 지나치게 낮은 값인 경우에는, 상기 제어 메모리에 저장되는 상기 제어 정보를 저 임계값 상태로 설정한다. 그러면, 상기 제어 메모리에 저장된 상기 제어 정보에 의해 제어되는 상기 제어 스위치로부터, 소스 동작 전압에 대하여 역 바이어스의 상기 PMOS 기판 바이어스 전압과 상기 NMOS 기판 바이어스 전압이 상기 CMOS 회로의 상기 PMOS의 상기 N웰과 상기 NMOS의 상기 P웰에 각각 공급된다. 그 결과, 상기 CMOS 회로의 상기 PMOS와 상기 NMOS의 임계값 전압은 지나치게 낮은 값으로부터 적절한 값으로 증가하여, 신호 처리를 행하는 액티브 모드에서의 동작 소비 전력을 저감할 수 있다.
상기 CMOS 회로의 상기 PMOS와 상기 NMOS의 임계값 전압이 적정한 값인 경우에는, 상기 제어 메모리에 저장되는 상기 제어 정보를 적정 임계값 상태로 설정한다. 그러면, 상기 제어 메모리에 저장된 상기 제어 정보에 의해 제어되는 상기 제어 스위치로부터, 소스 동작 전압과 대략 동일한 전압 레벨의 상기 PMOS 기판 바이어스 전압과 상기 NMOS 기판 바이어스 전압이 상기 CMOS 회로의 상기 PMOS의 상기 N웰과 상기 NMOS의 상기 P웰에 각각 공급된다. 그 결과, 상기 CMOS 회로의 상기 PMOS와 상기 NMOS의 임계값 전압은, 적정한 값으로 유지되고, 신호 처리를 행하는 액티브 모드에서의 동작 소비 전력도 적정한 값으로 유지될 수 있다.
상기 CMOS 회로의 상기 PMOS와 상기 NMOS의 임계값 전압이 지나치게 높은 값인 경우에는, 상기 제어 메모리에 저장되는 상기 제어 정보를 고 임계값 상태로 설정한다. 그러면, 상기 제어 메모리에 저장된 상기 제어 정보에 의해 제어되는 상기 제어 스위치로부터, 소스 동작 전압에 대하여 순 바이어스의 상기 PMOS 기판 바이어스 전압과 상기 NMOS 기판 바이어스 전압이 상기 CMOS 회로의 상기 PMOS의 상 기 N웰과 상기 NMOS의 상기 P웰에 각각 공급된다. 그 결과, 상기 CMOS 회로의 상기 PMOS와 상기 NMOS의 임계값 전압은 지나치게 높은 값으로부터 적절한 값으로 저하하여, 신호 처리를 행하는 액티브 모드에서의 동작 속도를 향상할 수 있다.
이와 같이 하여, 상기 실시 형태에 따르면, 높은 제조 수율을 가능하게 함과 함께, 작은 오버헤드로 MOS 트랜지스터의 임계값 전압의 변동을 보상할 수 있다.
바람직한 실시 형태에 따른 반도체 집적 회로에서는, 상기 제어 메모리는 불휘발성 메모리이다. 상기 CMOS 회로의 상기 PMOS와 상기 NMOS 중 적어도 한쪽의 임계값 전압이 낮은지 높은지의 판별 정보를, 상기 제어 메모리의 상기 불휘발성 메모리에 저장 가능하다(도 2, 도 3, 도 4, 도 8, 도 9 참조).
따라서, 상기 바람직한 실시 형태에 따르면, 상기 CMOS 회로의 상기 PMOS와 상기 NMOS 중 적어도 한쪽의 임계값 전압이 낮은지 높은지의 판별을 1회 실행하기만 하면, 상기 CMOS 회로의 상기 PMOS와 상기 NMOS의 임계값 전압의 변동을 보상할 수 있다.
보다 바람직한 실시 형태에 따른 반도체 집적 회로에서는, 상기 CMOS 회로의 상기 PMOS의 소스에 제1 동작 전압(Vdd)이 공급되고, 상기 NMOS의 소스에 제2 동작 전압(Vss)이 공급된다. 상기 반도체 집적 회로는, 상기 제1 동작 전압보다도 고레벨인 상기 PMOS 기판 바이어스 전압을 발생하는 제1 전압 발생부(CP_P)와, 상기 제2 동작 전압보다도 저레벨인 상기 NMOS 기판 바이어스 전압을 발생하는 제2 전압 발생부(CP_N)를 포함한다.
따라서, 상기 보다 바람직한 실시 형태에 따르면, 삭감된 동작 전압 공급 단 자에서 상기 PMOS 기판 바이어스 전압과 상기 NMOS 기판 바이어스 전압을 생성할 수 있다.
더욱 보다 바람직한 형태에 따른 반도체 집적 회로에서는, 상기 CMOS 회로의 상기 PMOS의 소스에 제1 동작 전압(Vdd)이 공급되고, 상기 NMOS의 소스에 제2 동작 전압(Vss)이 공급된다. 상기 제1 동작 전압에 대하여 역 바이어스의 상기 PMOS 기판 바이어스 전압(Vp_1)보다도 더 높은 N웰 스탠바이 전압(Vp_stby)을 스탠바이 모드 동안에 상기 제어 스위치가 상기 PMOS의 상기 N웰에 인가하는 것이다. 상기 제2 동작 전압에 대하여 역 바이어스의 상기 NMOS 기판 바이어스 전압(Vn_1)보다도 더 낮은 P웰 스탠바이 전압(Vn_stby)을 상기 스탠바이 모드 동안에 상기 제어 스위치가 상기 NMOS의 상기 P웰에 인가하는 것이다(도 11 참조).
따라서, 상기 더욱 보다 바람직한 실시 형태에 따르면, 스탠바이 모드 동안에, 상기 CMOS 회로의 상기 PMOS와 상기 NMOS의 스탠바이 리크 전류를 대폭으로 저감할 수 있다.
구체적인 하나의 실시 형태에 따른 반도체 집적 회로에서는, 상기 CMOS 회로의 상기 PMOS의 소스에 제1 동작 전압이 공급되고, 상기 NMOS의 소스에 제2 동작 전압이 공급된다. 상기 CMOS 회로의 상기 PMOS의 상기 소스에 공급되는 상기 제1 동작 전압에 대하여 상기 N웰에 공급되는 상기 PMOS 기판 바이어스 전압은 역 바이어스로 설정되어 있다. 상기 CMOS 회로의 상기 NMOS의 상기 소스에 공급되는 상기 제2 동작 전압에 대하여 상기 P웰에 공급되는 상기 NMOS 기판 바이어스 전압은 역 바이어스로 설정되어 있다. 상기 제1 동작 전압보다도 높은 레벨로 설정된 상기 PMOS 기판 바이어스 전압이 상기 N웰에 공급됨으로써, 상기 N웰을 갖는 상기 PMOS는 고 임계값 전압에서 저 리크 전류의 상태로 제어된다. 상기 제2 동작 전압보다도 낮은 레벨로 설정된 상기 NMOS 기판 바이어스 전압이 상기 P웰에 공급됨으로써, 상기 P웰을 갖는 상기 NMOS는 고 임계값 전압에서 저 리크 전류의 상태로 제어된다(도 4의 (a), (b) 참조).
또 다른 구체적인 하나의 실시 형태에 따른 반도체 집적 회로에서는, 상기 CMOS 회로의 상기 PMOS의 소스에 제1 동작 전압이 공급되고, 상기 NMOS의 소스에 제2 동작 전압이 공급된다. 상기 CMOS 회로의 상기 PMOS의 상기 소스에 공급되는 상기 제1 동작 전압에 대하여 상기 N웰에 공급되는 상기 PMOS 기판 바이어스 전압은 순 바이어스로 설정되어 있다. 상기 CMOS 회로의 상기 NMOS의 상기 소스에 공급되는 상기 제2 동작 전압에 대하여 상기 P웰에 공급되는 상기 NMOS 기판 바이어스 전압은 순 바이어스로 설정되어 있다. 상기 제1 동작 전압보다도 낮은 레벨로 설정된 상기 PMOS 기판 바이어스 전압이 상기 N웰에 공급됨으로써, 상기 N웰을 갖는 상기 PMOS는 저 임계값 전압에서 고 리크 전류의 상태로 제어된다. 상기 제2 동작 전압보다도 높은 레벨로 설정된 상기 NMOS 기판 바이어스 전압이 상기 P웰에 공급됨으로써, 상기 P웰을 갖는 상기 NMOS는 저 임계값 전압에서 고 리크 전류의 상태로 제어된다(도 24의 (a), (b) 참조).
또 다른 구체적인 하나의 실시 형태에 따른 반도체 집적 회로에서는, 상기 제어 스위치는, 상기 CMOS 회로의 상기 PMOS의 상기 N웰에 상기 PMOS 기판 바이어스 전압을 공급하는 제1 제어 스위치(P_Cnt)와, 상기 CMOS 회로의 상기 NMOS의 상 기 P웰에 상기 NMOS 기판 바이어스 전압을 공급하는 제2 제어 스위치(N_Cnt)를 포함한다. 상기 제어 메모리는, 제1 제어 메모리(Cnt_MM_p)와, 제2 제어 메모리(Cnt_MM_n)를 포함한다. 상기 제1 제어 메모리는, 적어도 상기 액티브 모드 동안에 상기 제1 제어 스위치로부터 상기 CMOS 회로의 상기 PMOS의 상기 N웰에 상기 PMOS 기판 바이어스 전압을 공급할지의 여부를 나타내는 제1 제어 정보(Cnt_Sg_p)를 저장한다. 상기 제2 제어 메모리는, 적어도 상기 액티브 모드 동안에 상기 제2 제어 스위치로부터 상기 CMOS 회로의 상기 NMOS의 상기 P웰에 상기 NMOS 기판 바이어스 전압을 공급할지의 여부를 나타내는 제2 제어 정보(Cnt_Sg_n)를 저장한다(도 14 참조).
따라서, 상기 또 다른 구체적인 하나의 실시 형태에 따르면, CMOS 회로의 PMOS와 NMOS의 양쪽의 MOS 트랜지스터의 임계값 전압의 독립된 변동에 대하여 독립적으로 보상할 수 있다(도 15 참조).
또 다른 구체적인 하나의 실시 형태에 따른 반도체 집적 회로는, 상기 CMOS 회로의 상기 PMOS의 PMOS 리크 전류 특성과 상기 NMOS의 NMOS 리크 전류 특성을 평가하기 위한 모니터 PMOS(Moni_PMOS)와 모니터 NMOS(Moni_NMOS)를 칩 내부에 포함한다(도 16 참조).
따라서, 상기 또 다른 구체적인 하나의 실시 형태에 따르면, PMOS 리크 전류 특성과 NMOS 리크 전류 특성의 평가를 용이하게 할 수 있다.
또 다른 구체적인 하나의 실시 형태에 따른 반도체 집적 회로에서는, 상기 CMOS 회로의 상기 PMOS의 리크 전류 특성을 센스하는 제1 센스 회로(Idd_Sense)와, 상기 CMOS 회로의 상기 NMOS의 리크 전류 특성을 센스하는 제2 센스 회로(Iss_Sense)와, 제어 유닛(Cont)을 칩 내부에 포함한다. 상기 제어 유닛은, 측정된 상기 PMOS와 상기 NMOS의 리크 전류가 과거의 값과 소정의 허용 범위 이상으로 변화하고 있는 경우에, 새로운 제어 정보를 상기 제어 메모리에 저장한다(도 26 참조).
따라서, 상기 또 다른 구체적인 하나의 실시 형태에 따르면, LSI의 장시간의 가혹한 스트레스에 의한 경시 변화 등에 의한 코어 CMOS 논리 회로 Core의 PMOS와 NMOS의 임계값 전압의 변동이, 보상될 수 있다.
다른 보다 바람직한 실시 형태에 따른 반도체 집적 회로에서는, 상기 입력 신호를 처리하는 상기 CMOS 회로는 논리 회로이다. 상기 반도체 집적 회로는, 상기 논리 회로인 상기 CMOS 회로와 함께 CMOS 내장 SRAM을 칩 내부에 포함한다. 상기 CMOS 내장 SRAM의 메모리 셀은, 한쌍의 구동 NMOS(Qn1, Qn2)와, 한쌍의 부하 PMOS(Qp1, Qp2)와, 한쌍의 전송 NMOS(Qn3, Qn4)를 포함한다. 상기 반도체 집적 회로는, 상기 CMOS 내장 SRAM의 복수의 PMOS(Qp1, Qp2)의 N웰과 복수의 NMOS(Qn1, Qn2, Qn3, Qn4)의 P웰에 내장 SRAM용 PMOS 기판 바이어스 전압과 내장 SRAM용 NMOS 기판 바이어스 전압을 각각 공급하는 내장 SRAM용 제어 스위치(Cnt_SW)를 포함한다. 상기 반도체 집적 회로는, 상기 내장 SRAM용 제어 스위치로부터 상기 CMOS 내장 SRAM의 상기 복수의 PMOS의 상기 N웰과 상기 복수의 NMOS의 상기 P웰에 상기 내장 SRAM용 PMOS 기판 바이어스 전압과 상기 내장 SRAM용 NMOS 기판 바이어스 전압을 각각 공급할지의 여부를 나타내는 내장 SRAM용 제어 정보(Cnt_Sg1, Sg2)를 저장 하는 내장 SRAM용 제어 메모리(Cnt_MM1, MM2)를 더 포함한다(도 27 참조).
따라서, 상기 다른 보다 바람직한 실시 형태에 따르면, 내장 SRAM을 높은 제조 수율로 제조 가능하게 함과 함께, 내장 SRAM의 판독 동작과 기입 동작의 불량의 원인으로 되는 구동 NMOS, 부하 PMOS, 전송 NMOS의 각 임계값 전압의 변동을 보상할 수 있다.
또 다른 보다 바람직한 실시 형태에 따른 반도체 집적 회로에서는, 상기 CMOS 회로의 상기 PMOS는, SOI 구조의 PMOS이다. 상기 CMOS 회로의 상기 NMOS는, SOI 구조의 NMOS이다. 상기 PMOS의 소스와 드레인과 상기 NMOS의 소스와 드레인은, 상기 SOI 구조의 절연막 상의 실리콘에 형성된다. 상기 PMOS의 상기 N웰(N_Well)과 상기 NMOS의 상기 P웰(P_Well)은, 상기 SOI 구조의 상기 절연막 하의 실리콘 기판(P_Sub) 내에 형성되어 있다(도 32 참조).
따라서, 상기 또 다른 보다 바람직한 실시 형태에 따르면, 드레인과 웰 사이의 용량을 저감할 수 있어, 고속·저소비 전력의 반도체 집적 회로를 제공할 수 있다.
〔2〕다른 관점에 의한 반도체 집적 회로는, 액티브 모드 동안에 입력 신호(In)를 처리하는 MOS 회로(Core)를 포함한다. 상기 반도체 집적 회로는, 상기 MOS 회로의 MOS(Qn1)의 웰(P_Well)에 MOS 기판 바이어스 전압(Vbn)을 공급하는 제어 스위치(Cnt_SW)를 더 포함한다. 상기 반도체 집적 회로는, 또한 적어도 상기 액티브 모드 동안에 상기 제어 스위치로부터 상기 MOS 회로의 상기 MOS의 상기 웰에 상기 MOS 기판 바이어스 전압을 공급할지의 여부를 나타내는 제어 정보(Cnt_Sg) 를 저장하는 제어 메모리(Cnt_MM)를 포함한다(도 1 참조).
이와 같이 하여, 상기 실시 형태에 따르면, 높은 제조 수율을 가능하게 함과 함께, 작은 오버헤드로 MOS 트랜지스터의 임계값 전압의 변동을 보상할 수 있다.
바람직한 실시 형태에 따른 반도체 집적 회로에서는, 상기 제어 메모리는 불휘발성 메모리이다. 상기 MOS 회로의 상기 MOS의 임계값 전압이 낮은지 높은지의 판별 정보가, 상기 제어 메모리의 상기 불휘발성 메모리에 저장 가능하다(도 2, 도 3, 도 4, 도 8, 도 9 참조).
따라서, 상기 바람직한 실시 형태에 따르면, 상기 MOS 회로의 상기 MOS의 임계값 전압이 낮은지 높은지의 판별을 1회 실행하기만 하면, 상기 MOS 회로의 상기 MOS의 임계값 전압의 변동을 보상할 수 있다.
보다 바람직한 실시 형태에 따른 반도체 집적 회로에서는, 상기 MOS 회로의 상기 MOS의 소스에 동작 전압이 공급된다. 상기 반도체 집적 회로는, 상기 동작 전압보다도 큰 레벨인 상기 MOS 기판 바이어스 전압을 발생하는 전압 발생부를 포함한다.
따라서, 상기 보다 바람직한 실시 형태에 따르면, 삭감된 동작 전압 공급 단자에서 상기 MOS 기판 바이어스 전압을 생성할 수 있다.
더욱 보다 바람직한 형태에 따른 반도체 집적 회로에서는, 상기 동작 전압에 대하여 역 바이어스의 상기 MOS 기판 바이어스 전압보다도 더 큰 웰 스탠바이 전압을 스탠바이 모드 동안에 상기 제어 스위치가 상기 MOS의 상기 웰에 인가하는 것이다(도 11 참조).
따라서, 상기 더욱 보다 바람직한 실시 형태에 따르면, 스탠바이 모드 동안에, 상기 MOS 회로의 상기 MOS의 스탠바이 리크 전류를 대폭으로 저감할 수 있다.
구체적인 하나의 실시 형태에 따른 반도체 집적 회로에서는, 상기 MOS 회로의 상기 MOS의 소스에 동작 전압이 공급된다. 상기 MOS 회로의 상기 MOS의 상기 소스에 공급되는 동작 전압에 대하여 상기 웰에 공급되는 상기 MOS 기판 바이어스 전압은 역 바이어스로 설정되어 있다. 상기 동작 전압보다도 큰 레벨로 설정된 상기 MOS 기판 바이어스 전압이 상기 웰에 공급됨으로써, 상기 웰을 갖는 상기 MOS는 고 임계값 전압에서 저 리크 전류의 상태로 제어된다(도 4의 (a), (b) 참조).
또 다른 구체적인 하나의 실시 형태에 따른 반도체 집적 회로에서는, 상기 MOS 회로의 상기 MOS의 소스에 동작 전압이 공급된다. 상기 MOS 회로의 상기 MOS의 상기 소스에 공급되는 상기 동작 전압에 대하여 상기 웰에 공급되는 상기 MOS 기판 바이어스 전압은 순 바이어스로 설정되어 있다. 상기 동작 전압보다도 작은 레벨로 설정된 상기 MOS 기판 바이어스 전압이 상기 웰에 공급됨으로써, 상기 웰을 갖는 상기 MOS는 저 임계값 전압에서 고 리크 전류의 상태로 제어된다(도 24의 (a), (b) 참조).
또 다른 구체적인 하나의 실시 형태에 따른 반도체 집적 회로는, 상기 MOS 회로의 상기 MOS의 리크 전류 특성을 평가하기 위한 모니터 MOS를 칩 내부에 포함한다(도 16 참조).
따라서, 상기 또 다른 구체적인 하나의 실시 형태에 따르면, MOS 리크 전류 특성의 평가를 용이하게 할 수 있다.
또 다른 구체적인 하나의 실시 형태에 따른 반도체 집적 회로에서는, 상기 MOS 회로의 상기 MOS의 리크 전류 특성을 센스하는 센스 회로와, 제어 유닛을 칩 내부에 포함한다. 상기 제어 유닛은, 측정된 상기 MOS의 리크 전류가 과거의 값과 소정의 허용 범위 이상으로 변화하고 있는 경우에, 새로운 제어 정보를 상기 제어 메모리에 저장한다(도 26 참조).
따라서, 상기 또 다른 구체적인 하나의 실시 형태에 따르면, LSI의 장시간의 가혹한 스트레스에 의한 경시 변화 등에 의한 코어 MOS 논리 회로 Core의 MOS와 임계값 전압의 변동이, 보상될 수 있다.
또 다른 보다 바람직한 실시 형태에 따른 반도체 집적 회로에서는, 상기 MOS 회로의 상기 MOS는, SOI 구조의 MOS이다. 상기 MOS의 소스와 드레인은, 상기 SOI 구조의 절연막 상의 실리콘에 형성된다. 상기 MOS의 상기 웰(P_Well)은, 상기 SOI 구조의 상기 절연막 하의 실리콘 기판(P_Sub) 내에 형성되어 있다(도 32 참조).
따라서, 상기 또 다른 보다 바람직한 실시 형태에 따르면, 드레인과 웰 사이의 용량을 저감할 수 있어, 고속·저소비 전력의 반도체 집적 회로를 제공할 수 있다.
〔3〕본 발명의 다른 실시 형태에 따른 반도체 집적 회로의 제조 방법은, CMOS 회로(Core)와, 제어 스위치(Cnt_SW)와, 제어 메모리(Cnt_MM)를 포함하는 반도체 집적 회로의 칩(Chip)을 포함하는 웨이퍼를 준비하는 스텝을 포함한다(도 9의 스텝 91). 상기 CMOS 회로는, 액티브 모드 동안에 입력 신호(In)를 처리한다. 상기 제어 스위치는, 상기 CMOS 회로의 PMOS(Qp1)의 N웰(N_Well)과 NMOS(Qn1)의 P 웰(P_Well)에 PMOS 기판 바이어스 전압(Vbp)과 NMOS 기판 바이어스 전압(Vbn)을 각각 공급한다. 상기 제어 메모리는, 불휘발성 메모리로서, 적어도 상기 액티브 모드 동안에 상기 제어 스위치로부터 상기 CMOS 회로의 상기 PMOS의 상기 N웰과 상기 NMOS의 상기 P웰에 상기 PMOS 기판 바이어스 전압과 상기 NMOS 기판 바이어스 전압을 각각 공급할지의 여부를 나타내는 제어 정보(Cnt_Sg)를 불휘발적으로 저장한다.
상기 제조 방법은, 상기 CMOS 회로의 상기 PMOS와 상기 NMOS 중 적어도 한쪽의 임계값 전압을 측정하는 스텝을 포함한다(도 9의 스텝 92).
상기 제조 방법은, 상기 측정된 상기 임계값 전압이 타깃보다도 낮은지의 여부를 판정하는 스텝을 포함한다(도 9의 스텝 93).
상기 제조 방법은, 상기 판정의 결과를 상기 제어 정보로서 상기 제어 메모리에 불휘발적으로 저장하는 스텝을 포함한다(도 9의 스텝 94).
바람직한 실시 형태에 따른 반도체 집적 회로의 제조 방법에서는, 상기 입력 신호를 처리하는 상기 CMOS 회로는 논리 회로이다. 상기 반도체 집적 회로는, 상기 논리 회로인 상기 CMOS 회로와 함께 CMOS 내장 SRAM을 칩 내부에 포함한다. 상기 CMOS 내장 SRAM의 메모리 셀은, 한쌍의 구동 NMOS(Qn1, Qn2)와, 한쌍의 부하 PMOS(Qp1, Qp2)와, 한쌍의 전송 NMOS(Qn3, Qn4)를 포함한다. 상기 반도체 집적 회로는, 상기 CMOS 내장 SRAM의 복수의 PMOS(Qp1, Qp2)의 N웰과 복수의 NMOS(Qn1, Qn2, Qn3, Qn4)의 P웰에 내장 SRAM용 PMOS 기판 바이어스 전압과 내장 SRAM용 NMOS 기판 바이어스 전압을 각각 공급하는 내장 SRAM용 제어 스위치(Cnt_SW)를 포함한다. 상기 반도체 집적 회로는, 상기 내장 SRAM용 제어 스위치로부터 상기 CMOS 내 장 SRAM의 상기 복수의 PMOS의 상기 N웰과 상기 복수의 NMOS의 상기 P웰에 상기 내장 SRAM용 PMOS 기판 바이어스 전압과 상기 내장 SRAM용 NMOS 기판 바이어스 전압을 각각 공급할지의 여부를 나타내는 내장 SRAM용 제어 정보(Cnt_Sg1, Sg2)를 불휘발적으로 저장하는 내장 SRAM용 제어 메모리(Cnt_MM1, MM2)를 더 포함한다(도 27 참조).
상기 제조 방법에서는, 상기 CMOS 내장 SRAM의 상기 PMOS와 상기 NMOS의 임계값 전압을 측정하여, 상기 측정된 상기 임계값 전압이 타깃보다도 낮은지의 여부를 판정하고, 상기 판정의 결과를 상기 내장 SRAM용 제어 정보로서 상기 내장 SRAM용 제어 메모리에 불휘발적으로 저장한다(도 27, 도 28, 도 29, 도 30 참조).
<실시 형태의 설명>
다음으로, 실시 형태에 대하여 더욱 상세하게 설명한다.
<반도체 집적 회로의 구성>
도 1은, MOS 트랜지스터의 기판으로서의 웰에의 바이어스 제어에 의해 LSI의 칩 간의 변동의 보상을 가능하게 하는 본 발명의 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도이다.
동일 도면에서, 본 발명의 하나의 실시 형태에 따른 반도체 집적 회로로서의 LSI는, 코어 회로 Core의 CMOS 논리 회로를 포함하고, 이 코어 CMOS 논리 회로 Core의 특성 변동을 보상하기 위한 제어 메모리 Cnt_MM과 제어 스위치 Cnt_SW를 포함하고 있다. 코어 CMOS 논리 회로 Core는, 소스가 전원 전압 Vdd에 접속된 PMOSQp1과 소스가 접지 전압 Vss에 접속된 MOSQn1을 포함하고 있다. PMOSQp1의 게 이트와 MOSQn1의 게이트에는 입력 신호 In이 인가되고, PMOSQp1의 드레인과 MOSQn1의 드레인으로부터 출력 신호 Out가 얻어진다. 제어 스위치 Cnt_SW는, PMOS 제어부 P_Cnt와 NMOS 제어부 N_Cnt를 포함하고 있다.
우선, PMOS 제어부 P_Cnt는, PMOS의 Qpc_1, PMOS의 Qpc_2, 인버터 Inv_p에 의해 구성되어 있다. PMOS 제어부 P_Cnt에서는, PMOS의 Qpc_1의 소스에는 전원 전압 Vdd가 인가되고, PMOS의 Qpc_2의 소스에는 전원 전압 Vdd보다도 높은 N웰 바이어스 전압 Vp_1이 인가되어 있다. PMOS의 Qpc_1의 드레인과 PMOS의 Qpc_2의 드레인은, 코어 CMOS 논리 회로 Core의 PMOSQp1의 N웰 N_Well에 접속되어 있다.
또한, NMOS 제어부 N_Cnt는, NMOS의 Qnc_1, NMOS의 Qnc_2, 인버터 Inv_n에 의해 구성되어 있다. NMOS 제어부 N_Cnt에서는, NMOS의 Qnc_1의 소스에는 접지 전압 Vss가 인가되고, NMOS의 Qnc_2의 소스에는 접지 전압 Vss보다도 낮은 P웰 바이어스 전압 Vn_1이 인가된다. NMOS의 Qnc_1의 드레인과 NMOS의 Qnc_2의 드레인은, 코어 CMOS 논리 회로 Core의 NMOSQn1의 P웰 P_Well에 접속되어 있다.
제어 메모리 Cnt_MM의 출력 신호 Cnt_Sg가 하이 레벨로 되면, PMOS 제어부 P_Cnt의 PMOS의 Qpc_1이 온으로 되고 NMOS 제어부 N_Cnt의 NMOS의 Qnc_1이 온으로 된다. 그러면, 전원 전압 Vdd가 코어 CMOS 논리 회로 Core의 PMOSQp1의 N웰 N_Well에 PMOS 기판 바이어스 전압 Vbp로서 인가되고, 접지 전압 Vss가 코어 CMOS 논리 회로 Core의 NMOSQn1의 P웰 P_Well에 NMOS 기판 바이어스 전압 Vbn으로서 인가된다. 한편, 코어 CMOS 논리 회로 Core의 PMOSQp1의 소스와 NMOSQn1의 소스에는, 전원 전압 Vdd와 접지 전압 Vss가 각각 공급되어 있다. 따라서, 코어 CMOS 논 리 회로 Core의 PMOSQp1의 소스와 N웰 N_Well에는 전원 전압 Vdd가 공통으로 인가되고, 코어 CMOS 논리 회로 Core의 NMOSQn1의 소스와 P웰 P_Well에는 접지 전압 Vss가 공통으로 인가되어 있다.
제어 메모리 Cnt_MM의 출력 신호 Cnt_Sg가 로우 레벨로 되면, PMOS 제어부 P_Cnt의 PMOS의 Qpc_2가 온으로 되고 NMOS 제어부 N_Cnt의 NMOS의 Qnc_2가 온으로 된다. 그러면, 전원 전압 Vdd보다도 높은 N웰 바이어스 전압 Vp_1이, 코어 CMOS 논리 회로 Core의 PMOSQp1의 N웰 N_Well에 PMOS 기판 바이어스 전압 Vbp로서 인가된다. 또한, 접지 전압 Vss보다도 낮은 P웰 바이어스 전압 Vn_1이, 코어 CMOS 논리 회로 Core의 NMOSQn1의 P웰 P_Well에 NMOS 기판 바이어스 전압 Vbn으로서 인가된다. 한편, 코어 CMOS 논리 회로 Core의 PMOSQp1의 소스와 NMOSQn1의 소스에는, 전원 전압 Vdd와 접지 전압 Vss가 각각 공급되어 있다. 따라서, 코어 CMOS 논리 회로 Core의 PMOSQp1의 소스에 인가된 전원 전압 Vdd에 대하여, N웰 N_Well에 인가되어 있는 높은 N웰 바이어스 전압 Vp_1은 역 바이어스로 된다. 또한, 코어 CMOS 논리 회로 Core의 NMOSQn1의 소스에 인가된 접지 전압 Vss에 대하여, P웰 P_Well에 인가되어 있는 낮은 P웰 바이어스 전압 Vn_1도 역 바이어스로 된다. 그 결과, 코어 CMOS 논리 회로 Core의 PMOSQp1과 NMOSQn1은，모두 높은 임계값 전압 Vth로 제어되어, 리크 전류가 저감될 수 있다.
<리크 전류 측정을 위한 웨이퍼 테스트와 웨이퍼 프로세스>
도 8은, 도 1에 도시하는 LSI의 칩 Chip를 다수개 포함하는 웨이퍼 테스트를 설명하는 도면이다. 또한, 도 9는, 웨이퍼 테스트와 웨이퍼 프로세스의 플로우를 포함하는 반도체 집적 회로의 제조 방법을 설명하는 도면이다.
우선, 도 9의 스텝 91에서 웨이퍼 테스트가 개시되면, 전류 측정의 스텝 92에서 LSI의 칩 Chip의 전원 전압 Vdd와 접지 전압 Vss에 미리 접속된 도 8에 도시하는 외부 테스터 ATE에 의해 하나의 LSI의 칩 Chip의 리크 전류가 측정된다. 다음의 판정의 스텝 93에서, 스텝 92에서 측정된 리크 전류가 설계 목표값보다 큰지의 여부가, 외부 테스터 ATE에 의해 판정된다. 판정의 스텝 93에서 측정된 리크 전류가 설계 목표값보다 크다고 외부 테스터 ATE에 의해 판정되면, 칩 Chip의 코어 CMOS 논리 회로 Core의 MOS 트랜지스터의 임계값 전압 Vth가 설계 목표값보다도 대폭 낮다고 하게 된다. 이 경우에는, 코어 CMOS 논리 회로 Core의 MOS 트랜지스터의 임계값 전압 Vth를 저 Vth로부터 고 Vth로 변경하기 위해, 다음의 스텝 94에서 제어 메모리 Cnt_MM의 불휘발성 메모리 소자로서의 퓨즈 FS를 컷트하여 기판 바이어스를 인가하도록 한다. 반대로, 판정의 스텝 93에서 측정된 리크 전류가 설계 목표값보다 작다고 외부 테스터 ATE에 의해 판정되면, 칩 Chip의 코어 CMOS 논리 회로 Core의 MOS 트랜지스터의 임계값 전압 Vth가 설계 목표값보다 높다고 하게 된다. 이 경우에는, 코어 CMOS 논리 회로 Core의 MOS 트랜지스터 고 Vth로 변경할 필요가 없기 때문에, 스텝 95에서 처리를 종료하여, 다음의 LSI의 칩 Chip의 리크 전류의 측정 스텝 92와 판별 스텝 93의 처리로 이행한다.
도 9에 도시한 다수개의 칩을 포함하는 LSI 웨이퍼 테스트가 완료되면, 1매의 웨이퍼의 다수의 칩의 각각의 제어 메모리 Cnt_MM의 퓨즈 FS는 컷트의 상태로 되어 있거나, 비컷트의 상태로 되어 있다. 도 1에 도시한 LSI의 칩 Chip에서, 제 어 메모리 Cnt_MM의 퓨즈 FS는 컷트의 상태와 비컷트의 상태인 경우의 동작을 설명한다.
<제어 메모리>
도 2는, 도 1에 도시한 LSI의 칩 Chip의 제어 메모리 Cnt_MM의 구성의 예를 도시하는 회로도이다. 도 2의 (a)는, 가장 단순한 제어 메모리 Cnt_MM이고, 제어 메모리 Cnt_MM은 전원 전압 Vdd와 접지 전압 GND 사이에 직렬로 접속된 퓨즈 FS와 저항 R에 의해 구성되어 있다. 도 2의 (b)는, 약간 복잡한 제어 메모리 Cnt_MM이다. 이 제어 메모리 Cnt_MM은, 전원 전압 Vdd와 접지 전압 GND 사이에 직렬로 접속된 PMOS의 Qmp_1, 퓨즈 FS, 저항 R, NMOS의 Qmn_1과, 4개의 인버터 Inv_m1…m4와, CMOS 아날로그 스위치 SW_m1로 구성되어 있다. 도 2의 (a)의 제어 메모리 Cnt_MM의 퓨즈 FS를 도 9의 스텝 94에서 컷트하는 경우에는, 컷트를 위한 높은 전원 전압 Vdd를 인가함으로써, 퓨즈 FS가 용단된다. 도 2의 (b)의 제어 메모리 Cnt_MM의 퓨즈 FS를 도 9의 스텝 94에서 컷트하는 경우에는, 고레벨의 제어 신호 St를 인가함과 함께 컷트를 위한 높은 전원 전압 Vdd를 인가함으로써, 퓨즈 FS가 용단된다. 도 2의 (a)의 제어 메모리 Cnt_MM은, 퓨즈 FS가 도 9의 스텝 94에서 컷트되면, 그 후의 LSI의 칩 Chip의 동작 개시의 초기 시의 제어 메모리 Cnt_MM의 출력 신호 Cnt_Sg는 로우 레벨의 접지 전압 GND로 된다. 반대로, 도 2의 (a)의 제어 메모리 Cnt_MM은, 퓨즈 FS가 도 9의 플로우에서 컷트되지 않으면, 그 후의 LSI의 칩 Chip의 동작 개시 초기 시의 출력 신호 Cnt_Sg는 하이 레벨의 전원 전압 Vdd로 된다. 도 2의 (b)의 제어 메모리 Cnt_MM도, 퓨즈 FS가 도 9의 플로우에서 컷트되 면, 하이 레벨의 기동 신호 St에 응답하여 동작 개시 초기 시의 제어 메모리 Cnt_MM의 래치 출력 신호 Cnt_Sg는 로우 레벨의 접지 전압 GND로 된다. 반대로, 도 2의 (b)의 제어 메모리 Cnt_MM은, 퓨즈 FS가 도 9의 플로우에서 컷트되지 않으면, 하이 레벨의 기동 신호 St에 응답하여 동작 개시 초기 시의 래치 출력 신호 Cnt_Sg는 하이 레벨의 전원 전압 Vdd로 된다.
도 1에 도시한 LSI의 칩 Chip의 제어 메모리 Cnt_MM의 퓨즈 FS가 비컷트의 상태라고 상정한다. 그러면, LSI의 칩 Chip의 동작 개시 초기 시의 제어 메모리 Cnt_MM의 래치 출력 신호 Cnt_Sg는 하이 레벨의 전원 전압 Vdd로 된다. 우선, 제어 스위치 Cnt_SW의 PMOS 제어부 P_Cnt에서는, PMOS의 Qpc_2는 오프로 되고, 인버터 Inv_p의 출력은 로우 레벨로 되며, PMOS의 Qpc_1은 온으로 된다. 그러면, PMOS의 Qpc_1의 온에 의해 코어 CMOS 논리 회로 Core의 PMOSQp1의 N웰 N_Well에는, PMOS의 Qpc_1의 소스에 인가되어 있는 전원 전압 Vdd가 인가된다. 또한, 제어 스위치 Cnt_SW의 NMOS 제어부 N_Cnt에서는, NMOS의 Qnc_1은 온으로 되고, 인버터 Inv_n의 출력은 로우 레벨로 되며, NMOS의 Qnc_2는 오프로 된다. 그러면, NMOS의 Qnc_1의 온에 의해 코어 CMOS 논리 회로 Core의 NMOSQn1의 P웰 P_Well에는, PMOS의 NMOSQn1 소스에 인가되어 있는 접지 전압 Vss가 인가된다. 이 때의 도 1에 도시한 반도체 집적 회로의 각 부의 전압의 관계가, 도 3의 왼쪽의 비컷트의 상태 NC로 도시되어 있다. 도 3은, 도 1에 도시한 반도체 집적 회로의 각 부의 전압의 관계를 도시하는 도면이다.
도 1에 도시한 LSI의 칩 Chip의 제어 메모리 Cnt_MM의 퓨즈 FS가 컷트의 상 태라고 상정한다. 그러면, LSI의 칩 Chip의 동작 개시 초기 시의 제어 메모리 Cnt_MM의 래치 출력 신호 Cnt_Sg는 로우 레벨의 접지 전압 Vss로 된다. 우선, 제어 스위치 Cnt_SW의 PMOS 제어부 P_Cnt에서는, PMOS의 Qpc_2는 온으로 되고, 인버터 Inv_p의 출력은 하이 레벨로 되며, PMOS의 Qpc_1은 오프로 된다. 그러면, PMOS의 Qpc_2의 온에 의해 코어 CMOS 논리 회로 Core의 PMOSQp1의 N웰 N_Well에는, PMOS의 Qpc_2의 소스에 인가되어 있는 높은 N웰 바이어스 전압 Vp_1이 인가된다. 또한, 제어 스위치 Cnt_SW의 NMOS 제어부 N_Cnt에서는, NMOS의 Qnc_1은 오프로 되고, 인버터 Inv_n의 출력은 하이 레벨로 되며, NMOS의 Qnc_2는 온으로 된다. 그러면, NMOS의 Qnc_2의 온에 의해 코어 CMOS 논리 회로 Core의 NMOSQn1의 P웰 P_Well에는, NMOS의 Qn2의 소스에 인가되어 있는 낮은 P웰 바이어스 전압 Vn_1이 인가된다. 이 때의 도 1에 도시한 반도체 집적 회로의 각 부의 전압의 관계가, 도 3의 오른쪽의 컷트의 상태 C로 도시되어 있다. 이와 같이, 코어 CMOS 논리 회로 Core의 PMOSQp1의 N웰 N_Well에 높은 N웰 바이어스 전압 Vp_1이 인가되고, 코어 CMOS 논리 회로 Core의 NMOSQn1의 P웰 P_Well에 낮은 P웰 바이어스 전압 Vn_1이 인가된다. 도 3에 도시하는 바와 같이, PMOSQp1의 N웰 바이어스 전압 Vp_1은 소스의 전원 전압 Vdd보다도 높게 설정되고, NMOSQn1의 P웰 바이어스 전압 Vn_1은 소스의 접지 전압 Vss보다도 낮게 설정되어 있다. 그 결과, 코어 CMOS 논리 회로 Core의 PMOSQp1과 NMOSQn1의 임계값 전압은, 저 Vth로부터 고 Vth로 변화된다.
<MOSLSI의 임계값 전압 Vth의 제어>
도 4는, 제조된 MOSLSI의 임계값 전압 Vth의 분포를 설명하는 도면이다. 도 면의 횡축은 MOSLSI의 임계값 전압 Vth를 나타내고, 도면의 종축은 MOSLSI의 칩의 개수를 나타내며, 곡선 Lfrc는 분포를 나타내고 있다. MOSLSI의 임계값 전압 Vth가 하한 임계값 L_lim 이하로 저하하면, 리크 전류가 현저하게 증대하여, 소비 전류가 현저하게 과대하게 된다. 반대로, MOSLSI의 임계값 전압 Vth가 상한 임계값 H_lim 이상으로 상승하면, 스위칭 속도가 현저하게 저하하여, 데이터 처리 속도도 현저하게 저하한다.
따라서, 도 4의 (a)의 하한 임계값 L_lim 이하로 존재하는 MOSLSI의 칩군 A는, 본 발명의 이전에서는 불량품으로서 파기되어 있었다. 그러나, 이러한 MOSLSI의 칩군 A는 본 발명의 하나의 실시 형태에 따르면 도 9의 스텝 94에서 퓨즈가 컷트된다. 그것에 의해, LSI의 칩 Chip의 동작 개시 초기 시에 코어 CMOS 논리 회로 Core의 PMOSQp1과 NMOSQn1의 임계값 전압은 저 Vth로부터 고 Vth로 변화되고, 도 4의 (b)와 같이 이전의 칩군 A는 재생 칩군 A_bv로 변화된다. 그 결과, MOSLSI의 칩의 코어 CMOS 논리 회로 내부의 모든 PMOS와 모든 NMOS의 평균적인 임계값 전압 Vth가 하한 임계값 L_lim 이상으로 증가하여, 칩 전체의 리크 전류가 저감될 수 있다.
본 발명의 하나의 실시 형태에 따른 반도체 집적 회로에 따르면, LSI칩 내부에서 큰 점유 면적을 차지하는 대규모 논리의 코어 CMOS 논리 회로에 작은 점유 면적의 제어 메모리 Cnt_MM과 제어 스위치 Cnt_SW를 추가함으로써, 높은 제조 수율로 저 리크 전류의 MOSLSI를 제조할 수 있다.
도 5는, 점유 면적 오버헤드가 적은 제어 메모리 Cnt_MM과 제어 스위치 Cnt_SW를, LSI칩 내부에서, 코어 CMOS 논리 회로 Core의 주변에 배치한 레이아웃을 도시하는 도면이다. 특히, 제어 스위치 Cnt_SW의 복수의 NMOS 제어부 N_Cnt와 복수의 PMOS 제어부 P_Cnt를, 코어 CMOS 논리 회로 Core의 주변에 분산하여 배치하는 것이 추장된다.
도 6은, 도 1의 제어 스위치 Cnt_SW에 대응하는 복수의 제어 스위치 Cnt_SW_1…Cnt_SW_n을, LSI칩 내부에서, 코어 CMOS 논리 회로 Core의 내부에 배치한 레이아웃을 도시하는 도면이다. 도 6에서는, 복수의 제어 스위치 Cnt_SW_1…Cnt_SW_n은 대략 동일한 길이를 가짐과 함께, 코어 CMOS 논리 회로 Core의 내부에서 규칙적으로 배치되어 있다.
도 7은, 도 1의 제어 스위치 Cnt_SW에 대응하는 복수의 제어 스위치 Cnt_SW_1…Cnt_SW_n을, LSI칩 내부에서, 코어 CMOS 논리 회로 Core의 내부에 배치한 다른 레이아웃을 도시하는 도면이다. 도 7에 도시하는 바와 같이, 복수의 제어 스위치 Cnt_SW_1…Cnt_SW_n은 서로 다른 길이를 갖고, 코어 CMOS 논리 회로 Core의 내부에서 불규칙적으로 배치될 수도 있다.
<그 밖의 실시 형태>
<온 칩 전압 생성부>
도 10은, 본 발명의 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도이다. 도 10에 도시하는 MOSLSI의 칩 Chip가, 도 1에 도시한 MOSLSI의 칩 Chip와 상위한 점은, 제어 스위치 Cnt_SW의 PMOS 제어부 P_Cnt와 NMOS 제어부 N_Cnt가 각각 정전압 생성부 CP_P와 부전압 생성부 CP_N을 포함하는 것이다. 도 10의 반도체 집적 회로의 그 밖의 부분은, 도 1에 도시한 반도체 집적 회로와 완전히 동일하다.
우선, MOSLSI의 칩 Chip에 공급되는 전원 전압 Vdd를 베이스로 하여, 제어 스위치 Cnt_SW의 PMOS 제어부 P_Cnt의 정전압 생성부 CP_P는 전원 전압 Vdd보다도 높은 N웰 바이어스 전압 Vp_1을 생성한다. 생성된 높은 N웰 바이어스 전압 Vp_1은, 코어 CMOS 논리 회로 Core의 PMOSQp1의 N웰 N_Well에 공급된다. 또한, MOSLSI의 칩 Chip에 공급되는 접지 전압 Vss를 베이스로 하여, 제어 스위치 Cnt_SW의 NMOS 제어부 N_Cnt의 부전압 생성부 CP_N은 접지 전압 Vss보다도 낮은 P웰 바이어스 전압 Vn_1을 생성한다. 생성된 낮은 P웰 바이어스 전압 Vn_1은, 코어 CMOS 논리 회로 Core의 NMOSQn1의 P웰 P_Well에 공급된다. 그 결과, 도 10에 도시하는 MOSLSI의 칩 Chip의 외부 단자수는, 도 1에 도시한 MOSLSI의 칩 Chip의 외부 단자수보다도 삭감하는 것이 가능하게 된다. 또한, 정전압 생성부 CP_P와 부전압 생성부 CP_N은 차지펌프로 구성될 수 있지만, 스위칭 레귤레이터 등에 의한 DC·DC 컨버터로도 구성될 수도 있다.
<스탠바이 제어>
도 11은, 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도이다. 도 11에 도시하는 MOSLSI의 칩 Chip가, 도 1에 도시한 MOSLSI의 칩 Chip와 기본적으로 상위한 점은, 제어 스위치 Cnt_SW의 PMOS 제어부 P_Cnt와 NMOS 제어부 N_Cnt가 칩 외부로부터의 스탠바이 제어 신호 Stby에 의해 제어되는 것이다. 또한 PMOS 제어부 P_Cnt의 PMOS의 Qpc_3의 소스에는 N웰 바이어스 전압 Vp_1보다도 더 높은 N웰 스탠바이 전압 Vp_stby가 인가되고, NMOS 제어부 N_Cnt의 NMOS의 Qnc_3의 소스에는 P웰 바이어스 전압 Vn_1보다도 더 낮은 P웰 스탠바이 전압 Vn_stby가 인가되어 있다. 도 11의 반도체 집적 회로의 그 밖의 부분은, 도 1에 도시한 반도체 집적 회로와 완전히 동일하다.
코어 CMOS 논리 회로 Core의 비동작 기간에 코어 CMOS 논리 회로 Core의 PMOS의 Qp1과 NMOS의 Qn1의 스탠바이 리크 전류를 저감하고자 하는 경우에는, 칩 외부로부터 하이 레벨의 스탠바이 제어 신호 Stby가 인가된다. 하이 레벨의 스탠바이 제어 신호 Stby에 응답하여 PMOS 제어부 P_Cnt의 인버터 Inv_p1의 출력은 로우 레벨로 되므로, NAND 회로 NAND_p1, NAND_p2의 출력은 하이 레벨로 된다. PMOS 제어부 P_Cnt의 PMOS의 Qpc_1과 Qpc_2는 오프로 되고 PMOS의 Qpc_3은 온으로 되므로, 코어 CMOS 논리 회로 Core의 PMOS의 Qp1의 N웰 N_Well에는 N웰 바이어스 전압 Vp_1보다도 더 높은 전압의 N웰 스탠바이 전압 Vp_stby가 인가된다. 따라서, 코어 CMOS 논리 회로 Core의 PMOS의 Qp1의 임계값 전압은 초고레벨의 Vth로 되어, PMOS의 Qp1의 스탠바이 리크 전류를 대폭 저감할 수 있다. 하이 레벨의 스탠바이 제어 신호 Stby에 응답하여 NMOS 제어부 N_Cnt의 NOR 회로 NOR_n1, NOR_n2의 출력은 로우 레벨로 되고, NMOS 제어부 N_Cnt의 NMOS의 Qnc_1과 Qnc_2는 오프로 되며 NMOS의 Qnc_3은 온으로 된다. 따라서, 코어 CMOS 논리 회로 Core의 NMOS의 Qn1의 P웰 P_Well에는 P웰 바이어스 전압 Vn_1보다도 더 낮은 전압의 P웰 스탠바이 전압 Vn_stby가 인가된다. 따라서, 코어 CMOS 논리 회로 Core의 NMOS의 Qn1의 임계값 전압은 초고레벨의 Vth로 되어, NMOS의 Qn1의 스탠바이 리크 전류를 대폭 저감할 수 있다.
<복수의 코어의 제어>
도 12는, 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도이다. 도 12에 도시하는 MOSLSI의 칩 Chip가, 도 1에 도시한 MOSLSI의 칩 Chip와 기본적으로 상위한 점은, 우선 코어 CMOS 논리 회로가 복수의 코어 CMOS 논리 회로 Core1, 2로 구성되어 있는 것이다. 따라서, 제어 메모리도, 복수의 제어 메모리 Cnt_MM1, 2로 구성되어 있다. 제어 스위치 Cnt_SW의 PMOS 제어부도, 복수의 PMOS 제어부 P_Cnt1, 2로 구성되어 있다. 또한, 제어 스위치 Cnt_SW의 NMOS 제어부도, 복수의 NMOS 제어부 N_Cnt1, 2로 구성되어 있다. 도 12의 반도체 집적 회로의 그 밖의 부분은, 도 1에 도시한 반도체 집적 회로와 완전히 동일하다.
따라서, 복수의 제어 메모리 Cnt_MM1, 2의 출력 신호 Cnt_Sg1, 2가 서로 다른 레벨인 것으로 하면, 복수의 코어 CMOS 논리 회로 Core1, 2의 한쪽을 고 Vth에서 저 리크 전류·저소비 전력의 특성으로 제어하고, 다른 쪽을 저 Vth에서 고 리크 전류·초고속 동작의 특성으로 제어할 수 있다.
또한, 복수의 코어 CMOS 논리 회로 Core1, 2의 각각의 리크 전류를 측정하여, 리크 전류가 큰 쪽의 코어 CMOS 논리 회로에 대응하는 제어 메모리의 퓨즈 FS를 컷트함으로써, 이 코어 CMOS 논리 회로를 고 Vth에서 저 리크 전류·저소비 전력의 특성으로 변경하는 것이 가능하다.
<복수의 웰 바이어스 전압>
도 13은, 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도이다. 도 13에 도시하는 MOSLSI의 칩 Chip가, 도 1에 도시한 MOSLSI의 칩 Chip와 기본적으로 상위한 점은, 코어 CMOS 논리 회로 Core의 PMOS의 N웰에 인가되는 높은 웰 바이어스 전압과 NMOS의 P웰에 인가되는 낮은 웰 바이어스 전압이 각각 복수로부터 선택할 수 있는 것이다. 따라서, 제어 메모리도, 복수의 제어 메모리 Cnt_MM1, 2로 구성되어 있다. 도 13의 반도체 집적 회로의 그 밖의 부분은, 도 1에 도시한 반도체 집적 회로와 완전히 동일하다.
제어 스위치 Cnt_SW의 PMOS 제어부 P_Cnt에는, 전원 전압 Vdd와, 전원 전압 Vdd보다 약간 높은 N웰 제1 바이어스 전압 Vp_1과, N웰 제1 바이어스 전압 Vp_1보다 약간 높은 N웰 제2 바이어스 전압 Vp_2가 공급된다. 전원 전압 Vdd는 PMOS의 Qpc1의 소스에 인가되고, N웰 제1 바이어스 전압 Vp_1은 PMOS의 Qpc2의 소스에 인가되며, N웰 제2 바이어스 전압 Vp_2는 PMOS의 Qpc3의 소스에 인가되어 있다. PMOS의 Qpc1의 게이트는 NAND 회로 NAND_p1에 의해 제어되고, PMOS의 Qpc2의 게이트는 인버터 Inv_p2와 NAND 회로 NAND_p2에 의해 제어되며, PMOS의 Qpc3의 게이트는 인버터 Inv_p3과 NAND 회로 NAND_p3에 의해 제어된다.
제어 스위치 Cnt_SW의 NMOS 제어부 N_Cnt에는, 접지 전압 Vss와, 접지 전압 Vss보다 약간 낮은 P웰 제1 바이어스 전압 Vn_1과, P웰 제1 바이어스 전압 Vn_1보다 약간 낮은 P웰 제2 바이어스 전압 Vn_2가 공급된다. 접지 전압 Vss는 NMOS의 Qnc1의 소스에 인가되고, P웰 제1 바이어스 전압 Vn_1은 NMOS의 Qnc2의 소스에 인가되며, P웰 제2 바이어스 전압 Vn_2는 NMOS의 Qnc3의 소스에 인가되어 있다. NMOS의 Qnc1의 게이트는 AND 회로 AND_n1에 의해 제어되고, NMOS의 Qnc2의 게이트는 인버터 Inv_n2와 AND 회로 AND_n2에 의해 제어되며, NMOS의 Qnc3의 게이트는 인버터 Inv_p3과 AND 회로 AND_n3에 의해 제어된다.
또한, 제어 메모리 Cnt_MM1의 출력 신호 Cnt_Sg1은, PMOS 제어부 P_Cnt의 인버터 Inv_p2의 입력과 NAND 회로 NAND_p1과 NAND 회로 NAND_p3의 한쪽의 입력에 공급되어 있다. 마찬가지로 제어 메모리 Cnt_MM1의 출력 신호 Cnt_Sg1은, NMOS 제어부 N_Cnt의 인버터 Inv_n2의 입력과 AND 회로 AND_n1과 AND 회로 AND_n3의 한쪽의 입력에 공급되어 있다. 제어 메모리 Cnt_MM2의 출력 신호 Cnt_Sg2는, PMOS 제어부 P_Cnt의 인버터 Inv_p3의 입력과 NAND 회로 NAND_p1과 NAND 회로 NAND_p2의 다른 쪽의 입력에 공급되어 있다. 마찬가지로 제어 메모리 Cnt_MM2의 출력 신호 Cnt_Sg2는, NMOS 제어부 N_Cnt의 인버터 Inv_n3의 입력과 AND 회로 AND_n1과 AND 회로 AND_n2의 다른 쪽의 입력에 공급되어 있다.
따라서, 제어 메모리 Cnt_MM1의 출력 신호 Cnt_Sg1이 "1" 레벨, 제어 메모리 Cnt_MM2의 출력 신호 Cnt_Sg2가 "1" 레벨일 때에는, PMOS 제어부 P_Cnt의 PMOS의 Qpc_1이 온으로 되고, NMOS 제어부 P_Cnt의 NMOS의 Qnc_1이 온으로 된다. 따라서, 코어 CMOS 논리 회로 Core의 PMOSQp1의 N웰에는 온 상태의 Qpc_1을 통하여 전원 전압 Vdd가 인가되고, 코어 CMOS 논리 회로 Core의 NMOSQn1의 P웰에는 온 상태의 Qnc_1을 통하여 접지 전압 Vss가 인가된다.
또한, 제어 메모리 Cnt_MM1의 출력 신호 Cnt_Sg1이 "0" 레벨, 제어 메모리 Cnt_MM2의 출력 신호 Cnt_Sg2가 "1" 레벨일 때에는, PMOS 제어부 P_Cnt의 PMOS의 Qpc_2가 온으로 되고, NMOS 제어부 P_Cnt의 NMOS의 Qnc_2가 온으로 된다. 따라서, 코어 CMOS 논리 회로 Core의 PMOSQp1의 N웰에는 온 상태의 Qpc_2를 통하여 N웰 제1 바이어스 전압 Vp_1이 인가되고, 코어 CMOS 논리 회로 Core의 NMOSQn1의 P웰에는 온 상태의 Qnc_2를 통하여 P웰 제1 바이어스 전압 Vn_1이 인가된다. 그 결과, 코어 CMOS 논리 회로 Core의 임계값 전압은, 약간 높은 Vth로 변경될 수 있다.
또한, 제어 메모리 Cnt_MM1의 출력 신호 Cnt_Sg1이 "1" 레벨, 제어 메모리 Cnt_MM2의 출력 신호 Cnt_Sg2가 "0" 레벨일 때에는, PMOS 제어부 P_Cnt의 PMOS의 Qpc_3이 온으로 되고, NMOS 제어부 P_Cnt의 NMOS의 Qnc_3이 온으로 된다. 따라서, 코어 CMOS 논리 회로 Core의 PMOSQp1의 N웰에는 온 상태의 Qpc_3을 통하여 N웰 제2 바이어스 전압 Vp_2가 인가되고, 코어 CMOS 논리 회로 Core의 NMOSQn1의 P웰에는 온 상태의 Qnc_3을 통하여 P웰 제2 바이어스 전압 Vn_2가 인가된다. 그 결과, 코어 CMOS 논리 회로 Core의 임계값 전압은, 가장 높은 Vth로 변경될 수 있다.
<복수의 제어 메모리>
도 14는, 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도이다. 도 14에 도시하는 MOSLSI의 칩 Chip가, 도 1에 도시한 MOSLSI의 칩 Chip와 기본적으로 상위한 점은, 다음과 같다. 그것은, 코어 CMOS 논리 회로의 PMOSQp1과 NMOSQn1에 웰 바이어스 전압 Vp_1, Vn_1을 인가할지의 여부를, 제어 메모리 Cnt_MM_p, Cnt_MM_n으로 설정할 수 있도록 하고 있는 것이다. 도 14의 반도체 집적 회로의 그 밖의 부분은, 도 1에 도시한 반도체 집적 회로와 완전히 동일하다.
우선, 코어 CMOS 논리 회로의 PMOSQp1과 NMOSQn1에 웰 바이어스 전압 Vp_1, Vn_1을 인가할지의 여부를 독립적으로 설정할 수 있다는 이점을, 설명한다.
도 15는, 코어 CMOS 논리 회로의 NMOS의 임계값 전압 Vth(N)과 PMOS 임계값 전압의 절대값 |Vth(P)|의 변동에 의한 코어 CMOS 논리 회로의 전기적 특성의 변동을 제시하는 도면이다. 동일 도면의 횡축은 코어 CMOS 논리 회로의 NMOS의 임계값 전압 Vth(N)의 크기를 나타내고, 동일 도면의 종축은 코어 CMOS 논리 회로의 PMOS 임계값 전압의 절대값 |Vth(P)|의 크기를 나타내고 있다.
동일 도면의 횡축에서 코어 CMOS 논리 회로의 NMOS의 임계값 전압 Vth(N)이 하한값 L_lim(N) 이하로 저하하면, 코어 CMOS 논리 회로의 NMOS의 리크 전류가 현저하게 증대하여, LSI의 소비 전류가 설계 목표를 초과하게 된다. 반대로, 동일 도면의 횡축에서 코어 CMOS 논리 회로의 NMOS의 임계값 전압 Vth(N)이 상한값 H_lim(N) 이상으로 증가하면, 코어 CMOS 논리 회로의 NMOS의 지연 시간이 현저하게 증대하여, LSI의 동작 속도가 설계 목표에 미달성으로 된다.
동일 도면의 종축에서 코어 CMOS 논리 회로의 PMOS 임계값 전압의 절대값 |Vth(P)|가 하한값 L_lim(P) 이하로 저하하면, 코어 CMOS 논리 회로의 PMOS의 리크 전류가 현저하게 증대하여, LSI의 소비 전류가 설계 목표를 초과하게 된다. 반대로, 코어 CMOS 논리 회로의 PMOS 임계값 전압의 절대값 |Vth(P)|가 상한값 H_lim(P) 이상으로 증가하면, 코어 CMOS 논리 회로의 PMOS의 지연 시간이 현저하게 증대하여, LSI의 동작 속도가 설계 목표에 미달성으로 된다.
도 15에서, 4개의 정점 LL, ML, MM, ML을 가진 마름모꼴은, 코어 CMOS 논리 회로의 NMOS의 임계값 전압 Vth(N)과 PMOS 임계값 전압의 절대값 |Vth(P)|의 변동의 분포를 나타내고 있다. 왼쪽 아래의 정점 LL은, 코어 CMOS 논리 회로의 NMOS의 임계값 전압 Vth(N)과 PMOS 임계값 전압의 절대값 |Vth(P)|의 양쪽이 지나치게 낮은 것이다. 하한값 L_lim(P)의 선 상의 정점 ML은, NMOS의 임계값 전압 Vth(N)은 하한값 L_lim(N)을 초과하고 있지만, PMOS 임계값 전압의 절대값 |Vth(P)|가 정확히 하한값 L_lim(P)에 있는 것이다. 하한값 L_lim(N)의 선 상의 정점 LM은, PMOS 임계값 전압은 하한값 L_lim(P)를 초과하고 있지만, NMOS의 임계값 전압 Vth(N)이 정확히 하한값 L_lim(N)에 있는 것이다. 오른쪽 위의 정점 MM은, 코어 CMOS 논리 회로의 NMOS의 임계값 전압 Vth(N)과 PMOS 임계값 전압의 절대값 |Vth(P)|의 양쪽이 하한값 L_lim(N), 하한값 L_lim(P)를 초과하고 있는 것이다.
도 15에 도시한 4개의 정점 LL, ML, MM, ML을 가진 마름모꼴에서, 하한값 L_lim(N)의 왼쪽 혹은 하한값 L_lim(P) 하의 부분 BF에 존재하는 MOSLSI의 칩은, 본 발명의 이전에서는 리크 전류가 과대한 불량품으로서 파기되어 있었다. 그러나, 도 14에 도시하는 본 발명의 또 다른 하나의 실시 형태에 따르면, 부분 BF의 불량품을 2개의 제어 메모리 Cnt_MM_p, Cnt_MM_n에 의해 재생 칩 AF으로 변화시킬 수 있다.
즉, 코어 CMOS 논리 회로 Core의 PMOS 임계값 전압의 절대값 |Vth(P)|가 도 15의 하한값 L_lim(P)의 상측 혹은 그 이하의 칩에 관해서는, PMOS용의 제어 메모리 Cnt_MM_p의 퓨즈를 도 9의 스텝 94에서 컷트한다. 마찬가지로, 코어 CMOS 논리 회로 Core의 NMOS 임계값 전압 Vth(N)이 도 15의 하한값 L_lim(N)의 상측 혹은 그 이하의 칩에 관해서는, NMOS용의 제어 메모리 Cnt_MM_p의 퓨즈를 도 9의 스텝 94에서 컷트한다. PMOS용의 제어 메모리 Cnt_MM_p의 퓨즈가 컷트된 칩에 관해서는, 코어 CMOS 논리 회로 Core의 모든 PMOS의 평균적 임계값 전압의 절대값 |Vth(P)|가 저 Vth로부터 고 Vth로 변화된다. 마찬가지로, NMOS용의 제어 메모리 Cnt_MM_n의 퓨즈가 컷트된 칩에 관해서는, 코어 CMOS 논리 회로 Core의 모든 NMOS의 평균적 임계값 전압이 저 Vth로부터 고 Vth로 변화된다. 그 결과, 도 15의 마름모꼴의 불량품 부분 BF를, 2개의 제어 메모리 Cnt_MM_p, Cnt_MM_n을 사용함으로써, 양품 재생 칩 AF로 변화시킬 수 있다.
<리크 전류 모니터 회로>
도 16은, 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도이다. 도 16에 도시하는 MOSLSI의 칩 Chip가, 도 14에 도시한 MOSLSI의 칩 Chip와 기본적으로 상위한 점은, 다음과 같다. 그것은, 도 16의 (a)에 도시하는 바와 같이 LSI의 PMOS의 리크 전류의 측정을 용이하게 하는 PMOS 모니터 회로 Moni_PMOS와 NMOS의 리크 전류의 측정을 용이하게 하는 NMOS 모니터 회로 Moni_NMOS를 추가한 것이다. PMOS 모니터 회로 Moni_PMOS는, 도 16의 (b)에 도시하는 바와 같이, 드레인·소스 전류 경로가 병렬 접속된 복수의 PMOS에 의해 구성되어 있다. 또한, 병렬 접속된 복수의 PMOS의 게이트는 소스에 접속됨으로써, 게이트·소스 전압이 제로 볼트되어, PMOS의 Vgs=0Volt의 리크 전류의 측정을 용이하게 하고 있다. 병렬 접속된 복수의 PMOS의 소스와 드레인은, 외부 단자 T1_P, T2_P로서 LSI칩 외부에 도출되어 있다. 마찬가지로, NMOS 모니터 회로 Moni_NMOS 는, 도 16의 (c)에 도시하는 바와 같이, 드레인·소스 전류 경로가 병렬 접속된 복수의 NMOS에 의해 구성되어 있다. 또한, 병렬 접속된 복수의 NMOS의 게이트는 소스에 접속됨으로써, 게이트·소스 전압이 제로 볼트되어, NMOS의 Vgs=0Volt의 리크 전류의 측정을 용이하게 하고 있다. 병렬 접속된 복수의 NMOS의 드레인과 소스는, 외부 단자 T1_N, T2_N으로서 LSI칩 외부에 도출되어 있다. 다른 PMOS 모니터 회로 Moni_PMOS와 다른 NMOS 모니터 회로 Moni_NMOS로서는, 도 16의 (d)와 도 16의 (e)에 도시하는 바와 같이, 복수의 PMOS의 게이트와 복수의 NMOS의 게이트를, 외부 단자 T3_P, T3_N으로서 LSI칩 외부에 도출할 수도 있다. 도 16의 반도체 집적 회로의 그 밖의 부분은, 도 14에 도시한 반도체 집적 회로와 완전히 동일하다.
<입력 스위치 회로>
도 17은, 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도이다. 도 17에 도시하는 MOSLSI의 칩 Chip가, 도 16에 도시한 MOSLSI의 칩 Chip와 기본적으로 상위한 점은, 다음과 같다. 그것은, 도 17의 (a)에 도시하는 바와 같이 코어 CMOS 논리 회로 Core의 입력과 PMOS 모니터 회로 Moni_PMOS와 NMOS 모니터 회로 Moni_NMOS의 입력을 절환하는 입력 스위치 회로 In_SW1, In_SW2를, 추가한 것이다. 입력 스위치 회로 In_SW1, In_SW2의 입력 단자 In_11, In_12, In_21, In_22는, 코어 CMOS 논리 회로 Core의 입력과 PMOS 모니터 회로 Moni_PMOS와 NMOS 모니터 회로 Moni_NMOS의 입력에 공통으로 사용된다. 이들 입력 단자 In_11, In_12, In_21, In_22가 코어 CMOS 논리 회로 Core의 입력에 사용되는 경우에는, 선택 신호 SEL은 로우 레벨로 된다. 또한, 이들 입력 단자가 PMOS 모니터 회로 Moni_PMOS와 NMOS 모니터 회로 Moni_NMOS의 입력에 사용되는 경우에는, 선택 신호 SEL은 하이 레벨로 된다. 도 17의 (b)의 입력 스위치 회로 In_SW1에서는, 선택 신호 SEL이 로우 레벨인 경우에는, 각각 온 상태의 PMOSQp1_SW1과 NMOSQn2_SW1을 통하여 입력 스위치 회로 In_SW1의 입력 단자 In_11, In_12의 신호가 코어 CMOS 논리 회로 Core의 입력 In1, In2에 공급된다. 선택 신호 SEL이 하이 레벨인 경우에는, 각각 온 상태의 PMOSQp2_SW1과 NMOSQn1_SW1을 통하여 입력 스위치 회로 In_SW1의 입력 단자 In_11, In_12의 신호가 PMOS 모니터 회로 Moni_PMOS의 입력 T1_P, T2_P에 공급된다. 도 17의 (c)의 입력 스위치 회로 In_SW2에서는, 선택 신호 SEL이 로우 레벨인 경우에는, 각각 온 상태의 PMOSQp1_SW2와 NMOSQn2_SW2를 통하여 입력 스위치 회로 In_SW1의 입력 단자 In_21, In_22의 신호가 코어 CMOS 논리 회로 Core의 입력 In3, In4에 공급된다. 선택 신호 SEL이 하이 레벨인 경우에는, 각각 온 상태의 PMOSQp2_SW2와 NMOSQn1_SW2를 통하여 입력 스위치 회로 In_SW1의 입력 단자 In_21, In_22의 신호가 NMOS 모니터 회로 Moni_NMOS의 입력 T1_N, T2_N에 공급된다. 도 17의 반도체 집적 회로의 그 밖의 부분은, 도 16에 도시한 반도체 집적 회로와 완전히 동일하다.
도 18은, 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도이다. 도 18에 도시하는 MOSLSI의 칩 Chip가, 도 16에 도시한 MOSLSI의 칩 Chip와 기본적으로 상위한 점은, 다음과 같다. 그것은, 도 18의 (a)에 도시하는 바와 같이 PMOS 모니터 회로 Moni_PMOS의 입력과 NMOS 모니터 회로 Moni_NMOS의 입력을 절환하는 입력 스위치 회로 In_SW1을 추가한 것이다. 도 18의 (b)의 입력 스위치 회로 In_SW1에서는, 선택 신호 SEL이 하이 레벨인 경우에는, 각각 온 상태의 PMOSQp2_SW1과 NMOSQn1_SW1을 통하여 입력 스위치 회로 In_SW1의 입력 단자 In_11, In_12의 신호가 PMOS 모니터 회로 Moni_NMOS의 입력 T1_P, T2_P에 공급된다. 선택 신호 SEL이 로우 레벨인 경우에는, 각각 온 상태의 PMOSQp1_SW1과 NMOSQn2_SW1을 통하여 입력 스위치 회로 In_SW1의 입력 단자 In_11, In_12의 신호가 NMOS 모니터 회로 Moni_NMOS의 입력 T1_N, T2_N에 공급된다. 도 18의 반도체 집적 회로의 그 밖의 부분은, 도 16에 도시한 반도체 집적 회로와 완전히 동일하다.
<테스트 제어 신호>
도 19는, 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도이다. 도 19에 도시하는 MOSLSI의 칩 Chip가, 도 11에 도시한 MOSLSI의 칩 Chip와 기본적으로 상위한 점은, 다음과 같다. 그것은, 제어 메모리가 복수의 제어 메모리 Cnt_MM1, 2로 구성되어 있는 것, 및, 테스트 제어 신호 Test가 공급되어 있는 것이다. 테스트 제어 신호 Test에 의한 테스트는, 코어 CMOS 논리 회로 Core의 PMOS의 리크 전류가 큰지 작은지의 테스트와, 코어 CMOS 논리 회로 Core의 NMOS의 리크 전류가 큰지 작은지의 테스트이다. 코어 CMOS 논리 회로 Core의 PMOS의 리크 전류의 테스트에서는, 예를 들면, LSI 내부의 BIST(Built In Self-Test) 회로로부터 하이 레벨의 테스트 입력 신호가, 코어 CMOS 논리 회로 Core의 입력 In에 공급된다. 이 상태에서, 코어 CMOS 논리 회로 Core의 PMOSQp1의 리크 전류를, 예를 들면 도 8과 같은 외부 테스터 ATE에서 측정한다. 이 때, 하이 레벨의 테스트 제어 신호 Test에 응답하여 온인 PMOS 제어부의 PMOSQpc_3을 통하여 코어의 PMOSQp1의 N웰에 공급되는 N웰 테스트 전압 Vp_Test는, 전원 전압 Vdd의 레벨로 설정되어 있다. 또한, 하이 레벨의 테스트 제어 신호 Test에 응답하여 온인 NMOS 제어부의 NMOSQnc_3을 통하여 코어의 NMOSQn1의 P웰에 공급되는 P웰 테스트 전압 Vn_Test는, P웰 스탠바이 전압 Vn_stby와 대략 동일한 낮은 전압으로 설정되어 있다. 그 결과, 코어 CMOS 논리 회로 Core의 입력 In에 공급되는 하이 레벨의 테스트 입력 신호에 의해 온으로 되는 NMOSQn1의 전류를, 대폭 저감하는 것이 가능하게 된다. 이 상태의 코어 CMOS 논리 회로 Core의 PMOS의 리크 전류는, 전원 전압 Vdd와 접지 전압 Vss 사이에 전압을 인가하는 것보다 그 사이에 흐르는 전류로부터 측정하는 것이 가능하게 된다. 다음으로, 코어 CMOS 논리 회로 Core의 NMOS의 리크 전류의 테스트에서는, 예를 들면, LSI 내부의 BIST 회로로부터 로우 레벨의 테스트 입력 신호가, 코어 CMOS 논리 회로 Core의 입력 In에 공급된다. 이 상태에서, 코어 CMOS 논리 회로 Core의 NMOSQn1의 리크 전류를, 예를 들면 도 8과 같은 외부 테스터 ATE에서 측정한다. 이 때, 하이 레벨의 테스트 제어 신호 Test에 응답하여 온인 NMOS 제어부의 NMOSQnc_3을 통하여 코어의 NMOSQn1의 P웰에 공급되는 P웰 테스트 전압 Vn_Test는, 접지 전압 Vss의 레벨로 설정되어 있다. 또한, 하이 레벨의 테스트 제어 신호 Test에 응답하여 온인 PMOS 제어부의 PMOSQpc_3을 통하여 코어의 PMOSQp1의 N웰에 공급되는 N웰 테스트 전압 Vp_Test는, N웰 스탠바이 전압 Vp_stby와 대략 동일한 높은 전압으로 설정되어 있다. 그 결과, 코어 CMOS 논리 회로 Core의 입력 In에 공급되는 로우 레벨의 테스트 입력 신호에 의해 온으 로 되는 PMOSQp1의 전류를, 대폭 저감하는 것이 가능하게 된다. 이 상태의 코어 CMOS 논리 회로 Core의 NMOS의 리크 전류는, 전원 전압 Vdd와 접지 전압 Vss 사이에 전압을 인가하는 것보다 그 사이에 흐르는 전류로부터 측정하는 것이 가능하게 된다. 도 19의 반도체 집적 회로의 그 밖의 부분은, 도 11에 도시한 반도체 집적 회로와 완전히 동일하다.
도 20은, 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도이다. 도 20에 도시하는 MOSLSI의 칩 Chip가, 도 13에 도시한 MOSLSI의 칩 Chip와 기본적으로 상위한 점은, 다음과 같다. 그것은, 도 20에서는, 하이 레벨의 테스트 제어 신호 Test_0에 응답하여 제어 메모리 Cnt_MM1의 출력 신호 Cnt_Sg1이 "0" 레벨로 되고, 하이 레벨의 테스트 제어 신호 Test_1에 응답하여 제어 메모리 Cnt_MM2의 출력 신호 Cnt_Sg2가 "0" 레벨로 되는 것이다. 코어 CMOS 논리 회로 Core의 PMOS의 리크 전류의 테스트에서는, 예를 들면, LSI 내부의 BIST 회로로부터 하이 레벨의 테스트 입력 신호가, 코어 CMOS 논리 회로 Core의 입력 In에 공급된다. 이 때에는, 테스트 제어 신호 Test_0은 하이 레벨로 됨으로써 제어 메모리 Cnt_MM1의 출력 신호 Cnt_Sg1은 "0" 레벨로 되고, 테스트 제어 신호 Test_1은 로우 레벨로 됨으로써 제어 메모리 Cnt_MM2의 출력 신호 Cnt_Sg2가 "1" 레벨로 된다. 따라서, PMOS 제어부 P_Cnt에서 온 상태의 PMOS의 Qpc2를 통하여 코어 CMOS 논리 회로 Core의 PMOS의 Qp1의 N웰에 공급되는 N웰 제1 바이어스 전압 Vp_1의 레벨은, 대략 전원 전압 Vdd의 레벨로 설정된다. 한편, NMOS 제어부 N_Cnt에서 온 상태의 NMOS의 Qnc2를 통하여 코어 CMOS 논리 회로 Core의 NMOS의 Qn1의 P웰에 공 급되는 P웰 제1 바이어스 전압 Vn_1의 레벨은, 접지 전압 Vss보다도 낮은 레벨의 P웰 테스트 바이어스 전압 Vn_Test로 설정된다. 그 결과, 코어 CMOS 논리 회로 Core의 입력 In에 공급되는 하이 레벨의 테스트 입력 신호에 의해 온으로 되는 NMOSQn1의 전류를, 대폭 저감하는 것이 가능하게 된다. 이 상태의 코어 CMOS 논리 회로 Core의 PMOS의 리크 전류는, 전원 전압 Vdd와 접지 전압 Vss 사이에 전압을 인가하는 것보다 그 사이에 흐르는 전류로부터 측정하는 것이 가능하게 된다. 다음으로, 코어 CMOS 논리 회로 Core의 NMOS의 리크 전류의 테스트에서는, 예를 들면, LSI 내부의 BIST 회로로부터 로우 레벨의 테스트 입력 신호가, 코어 CMOS 논리 회로 Core의 입력 In에 공급된다. 이 때에는, 테스트 제어 신호 Test_0은 로우 레벨로 됨으로써 제어 메모리 Cnt_MM1의 출력 신호 Cnt_Sg1은 "1" 레벨로 되고, 테스트 제어 신호 Test_1은 하이 레벨로 됨으로써 제어 메모리 Cnt_MM2의 출력 신호 Cnt_Sg2가 "0" 레벨로 된다. 따라서, NMOS 제어부 N_Cnt에서 온 상태의 NMOS의 Qnc3을 통하여 코어 CMOS 논리 회로 Core의 NMOS의 Qn1의 P웰에 공급되는 P웰 제2 바이어스 전압 Vn_2의 레벨은, 접지 전압 Vss로 설정된다. 한편, PMOS 제어부 P_Cnt에서 온 상태의 PMOS의 Qpc3을 통하여 코어 CMOS 논리 회로 Core의 PMOS의 Qp1의 N웰에 공급되는 N웰 제2 바이어스 전압 Vp_2의 레벨은, 대략 전원 전압 Vdd보다도 높은 레벨의 N웰 테스트 바이어스 전압 Vp_Test의 레벨로 설정된다. 그 결과, 코어 CMOS 논리 회로 Core의 입력 In에 공급되는 로우 레벨의 테스트 입력 신호에 의해 온으로 되는 PMOSQp1의 전류를, 대폭 저감하는 것이 가능하게 된다. 이 상태의 코어 CMOS 논리 회로 Core의 NMOS의 리크 전류는, 전원 전압 Vdd와 접지 전 압 Vss 사이에 전압을 인가하는 것보다 그 사이에 흐르는 전류로부터 측정하는 것이 가능하게 된다. 도 20의 반도체 집적 회로의 그 밖의 부분은, 도 13에 도시한 반도체 집적 회로와 완전히 동일하다.
도 21은, 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도이다. 도 21에 도시하는 MOSLSI의 칩 Chip가, 도 14에 도시한 MOSLSI의 칩 Chip와 기본적으로 상위한 점은, 다음과 같다. 그것은, 도 21에서는, PMOS 제어부 P_Cnt와 NMOS 제어부 N_Cnt의 구성이 변경되어 있는 것, 및, 테스트 제어 신호 Vth_Test가 PMOS 제어부 P_Cnt와 NMOS 제어부 N_Cnt에 인가되어 있는 것이다. PMOS 제어부 P_Cnt는 인버터 Inv_p1, Inv_p2, NAND 회로 NAND_p, NOR 회로 NOR_p를 포함하며, NMOS 제어부 N_Cnt는 인버터 Inv_n1, Inv_n2, NAND 회로 NAND_n, NOR 회로 NOR_n을 포함하고 있다. 코어 CMOS 논리 회로 Core의 PMOS의 리크 전류의 측정과 NMOS의 리크 전류의 측정 시에는, 하이 레벨의 테스트 제어 신호 Vth_Test가 PMOS 제어부 P_Cnt와 NMOS 제어부 N_Cnt에 공급된다.
코어 CMOS 논리 회로 Core의 PMOS의 리크 전류의 테스트에서는, 예를 들면, LSI 내부의 BIST 회로로부터 하이 레벨의 테스트 입력 신호가, 코어 CMOS 논리 회로 Core의 입력 In에 공급된다. 따라서, PMOS 제어부 P_Cnt의 온 상태의 PMOS의 Qpc2를 통하여 코어 CMOS 논리 회로 Core의 PMOS의 Qp1의 N웰에 공급되는 N웰 제1 바이어스 전압 Vp_1의 레벨은, 대략 전원 전압 Vdd로 설정된다. 또한, NMOS 제어부 N_Cnt의 온 상태의 NMOS의 Qnc2를 통하여 코어 CMOS 논리 회로 Core의 NMOS의 Qn1의 P웰에 공급되는 P웰 제1 바이어스 전압 Vn_1의 레벨은, 접지 전압 Vss보다도 낮은 레벨로 설정된다. 그 결과, 코어 CMOS 논리 회로 Core의 입력 In에 공급되는 하이 레벨의 테스트 입력 신호에 의해 온으로 되는 NMOSQn1의 전류를, 대폭 저감하는 것이 가능하게 된다. 이 상태의 코어 CMOS 논리 회로 Core의 PMOS의 리크 전류는, 전원 전압 Vdd와 접지 전압 Vss 사이에 전압을 인가하는 것보다 그 사이에 흐르는 전류로부터 측정하는 것이 가능하게 된다. 다음으로, 코어 CMOS 논리 회로 Core의 NMOS의 리크 전류의 테스트에서는, 예를 들면, LSI 내부의 BIST 회로로부터 로우 레벨의 테스트 입력 신호가, 코어 CMOS 논리 회로 Core의 입력 In에 공급된다. 따라서, NMOS 제어부 N_Cnt의 온 상태의 NMOS의 Qnc2를 통하여 코어 CMOS 논리 회로 Core의 NMOS의 Qn1의 P웰에 공급되는 P웰 제1 바이어스 전압 Vn_1의 레벨은, 대략 접지 전압 Vss로 설정된다. 또한, PMOS 제어부 P_Cnt의 온 상태의 PMOS의 Qpc2를 통하여 코어 CMOS 논리 회로 Core의 PMOS의 Qp1의 N웰에 공급되는 N웰 제1 바이어스 전압 Vp_1의 레벨은, 전원 전압 Vdd보다도 높은 레벨로 설정된다. 또한, 그 결과, 코어 CMOS 논리 회로 Core의 입력 In에 공급되는 로우 레벨의 테스트 입력 신호에 의해 온으로 되는 PMOSQp1의 전류를, 대폭 저감하는 것이 가능하게 된다. 이 상태의 코어 CMOS 논리 회로 Core의 NMOS의 리크 전류는, 전원 전압 Vdd와 접지 전압 Vss 사이에 전압을 인가하는 것보다 그 사이에 흐르는 전류로부터 측정하는 것이 가능하게 된다. 도 21의 반도체 집적 회로의 그 밖의 부분은, 도 14에 도시한 반도체 집적 회로와 완전히 동일하다.
도 22는, 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도이다. 도 22에 도시하는 MOSLSI의 칩 Chip가, 도 21에 도시한 MOSLSI의 칩 Chip와 기본적으로 상위한 점은, 다음과 같다. 그것은, 도 22에서는, PMOS 제어부 P_Cnt에는 테스트 제어 신호 Vth_Test1이 공급되고, NMOS 제어부 N_Cnt에는 테스트 제어 신호 Vth_Test2가 공급되는 것이다.
코어 CMOS 논리 회로 Core의 PMOS의 리크 전류의 테스트에서는, 예를 들면, LSI 내부의 BIST 회로로부터 하이 레벨의 테스트 입력 신호가, 코어 CMOS 논리 회로 Core의 입력 In에 공급된다. 이 때에는, PMOS 제어부 P_Cnt에는 하이 레벨의 테스트 제어 신호 Vth_Test1이 공급되고, NMOS 제어부 N_Cnt에는 하이 레벨의 테스트 제어 신호 Vth_Test2가 공급된다. 따라서, PMOS 제어부 P_Cnt의 온 상태의 PMOS의 Qpc2를 통하여 코어 CMOS 논리 회로 Core의 PMOS의 Qp1의 N웰에 공급되는 N웰 제1 바이어스 전압 Vp_1의 레벨은, 대략 전원 전압 Vdd로 설정된다. 또한, NMOS 제어부 N_Cnt의 온 상태의 NMOS의 Qnc2를 통하여 코어 CMOS 논리 회로 Core의 NMOS의 Qn1의 P웰에 공급되는 P웰 제1 바이어스 전압 Vn_1의 레벨은, 접지 전압 Vss보다도 낮은 레벨로 설정된다. 그 결과, 코어 CMOS 논리 회로 Core의 입력 In에 공급되는 하이 레벨의 테스트 입력 신호에 의해 온으로 되는 NMOSQn1의 전류를, 대폭 저감하는 것이 가능하게 된다. 이 상태의 코어 CMOS 논리 회로 Core의 PMOS의 리크 전류는, 전원 전압 Vdd와 접지 전압 Vss 사이에 전압을 인가하는 것보다 그 사이에 흐르는 전류로부터 측정하는 것이 가능하게 된다. 다음으로, 코어 CMOS 논리 회로 Core의 NMOS의 리크 전류의 테스트에서는, 예를 들면, LSI 내부의 BIST 회로로부터 로우 레벨의 테스트 입력 신호가, 코어 CMOS 논리 회로 Core의 입력 In에 공급된다. 이 때에도, PMOS 제어부 P_Cnt에는 하이 레벨의 테스트 제어 신호 Vth_Test1이 공급되고, NMOS 제어부 N_Cnt에는 하이 레벨의 테스트 제어 신호 Vth_Test2가 공급된다. 따라서, NMOS 제어부 N_Cnt의 온 상태의 NMOS의 Qnc2를 통하여 코어 CMOS 논리 회로 Core의 NMOS의 Qn1의 P웰에 공급되는 P웰 제1 바이어스 전압 Vn_1의 레벨은, 대략 접지 전압 Vss로 설정된다. 또한, PMOS 제어부 P_Cnt의 온 상태의 PMOS의 Qpc2를 통하여 코어 CMOS 논리 회로 Core의 PMOS의 Qp1의 N웰에 공급되는 N웰 제1 바이어스 전압 Vp_1의 레벨은, 전원 전압 Vdd보다도 높은 레벨로 설정된다. 또한, 그 결과, 코어 CMOS 논리 회로 Core의 입력 In에 공급되는 로우 레벨의 테스트 입력 신호에 의해 온으로 되는 PMOSQp1의 전류를, 대폭 저감하는 것이 가능하게 된다. 이 상태의 코어 CMOS 논리 회로 Core의 NMOS의 리크 전류는, 전원 전압 Vdd와 접지 전압 Vss 사이에 전압을 인가하는 것보다 그 사이에 흐르는 전류로부터 측정하는 것이 가능하게 된다. 도 22의 반도체 집적 회로의 그 밖의 부분은, 도 21에 도시한 반도체 집적 회로와 완전히 동일하다.
<웨이퍼 테스트와 웨이퍼 프로세스>
도 23은, 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도이다. 도 23에 도시하는 MOSLSI의 칩 Chip가, 도 1에 도시한 MOSLSI의 칩 Chip와 기본적으로 상위한 점은, 다음과 같다. 그것은, 도 23에서는, 도 1과 마찬가지로 도 24의 (a)에 도시하는 바와 같이 MOSLSI의 임계값 전압 Vth가 하한 임계값 L_Lim 이하로 저하한 칩군 A의 퓨즈가 컷트될 뿐만 아니라, 도 24의 (b)에 도시하는 바와 같이 상한 임계값 H_Lim 이상으로 상승한 칩군 B의 퓨즈도 컷트된다. 그러나, MOSLSI의 임계값 전압 Vth가 상한 임계값 H_Lim 이상으로 상승한 칩군 B에 관해서는, 하기와 같이 제어된다. 우선, PMOS 제어부 Cnt_P의 전압 생성부 CP_P로부터 PMOS의 Qpc_2를 통하여 코어 CMOS 논리 회로 Core의 PMOSQp1의 N웰에 인가되는 N웰 바이어스 전압 Vp_1은 전원 전압 Vdd보다 약간 낮은 레벨로 변경된다. 또한, NMOS 제어부 Cnt_N의 전압 생성부 CP_N으로부터 NMOS의 Qnc_2를 통하여 코어 CMOS 논리 회로 Core의 NMOSQn1의 P웰에 인가되는 P웰 바이어스 전압 Vn_1은 접지 전압 Vss보다 약간 높은 레벨로 변경된다. 이 때의 도 23에 도시한 반도체 집적 회로의 각 부의 전압의 관계가, 도 25의 왼쪽의 컷트의 상태 C(B)로 도시되어 있다. 도 25는, 도 23에 도시한 반도체 집적 회로의 각 부의 전압의 관계를 도시하는 도면이다. 도 25의 왼쪽의 컷트의 상태 C(B)로 도시하는 바와 같이, PMOSQp1의 N웰 바이어스 전압 Vp_1은 소스의 전원 전압 Vdd보다도 약간 낮게 설정되고, NMOSQn1의 P웰 바이어스 전압 Vn_1은 소스의 접지 전압 Vss보다도 약간 높게 설정되어 있다. 그 결과, 코어 CMOS 논리 회로 Core의 PMOSQp1과 NMOSQn1의 임계값 전압은, 초고 Vth로부터 저하되어, 코어 CMOS 논리 회로 Core의 지연 시간은 과대한 상태로부터 적정한 상태로 변화된다. 도 24는, 도 23에 도시한 반도체 집적 회로의 임계값 전압 Vth의 분포를 설명하는 도면이다. 따라서, 도 24의 상한 임계값 H_Lim 이상으로 존재하는 칩군 B는, 상기한 제어에 의해, 재생 칩군 B_bv로 변화된다. 그 결과, MOSLSI의 칩의 코어 CMOS 논리 회로 Core의 모든 PMOS와 모든 NMOS의 평균적 임계값 전압 Vth가 상한 임계값 H_Lim 이하로 저하하여, 칩 전체의 지연 시간이 저감될 수 있다.
<온 칩의 리크 전류 측정과 경시 변화의 보상>
도 26은, 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도이다. 도 26에 도시하는 MOSLSI의 칩 Chip는, 코어 CMOS 논리 회로 Core의 PMOS와 NMOS의 리크 전류의 측정을 온 칩으로 가능하게 하는 것이다. 도 26에 도시하는 MOSLSI의 칩 Chip는, 웨이퍼 제조의 단계에서 도 8이나 도 9에 도시하는 바와 같이 코어 CMOS 논리 회로 Core의 PMOS와 NMOS의 리크 전류의 측정이 측정된다. 이 웨이퍼 제조의 단계에서의 리크 전류의 측정 결과에 따라서, 불휘발성 메모리 소자인 EEPROM의 제어 메모리 Cnt_MM1, MM2에 불휘발적인 프로그램이 행하여진다. 그 결과, 웨이퍼 제조의 단계에서의 코어 CMOS 논리 회로 Core의 PMOS와 NMOS의 임계값 전압의 변동이, 이미 설명한 바와 같이, 보상될 수 있다.
그러나, 코어 CMOS 논리 회로 Core의 PMOS와 NMOS의 임계값 전압의 값은, LSI의 장시간의 가혹한 스트레스에 의한 경시 변화에 의해 변동하는 것이다. 도 26에 도시하는 MOSLSI의 칩 Chip에서는, 불휘발성 메모리 소자인 EEPROM에 저장된 메인터넌스 프로그램에 따라서 제어 유닛 Cont는, 온 칩으로 정기적으로 코어 CMOS 논리 회로 Core의 PMOS와 NMOS의 리크 전류를 측정한다. PMOS의 리크 전류는 외부 전원 Ext_Vdd와 PMOS의 소스 사이에 접속된 제1 센스 회로 Idd_Sense에 의해 측정되고, NMOS의 리크 전류는 외부 접지 Ext_Vss와 NMOS의 소스 사이에 접속된 제2 센스 회로 Iss_Sense에 의해 측정될 수 있다. 제어 유닛 Cont는, 측정된 PMOS와 NMOS의 리크 전류가 과거의 값과 소정의 허용 범위 이상으로 변화하고 있는 경우에, 새로운 보상 데이터를 불휘발성 메모리 소자인 EEPROM의 제어 메모리 Cnt_MM1, MM2에 불휘발적으로 프로그램한다. 그 결과, LSI의 장시간의 가혹한 스트레스에 의한 경시 변화에 의한 코어 CMOS 논리 회로 Core의 PMOS와 NMOS의 임계값 전압의 변동이, 보상될 수 있다.
<내장 SRAM>
도 27은, 도 1 내지 도 26까지에서 설명한 코어 CMOS 논리 회로 Core와 함께 반도체 집적 회로의 칩에 형성되는 내장 SRAM을 도시하는 회로도이다. 도 27에서, 반도체 집적 회로의 칩 Chip의 내부의 내장 SRAM(스태틱 랜덤 액세스 메모리)은 n행과 m열에 매트릭스 형상으로 배치된 복수의 셀 Cell00…Cellnm을 포함하고 있다. 각 셀의 각각은, 1비트의 CMOS·SRAM 메모리 셀이다. 또한, 반도체 집적 회로의 칩 Chip는, SRAM의 특성 변동을 보상하기 위한 제어 메모리 Cnt_MM1, Cnt_MM2와, 제어 스위치 Cnt_SW를 포함하고 있다. 제어 스위치 Cnt_SW는, PMOS 제어부 P_Cnt와 NMOS 제어부 N_Cnt를 포함하고 있다.
<SRAM 메모리 셀의 구성>
예를 들면, 1비트의 SRAM 메모리 셀 Cell00은, 전원 전압 Vdd에 소스가 접속된 PMOS의 Qp1, Qp2와, 접지 전압 Vss에 소스가 접속된 NMOS의 Qn1, Qn2와, 워드선 WL0에 게이트가 접속된 NMOS의 Qn3, Qn4를 포함하고 있다. PMOS의 Qp1, Qp2는 한쌍의 부하 트랜지스터로서 동작하고, NMOS의 Qn1, Qn2는 한쌍의 구동 트랜지스터로서 동작하며, NMOS의 Qn3, Qn4는 한쌍의 전송 트랜지스터로서 동작한다. 부하 PMOS의 Qp1의 드레인과 구동 NMOS의 Qn1의 드레인은 한쪽의 기억 유지 노드 N1에 접속되고, 부하 PMOS의 Qp2의 드레인과 구동 NMOS의 Qn2의 드레인은 다른 쪽의 기억 유지 노드 N2에 접속되어 있다. 부하 PMOS의 Qp1의 게이트와 구동 NMOS의 Qn1 의 게이트는 다른 쪽의 기억 유지 노드 N2에 접속되고, 부하 PMOS의 Qp2의 게이트와 구동 NMOS의 Qn2의 게이트는 한쪽의 기억 유지 노드 N1에 접속되어 있다. 그 결과, 워드선 WL0이 비선택 레벨인 저레벨이고 한쌍의 전송 MOS 트랜지스터 Qn3, Qn4가 오프인 동안의 정보 유지 모드에서는, 한쌍의 기억 유지 노드 N1, N2의 기억 정보가 유지될 수 있다.
정보 기입 모드에서는, 워드선 WL0이 선택 레벨인 고레벨로 구동되고, 한쌍의 전송 MOS 트랜지스터 Qn3, Qn4가 온 상태로 된다. 한쌍의 데이터선 DL0, /DL0의 정보가 한쌍의 전송 MOS 트랜지스터 Qn3, Qn4를 통하여 한쌍의 기억 유지 노드 N1, N2에 기입된다.
정보 판독 모드에서도, 워드선 WL0이 선택 레벨인 고레벨로 구동되고, 한쌍의 전송 MOS 트랜지스터 Qn3, Qn4가 온 상태로 된다. 한쌍의 기억 유지 노드 N1, N2에 유지되어 있는 한쌍의 보유 데이터는 한쌍의 전송 MOS 트랜지스터 Qn3, Qn4를 통하여 한쌍의 데이터선 DL0, /DL0에 판독될 수 있다.
<SRAM 메모리 셀의 동작 한계>
도 28의 (a)는, SRAM 메모리 셀의 NMOS의 임계값 전압 Vth(N)과 PMOS의 임계값 전압의 절대값 |Vth(P)|의 변동에 의존하는 SRAM 메모리 셀의 전기적 특성을 도시하는 도면이다. 동일 도면의 횡축은 NMOS의 임계값 전압 Vth(N)을 나타내고, 동일 도면의 종축은 PMOS의 임계값 전압의 절대값 |Vth(P)|를 나타내고 있다. 또한, 동일 도면에는, SRAM 메모리 셀의 판독 동작의 한계선 Lim_Rd와 기입 동작의 한계선 Lim_Wr도 도시하고 있다. 또한, 동일 도면에서, 영역 Re1, Re2, Re3, Re4로 이 루어지는 마름모꼴은 SRAM 메모리 셀의 NMOS의 임계값 전압 Vth(N)과 PMOS의 임계값 전압의 절대값 |Vth(P)|의 변동의 분포를 도시하고 있다.
<판독 동작의 한계>
SRAM 메모리 셀의 임계값 전압의 분포가 도 28의 (a)의 판독 동작의 한계선 Lim_Rd 하에 위치하면 SRAM 메모리 셀로부터의 정상적인 판독이 가능하게 되고, SRAM 메모리 셀의 임계값 전압의 분포가 도 28의 (a)의 판독 동작의 한계선 Lim_Rd 상에 위치하면 SRAM 메모리 셀로부터의 정상적인 판독이 불가능하게 된다. SRAM 메모리 셀의 임계값 전압의 분포가 도 28의 (a)의 판독 동작의 한계선 Lim_Rd 상에 위치하는 것은, 영역 Re2나 영역 Re4와 같이 NMOS의 임계값 전압 Vth(N)이 지나치게 낮은 것에 대응하고 있다. 또한, 영역 Re4는 PMOS의 임계값 전압의 절대값 |Vth(P)|도 지나치게 낮은 상태로 되어 있고, 영역 Re2는 PMOS의 임계값 전압의 절대값 |Vth(P)|는 적절한 값으로 되어 있는 것이다. 영역 Re2나 영역 Re4와 같이 NMOS의 임계값 전압 Vth(N)이 지나치게 낮으면, SRAM 메모리 셀의 판독 동작에서 한쌍의 기억 유지 노드 N1, N2의 한쪽의 저레벨의 기억 정보의 파괴가 발생한다. 이것은, NMOS의 임계값 전압 Vth(N)의 저하에 의해, 한쌍의 전송 MOS 트랜지스터 Qn3, Qn4의 전류가 과대하게 되는 것에 기인한다. 즉, SRAM 메모리 셀의 판독 동작 시에 판독을 위한 센스 앰프의 바이어스 전압(통상은, 전원 전압 Vdd의 절반의 전압)으로부터의 전류가 전송 MOS 트랜지스터를 통하여 저레벨의 기억 유지 노드에 유입되므로, 저레벨의 기억 정보의 파괴가 발생하는 것이다. 따라서, 도 28의 (a)의 영역 Re2나 영역 Re4에서 판독 동작의 한계선 Lim_Rd 상에 위치하는 MOSLSI의 칩은, 본 발명의 이전에서는 불량품으로서 파기되어 있었다.
<기입 동작의 한계>
또한, SRAM 메모리 셀의 임계값 전압의 분포가 도 28의 (a)의 기입 동작의 한계선 Lim_Wr 상에 위치하면 SRAM 메모리 셀로부터의 정상적인 기입이 가능하게 되고, SRAM 메모리 셀의 임계값 전압의 분포가 도 28의 (a)의 기입 동작의 한계선 Lim_Wr 하에 위치하면 SRAM 메모리 셀로부터의 정상적인 기입이 불가능하게 된다. SRAM 메모리 셀의 임계값 전압의 분포가 도 28의 (a)의 기입 동작의 한계선 Lim_Wr 하에 위치하는 것은, 영역 Re3이나 영역 Re4와 같이 PMOS의 임계값 전압의 절대값 |Vth(P)|가 지나치게 낮은 것에 대응하고 있다. 또한, 영역 Re4는 NMOS의 임계값 전압 Vth(N)도 지나치게 낮은 상태로 되어 있고, 영역 Re3은 NMOS의 임계값 전압 Vth(N)은 적절한 값으로 되어 있는 것이다. 영역 Re3이나 영역 Re4와 같이 PMOS의 임계값 전압의 절대값 |Vth(P)|가 지나치게 낮으면, SRAM 메모리 셀의 기입 동작에서 기억 유지 노드에의 저레벨의 기입을 할 수 없게 된다. 이것은, PMOS의 임계값 전압의 절대값 |Vth(P)|의 저하에 의해, 한쌍의 부하 PMOSQp1, Qp2의 전류가 과대하게 되는 것에 기인한다. 즉, SRAM 메모리 셀의 기입 시에는 한쌍의 기억 유지 노드 N1, N2에, 한쌍의 전송 MOS 트랜지스터 Qn3, Qn4를 통하여 한쌍의 데이터선 DL0, /DL0의 정보가 전달된다. 특히, 저레벨측 정보가 전달됨으로써, SRAM 메모리 셀에 새로운 정보가 기입될 수 있다. 그러나, 한쌍의 부하 PMOSQp1, Qp2의 전류가 과대하게 됨으로써, 저레벨측 정보가 전달되지 않게 된다. 따라서, 도 28의 (a)의 영역 Re3이나 영역 Re4에서 기입 동작의 한계선 Lim_Wr 하에 위치하는 MOSLSI의 칩 은, 본 발명의 이전에서는 불량품으로서 파기되어 있었다.
<내장 SRAM을 위한 제어 메모리와 제어 스위치>
도 27에 도시하는 반도체 집적 회로의 칩 Chip에서는, SRAM의 특성 변동을 보상하기 위한 제어 메모리 Cnt_MM1, Cnt_MM2와 제어 스위치 Cnt_SW는, 매우 중요한 보상 기능을 실행한다.
도 27에 도시하는 반도체 집적 회로의 칩 Chip에서는, SRAM의 특성 변동을 보상하기 전에, 보상될 칩을 웨이퍼로부터 선별하는 것이다. 이 보상될 칩은, 도 28의 (a)의 영역 Re2, Re4에서 판독 동작의 한계선 Lim_Rd 상에 위치하는 저 임계값 전압 Vth(N)의 칩과, 도 28의 (a)의 영역 Re3, Re4에서 기입 동작의 한계선 Lim_Wr 하에 위치하는 저 임계값 전압 |Vth(P)|의 칩이다.
<내장 SRAM을 위한 제어 메모리에의 프로그램>
웨이퍼 선별에 의해 선별된 저 임계값 전압 Vth(N)의 칩의 제어 메모리 Cnt_MM2에는 NMOS 저 임계값 전압 정보가 불휘발적으로 프로그램되고, 웨이퍼 선별에 의해 선별된 저 임계값 전압 |Vth(P)|의 칩 제어 메모리 Cnt_MM1에는 PMOS 저 임계값 전압 정보가 불휘발적으로 프로그램된다. 이 저 임계값 전압 정보가 프로그램된 MOSLSI의 칩 Chip의 동작 개시의 초기 시에는, Cnt_MM1, Cnt_MM2의 출력 신호 Cnt_Sg1, Cnt_Sg2는 예를 들면 로우 레벨의 접지 전압 Vss(GND)로 된다.
<내장 SRAM을 위한 제어 스위치의 구성>
우선, PMOS 제어부 P_Cnt는, PMOS의 Qpc_1, PMOS의 Qpc_2, 인버터 Inv_p에 의해 구성되어 있다. PMOS 제어부 P_Cnt에서는, PMOS의 Qpc_1의 소스에는 전원 전 압 Vdd가 인가되고, PMOS의 Qpc_2의 소스에는 전원 전압 Vdd보다도 높은 N웰 바이어스 전압 Vp_1이 인가되어 있다. PMOS의 Qpc_1의 드레인과 PMOS의 Qpc_2의 드레인은, SRAM 메모리 셀의 부하 PMOSQp1, Qp2의 N웰 N_Well에 접속되어 있다.
또한, NMOS 제어부 N_Cnt는, NMOS의 Qnc_1, NMOS의 Qnc_2, 인버터 Inv_n에 의해 구성되어 있다. NMOS 제어부 N_Cnt에서는, NMOS의 Qnc_1의 소스에는 접지 전압 Vss가 인가되고, NMOS의 Qnc_2의 소스에는 접지 전압 Vss보다도 낮은 P웰 바이어스 전압 Vn_1이 인가된다. NMOS의 Qnc_1의 드레인과 NMOS의 Qnc_2의 드레인은, SRAM 메모리 셀의 구동 NMOSQn1, Qn2, 전송 NMOSQn3, Qn4의 P웰 P_Well에 접속되어 있다.
<내장 SRAM을 위한 제어 스위치에 의한 기판 바이어스 전압의 제어>
제어 메모리 Cnt_MM1, 2의 출력 신호 Cnt_Sg1, 2가 하이 레벨로 되면, PMOS 제어부 P_Cnt의 PMOS의 Qpc_1이 온으로 되고 NMOS 제어부 N_Cnt의 NMOS의 Qnc_1이 온으로 된다. 그러면, 전원 전압 Vdd가 SRAM 메모리 셀의 부하 PMOSQp1, Qp2의 N웰 N_Well에 PMOS 기판 바이어스 전압 Vbp로서 인가되고, 접지 전압 Vss가 SRAM 메모리 셀의 구동 NMOSQn1, Qn2, 전송 NMOSQn3, Qn4의 P웰 P_Well에 NMOS 기판 바이어스 전압 Vbn으로서 인가된다. 한편, SRAM 메모리 셀의 부하 PMOSQp1, Qp2의 소스와 구동 NMOSQn1, Qn2의 소스에는, 전원 전압 Vdd와 접지 전압 Vss가 각각 공급되어 있다. 따라서, SRAM 메모리 셀의 부하 PMOSQp1, Qp2의 소스와 N웰 N_Well에는 전원 전압 Vdd가 공통으로 인가되고, SRAM 메모리 셀의 구동 NMOSQn1, Qn2의 소스와 P웰 P_Well에는 접지 전압 Vss가 공통으로 인가되어 있다.
제어 메모리 Cnt_MM1의 출력 신호 Cnt_Sg1이 하이 레벨로부터 로우 레벨로 되면, PMOS 제어부 P_Cnt의 PMOS의 Qpc_2가 온으로 된다. 그러면, 전원 전압 Vdd보다도 높은 N웰 바이어스 전압 Vp_1이, SRAM 메모리 셀의 부하 PMOSQp1, Qp2의 N웰 N_Well에 PMOS 기판 바이어스 전압 Vbp로서 인가된다. SRAM 메모리 셀의 부하 PMOSQp1, Qp2의 소스에는 전원 전압 Vdd가 인가되어 있으므로, SRAM 메모리 셀의 부하 PMOSQp1, Qp2의 소스에 인가된 전원 전압 Vdd에 대하여, N웰 N_Well에 인가되어 있는 높은 N웰 바이어스 전압 Vp_1은 역 바이어스로 된다. 그 결과, SRAM 메모리 셀의 부하 PMOSQp1, Qp2는, 저 임계값 전압으로부터 고 임계값 전압 |Vth(P)|로 제어될 수 있다.
제어 메모리 Cnt_MM2의 출력 신호 Cnt_Sg2가 하이 레벨로부터 로우 레벨로 되면, NMOS 제어부 N_Cnt의 NMOS의 Qnc_2가 온으로 된다. 그러면, 접지 전압 Vss보다도 낮은 P웰 바이어스 전압 Vn_1이, 구동 NMOSQn1, Qn2, 전송 NMOSQn3, Qn4의 P웰 P_Well에 NMOS 기판 바이어스 전압 Vbn으로서 인가된다. SRAM 메모리 셀의 구동 NMOSQn1, Qn2의 소스에는 접지 전압 Vss가 인가되어 있으므로, SRAM 메모리 셀의 구동 NMOSQn1, Qn2의 소스에 인가된 접지 전압 Vss에 대하여, P웰 P_Well에 인가되어 있는 낮은 P웰 바이어스 전압 Vn_1은 역 바이어스로 된다. 그 결과, SRAM 메모리 셀의 구동 NMOSQn1, Qn2, 전송 NMOSQn3, Qn4는, 저 임계값 전압으로부터 고 임계값 전압 Vth(N)으로 제어될 수 있다.
도 29는, 제어 메모리 Cnt_MM1, 2의 출력 신호 Cnt_Sg1, 2의 레벨 변화에 의해, SRAM 메모리 셀의 부하 PMOSQp1, Qp2의 PMOS 기판 바이어스 전압 Vbp와 SRAM 메모리 셀의 구동 NMOSQn1, Qn2, 전송 NMOSQn3, Qn4의 NMOS 기판 바이어스 전압 Vbn의 변화를 도시하는 도면이다. 도 29의 왼쪽으로부터 오른쪽으로 변화됨으로써, SRAM 메모리 셀의 부하 PMOSQp1, Qp2는 저 임계값 전압으로부터 고 임계값 전압 |Vth(P)|로 제어되고, SRAM 메모리 셀의 구동 NMOSQn1, Qn2, 전송 NMOSQn3, Qn4는, 저 임계값 전압으로부터 고 임계값 전압 Vth(N)으로 제어될 수 있다.
도 30은, 제어 메모리 Cnt_MM1, 2의 출력 신호 Cnt_Sg1, 2의 레벨 변화에 의해 도 28의 (a)에서 판독 동작의 한계선 Lim_Rd와 기입 동작의 한계선 Lim_Wr에 근접한 영역 Re2, Re3, Re4에 대응하는 칩 Chip2, Chip3, Chip4에 인가되는 기판 바이어스 전압 Vbp, Vbn을 도시하는 도면이다. 도 28의 (a)에서 판독 동작의 한계선 Lim_Rd와 기입 동작의 한계선 Lim_Wr에 근접하고 있지 않은 영역 Re1에 대응하는 칩 Chip1에서는, NMOS의 임계값 전압 Vth(N)과 PMOS의 임계값 전압의 절대값 |Vth(P)|는 적절한 값으로 되어 있다. 따라서, 영역 Re1에 대응하는 칩 Chip1에서는, PMOS 기판 바이어스 전압 Vbp는 전원 전압 Vdd로 설정되고, NMOS 기판 바이어스 전압 Vbn은 접지 전압 Vss로 설정되어 있다. 도 28의 (a)에서 판독 동작의 한계선 Lim_Rd에 근접한 영역 Re2, Re4에 대응하는 칩 Chip2, Chip4에서는, NMOS의 임계값 전압 Vth(N)이 저 임계값 전압의 상태로 되어 있다. 이들 칩 Chip2, Chip4에서는, 제어 메모리 Cnt_MM2의 출력 신호 Cnt_Sg2가 로우 레벨로 된다. 따라서, 접지 전압 Vss보다도 저레벨(-0.5V)의 NMOS 기판 바이어스 전압 Vbn이 인가되는 SRAM 메모리 셀의 구동 NMOSQn1, Qn2, 전송 NMOSQn3, Qn4는, 저 임계값 전압으로부터 고 임계값 전압 Vth(N)으로 제어될 수 있다. 도 28의 (a)에서 기입 동작의 한 계선 Lim_Wr에 근접한 영역 Re3, Re4에 대응하는 칩 Chip3, Chip4에서는, PMOS의 임계값 전압의 절대값 |Vth(P)|가 저 임계값 전압의 상태로 되어 있다. 이들 칩 Chip3, Chip4에서는, 제어 메모리 Cnt_MM1의 출력 신호 Cnt_Sg1이 로우 레벨로 된다. 따라서, 전원 전압 Vdd(1.2V)보다도 고 레벨(1.7V)의 PMOS 기판 바이어스 전압 Vbp가 인가되는 SRAM 메모리 셀의 부하 PMOSQp1, Qp2는, 저 임계값 전압으로부터 고 임계값 전압 |Vth(P)|로 제어될 수 있다.
도 28의 (b)는, 도 30에서 설명한 제어 메모리 Cnt_MM1, 2와 제어 스위치 Cnt_SW를 이용한 칩에의 기판 바이어스 전압의 인가에 의해, 칩의 동작 시의 실효적인 임계값 전압이 적정한 값으로 제어되는 결과, MOSLSI의 제조 수율이 향상하는 모양을 도시하는 도면이다. 동일 도면에 도시하는 바와 같이, 도 28의 (a)에서 판독 동작의 한계선 Lim_Rd에 근접한 영역 Re2, Re4에 대응하는 칩 Chip2, Chip4에서는, 동작 개시 후에 NMOS의 임계값 전압 Vth(N)은 실효적으로 ΔVth(N) 증가한다. 따라서, Chip2, Chip4의 모든 SRAM 메모리 셀은, 정상적인 판독 동작을 행하는 것이 가능하게 된다. 또한, 도 28의 (a)에서 기입 동작의 한계선 Lim_Wr에 근접한 영역 Re3, Re4에 대응하는 칩 Chip3, Chip4에서는, 동작 개시 후에 PMOS의 임계값 전압의 절대값 |Vth(P)|는 실효적으로 Δ|Vth(P)| 증가한다. 따라서, Chip3, Chip4의 모든 SRAM 메모리 셀은, 정상적인 기입 동작을 행하는 것이 가능하게 된다.
이상 본 발명자에 의해 이루어진 발명을 실시 형태에 근거하여 구체적으로 설명하였지만, 본 발명은 그것에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러 가지 변경 가능한 것은 물론이다.
예를 들면, 본 발명은 시스템 LSI에도 적용할 수도 있다.
<시스템 LSI>
도 31은, 칩 내부에 CPU 코어 CPU_Core와 로직 코어 Logic_Core와 SRAM 코어 SRAM_Core와 아날로그 코어 Analog_Core를 포함하는 시스템 LSI를 도시하는 도면이다. 이들 4개의 코어는, 각각, CMOS로 구성되어 있다.
왼쪽 위의 CPU 코어 CPU_Core와 오른쪽 위의 로직 코어 Logic_Core에서는, 도 1 내지 도 26까지에서 설명한 코어 CMOS 논리 회로 Core와 마찬가지로, 작은 오버헤드로 MOS 트랜지스터의 임계값 전압의 변동을 보상할 수 있다.
왼쪽 아래의 SRAM 코어 SRAM_Core에서는, 도 27로부터 도 30까지에서 설명한 SRAM 코어와 마찬가지로, 내장 SRAM을 높은 제조 수율로 제조 가능하게 할 수 있다. 또한, 내장 SRAM의 판독 동작과 기입 동작의 불량의 원인으로 되는 구동 NMOS, 부하 PMOS, 전송 NMOS의 각 임계값 전압의 변동을 보상할 수도 있다.
오른쪽 아래의 아날로그 코어 Analog_Core는, 예를 들면 CMOS 증폭기나 CMOS 발진기를 포함한다. 불휘발성 메모리로서의 EEPROM4의 제어 메모리 Cnt_MM1, MM2에 저장된 제어 정보에 의해, 아날로그 코어 Analog_Core의 PMOS 기판 바이어스 전압과 NMOS 기판 바이어스 전압을 조정할 수 있다. 따라서, 아날로그 코어 Analog_Core의 CMOS 증폭기나 CMOS 발진기의 PMOS와 NMOS의 임계값 전압의 변동을 보상할 수 있으므로, CMOS 증폭기나 CMOS 발진기의 전기적 특성을 고정밀도로 설정할 수 있다. 오른쪽 아래의 아날로그 코어 Analog_Core는, 아날로그 신호를 디지 털 신호로 변환하는 A/D 변환기와, 디지털 신호를 아날로그 신호로 변환하는 D/A 변환기를 포함할 수 있다. 이들 변환기의 PMOS와 NMOS의 임계값 전압의 변동을 보상할 수 있으므로, A/D 변환이나 D/A 변환의 변환 정밀도를 향상할 수 있다.
<SOI 디바이스>
도 32는, 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로의 단면 구조를 도시하는 도면이다. 도 32에 도시하는 MOSLSI는, SOI 구조를 채용하고 있다. 또한, SOI는, Silicon-On-Insulator의 약칭이다.
도 32에 도시하는 바와 같이, SOI 구조는, 예를 들면 P형의 실리콘 기판 P_Sub를 하층에 갖는다. 하층의 실리콘 기판 P_Sub의 표면에는 N웰 N_Well과 P웰 P_Well이 형성된다. 또한, N웰 N_Well과 P웰 P_Well 사이에는, 절연물 소자 분리 영역으로서의 STI층이 형성되어 있다. 또한, STI는, Shallow Trench Isolation의 약칭이다.
N웰 N_Well과 P웰 P_Well이 형성된 실리콘 기판 P_Sub의 표면에는, 얇은 절연막(Insulator)이 형성되어 있다.
이 얇은 절연막(Insulator) 상에는, 실리콘(Silicon)층이 형성된다. 실리콘층의 왼쪽에는, PMOSQp1의 고불순물 농도의 P형 소스 영역과 P형 드레인 영역과 초저 도즈량으로 제어된 N형 채널 영역이 형성된다. 실리콘층의 오른쪽에는, NMOSQn1의 고불순물 농도의 N형 소스 영역과 N형 드레인 영역과 초저 도즈량으로 제어된 P형 채널 영역이 형성된다.
얇은 절연막으로서의 산화막은, 실리콘층에 매립되어 있으므로, 얇은 절연막 은 매립 산화막(Buried Oxide, BOX)이라고 불린다. PMOSQp1의 초저 도즈량으로 제어된 N형 채널 영역은 완전히 공핍화되고, NMOSQn1의 초저 도즈량으로 제어된 P형 채널 영역도 완전히 공핍화된다. 따라서, PMOSQp1과 NMOSQn1은, 완전 공핍화(fully-depleted, FD)의 SOI 트랜지스터이다. 이 완전 공핍화 SOI 트랜지스터의 PMOSQp1과 NMOSQn1의 임계값 전압은, 백 게이트라고 불리는 얇은 절연막의 바로 하의 N웰 N_Well과 P웰 P_Well의 기판 바이어스 전압에 의해 제어될 수 있다. 이러한, BOX FD-SOI 트랜지스터는 드레인과 웰 사이의 접합 용량을 대폭 삭감할 수 있으므로, 고속·저소비 전력의 MOSLSI에 최적이다.
또한, 본 발명은 시스템 LSI 이외에도, 마이크로 프로세서나 베이스밴드 신호 처리 LSI의 여러 가지의 용도의 반도체 집적 회로를 높은 제조 수율로 제조함과 함께 액티브 모드에서의 신호 처리의 동작 소비 전력과 신호 지연량의 변동을 경감할 때에 널리 적용할 수 있다.
도 1은 MOS 트랜지스터의 기판으로서의 웰에의 바이어스 제어에 의해 LSI의 칩 간의 변동의 보상을 가능하게 하는 본 발명의 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도.
도 2는 도 1에 도시한 LSI의 칩의 제어 메모리의 구성의 예를 도시하는 회로도.
도 3은 도 1에 도시한 반도체 집적 회로의 각 부의 전압의 관계를 도시하는 도면.
도 4는 제조된 MOSLSI의 임계값 전압의 분포를 설명하는 도면.
도 5는 제어 메모리와 제어 스위치를 LSI 칩 내부에서 코어 CMOS 논리 회로의 주변에 배치한 레이아웃을 도시하는 도면.
도 6은 도 1의 제어 스위치에 대응하는 복수의 제어 스위치를 LSI 칩 내부에서 코어 CMOS 논리 회로의 내부에 배치한 레이아웃을 도시하는 도면.
도 7은 도 1의 제어 스위치에 대응하는 복수의 제어 스위치를 LSI 칩 내부에서 코어 CMOS 논리 회로의 내부에 배치한 다른 레이아웃을 도시하는 도면.
도 8은 도 1에 도시하는 LSI의 칩을 다수개 포함하는 웨이퍼 테스트를 설명하는 도면.
도 9는 웨이퍼 테스트와 웨이퍼 프로세스의 플로우를 포함하는 반도체 집적 회로의 제조 방법을 설명하는 도면.
도 10은 본 발명의 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시 하는 회로도.
도 11은 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도.
도 12는 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도.
도 13은 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도.
도 14는 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도.
도 15는 코어 CMOS 논리 회로의 NMOS의 임계값 전압과 PMOS 임계값 전압의 절대값의 변동에 의한 코어 CMOS 논리 회로의 전기적 특성의 변동을 도시하는 도면.
도 16은 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도.
도 17은 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도.
도 18은 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도.
도 19는 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도.
도 20은 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도.
도 21은 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도.
도 22는 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도.
도 23은 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도.
도 24는 도 23에 도시한 반도체 집적 회로의 임계값 전압의 분포를 설명하는 도면.
도 25는 도 23에 도시한 반도체 집적 회로의 각 부의 전압의 관계를 도시하는 도면.
도 26은 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로를 도시하는 회로도.
도 27은 도 1 내지 도 26까지에서 설명한 코어 CMOS 논리 회로와 함께 반도체 집적 회로의 칩에 형성되는 내장 SRAM을 도시하는 회로도.
도 28은 SRAM 메모리 셀의 NMOS의 임계값 전압과 PMOS의 임계값 전압의 절대값의 변동에 의존하는 SRAM 메모리 셀의 전기적 특성을 도시하는 도면.
도 29는 제어 메모리의 출력 신호의 레벨 변화에 의해, SRAM 메모리 셀의 부하 PMOS의 PMOS 기판 바이어스 전압과 SRAM 메모리 셀의 구동 NMOS, 전송 NMOS의 NMOS 기판 바이어스 전압의 변화를 도시하는 도면.
도 30은 제어 메모리의 출력 신호의 레벨 변화에 의해 판독 동작의 한계선과 기입 동작의 한계선에 근접한 영역에 대응하는 칩에 인가되는 기판 바이어스 전압을 도시하는 도면.
도 31은 칩 내부에 CPU 코어와 로직 코어와 SRAM 코어와 아날로그 코어를 포함하는 시스템 LSI를 도시하는 도면.
도 32는 본 발명의 또 다른 하나의 실시 형태에 따른 반도체 집적 회로의 단면 구조를 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
Chip : 칩
Core : 코어
Qp1 : PMOS
Qn1 : NMOS
N_Well : N웰
P_Well : P웰
Cnt_MM : 제어 메모리
Cnt_SW : 제어 스위치
P_Cnt : PMOS 제어부
N_Cnt : NMOS 제어부
Qpc1, Qpc2 : PMOS
Qnc1, Qnc2 : NMOS
Vdd : 전원 전압
Vss : 접지 전압
Vp_1 : N웰 바이어스 전압
Vn_1 : P웰 바이어스 전압
Vbp : PMOS 기판 바이어스 배선
Vbn : NMOS 기판 바이어스 배선

Claims (22)

  1. 액티브 모드 동안에 입력 신호를 처리하는 CMOS 회로와,
    상기 CMOS 회로의 PMOS의 N웰과 NMOS의 P웰에 PMOS 기판 바이어스 전압과 NMOS 기판 바이어스 전압을 각각 공급하는 제어 스위치와,
    적어도 상기 액티브 모드 동안에 상기 제어 스위치로부터 상기 CMOS 회로의 상기 PMOS의 상기 N웰과 상기 NMOS의 상기 P웰에 상기 PMOS 기판 바이어스 전압과 상기 NMOS 기판 바이어스 전압을 각각 공급할지의 여부를 나타내는 제어 정보를 저장하는 제어 메모리를 포함하는 반도체 집적 회로.
  2. 제1항에 있어서,
    상기 제어 메모리는 불휘발성 메모리이고,
    상기 CMOS 회로의 상기 PMOS와 상기 NMOS 중 적어도 한쪽의 임계값 전압이 낮은지 높은지의 판별 정보를, 상기 제어 메모리의 상기 불휘발성 메모리에 저장 가능한 반도체 집적 회로.
  3. 제2항에 있어서,
    상기 CMOS 회로의 상기 PMOS의 소스에 제1 동작 전압이 공급되고, 상기 NMOS의 소스에 제2 동작 전압이 공급되며,
    상기 제1 동작 전압보다도 고 레벨인 상기 PMOS 기판 바이어스 전압을 발생 하는 제1 전압 발생부와,
    상기 제2 동작 전압보다도 저 레벨인 상기 NMOS 기판 바이어스 전압을 발생하는 제2 전압 발생부를 포함하는 반도체 집적 회로.
  4. 제2항에 있어서,
    상기 CMOS 회로의 상기 PMOS의 소스에 제1 동작 전압이 공급되고, 상기 NMOS의 소스에 제2 동작 전압이 공급되며,
    상기 제1 동작 전압에 대하여 역 바이어스의 상기 PMOS 기판 바이어스 전압보다도 더 높은 N웰 스탠바이 전압을, 스탠바이 모드 동안에, 상기 제어 스위치가 상기 PMOS의 상기 N웰에 인가하는 것이고,
    상기 제2 동작 전압에 대하여 역 바이어스의 상기 NMOS 기판 바이어스 전압보다도 더 낮은 P웰 스탠바이 전압을, 상기 스탠바이 모드 동안에, 상기 제어 스위치가 상기 NMOS의 상기 P웰에 인가하는 것인 반도체 집적 회로.
  5. 제2항에 있어서,
    상기 CMOS 회로의 상기 PMOS의 소스에 제1 동작 전압이 공급되고, 상기 NMOS의 소스에 제2 동작 전압이 공급되며,
    상기 CMOS 회로의 상기 PMOS의 상기 소스에 공급되는 상기 제1 동작 전압에 대하여 상기 N웰에 공급되는 상기 PMOS 기판 바이어스 전압은 역 바이어스로 설정되고, 상기 CMOS 회로의 상기 NMOS의 상기 소스에 공급되는 상기 제2 동작 전압에 대하여 상기 P웰에 공급되는 상기 NMOS 기판 바이어스 전압은 역 바이어스로 설정되며,
    상기 제1 동작 전압보다도 높은 레벨로 설정된 상기 PMOS 기판 바이어스 전압이 상기 N웰에 공급됨으로써, 상기 N웰을 갖는 상기 PMOS는 고 임계값 전압에서 저 리크 전류의 상태로 제어되고, 상기 제2 동작 전압보다도 낮은 레벨로 설정된 상기 NMOS 기판 바이어스 전압이 상기 P웰에 공급됨으로써, 상기 P웰을 갖는 상기 NMOS는 고 임계값 전압에서 저 리크 전류의 상태로 제어되는 반도체 집적 회로.
  6. 제2항에 있어서,
    상기 CMOS 회로의 상기 PMOS의 소스에 제1 동작 전압이 공급되고, 상기 NMOS의 소스에 제2 동작 전압이 공급되며,
    상기 CMOS 회로의 상기 PMOS의 상기 소스에 공급되는 상기 제1 동작 전압에 대하여 상기 N웰에 공급되는 상기 PMOS 기판 바이어스 전압은 순 바이어스로 설정되고, 상기 CMOS 회로의 상기 NMOS의 상기 소스에 공급되는 상기 제2 동작 전압에 대하여 상기 P웰에 공급되는 상기 NMOS 기판 바이어스 전압은 순 바이어스로 설정되며,
    상기 제1 동작 전압보다도 낮은 레벨로 설정된 상기 PMOS 기판 바이어스 전압이 상기 N웰에 공급됨으로써, 상기 N웰을 갖는 상기 PMOS는 저 임계값 전압에서 고 리크 전류의 상태로 제어되고, 상기 제2 동작 전압보다도 높은 레벨로 설정된 상기 NMOS 기판 바이어스 전압이 상기 P웰에 공급됨으로써, 상기 P웰을 갖는 상기 NMOS는 저 임계값 전압에서 고 리크 전류의 상태로 제어되는 반도체 집적 회로.
  7. 제2항에 있어서,
    상기 제어 스위치는, 상기 CMOS 회로의 상기 PMOS의 상기 N웰에 상기 PMOS 기판 바이어스 전압을 공급하는 제1 제어 스위치와, 상기 CMOS 회로의 상기 NMOS의 상기 P웰에 상기 NMOS 기판 바이어스 전압을 공급하는 제2 제어 스위치를 포함하며,
    상기 제어 메모리는, 적어도 상기 액티브 모드 동안에 상기 제1 제어 스위치로부터 상기 CMOS 회로의 상기 PMOS의 상기 N웰에 상기 PMOS 기판 바이어스 전압을 공급할지의 여부를 나타내는 제1 제어 정보를 저장하는 제1 제어 메모리와, 적어도 상기 액티브 모드 동안에 상기 제2 제어 스위치로부터 상기 CMOS 회로의 상기 NMOS의 상기 P웰에 상기 NMOS 기판 바이어스 전압을 공급할지의 여부를 나타내는 제2 제어 정보를 저장하는 제2 제어 메모리를 포함하는 반도체 집적 회로.
  8. 제2항에 있어서,
    상기 CMOS 회로의 상기 PMOS의 PMOS 리크 전류 특성과 상기 NMOS의 NMOS 리크 전류 특성을 평가하기 위한 모니터 PMOS와 모니터 NMOS를 칩 내부에 포함하는 반도체 집적 회로.
  9. 제2항에 있어서,
    상기 CMOS 회로의 상기 PMOS의 리크 전류 특성을 센스하는 제1 센스 회로와, 상기 CMOS 회로의 상기 NMOS의 리크 전류 특성을 센스하는 제2 센스 회로와, 제어 유닛을 칩 내부에 포함하고,
    상기 제어 유닛은, 측정된 상기 PMOS와 상기 NMOS의 리크 전류가 과거의 값과 소정의 허용 범위 이상으로 변화하고 있는 경우에, 새로운 제어 정보를 상기 제어 메모리에 저장하는 반도체 집적 회로.
  10. 제2항에 있어서,
    상기 입력 신호를 처리하는 상기 CMOS 회로는 논리 회로이고,
    상기 반도체 집적 회로는, 상기 논리 회로인 상기 CMOS 회로와 함께 CMOS 내장 SRAM을 칩 내부에 포함하고, 상기 CMOS 내장 SRAM의 메모리 셀은, 한쌍의 구동 NMOS와, 한쌍의 부하 PMOS와, 한쌍의 전송 NMOS를 포함하며,
    상기 반도체 집적 회로는,
    상기 CMOS 내장 SRAM의 복수의 PMOS의 N웰과 복수의 NMOS의 P웰에 내장 SRAM용 PMOS 기판 바이어스 전압과 내장 SRAM용 NMOS 기판 바이어스 전압을 각각 공급하는 내장 SRAM용 제어 스위치와,
    상기 내장 SRAM용 제어 스위치로부터 상기 CMOS 내장 SRAM의 상기 복수의 PMOS의 상기 N웰과 상기 복수의 NMOS의 상기 P웰에 상기 내장 SRAM용 PMOS 기판 바이어스 전압과 상기 내장 SRAM용 NMOS 기판 바이어스 전압을 각각 공급할지의 여부를 나타내는 내장 SRAM용 제어 정보를 저장하는 내장 SRAM용 제어 메모리를 더 포 함하는 반도체 집적 회로.
  11. 제2항에 있어서,
    상기 CMOS 회로의 상기 PMOS는, SOI 구조의 PMOS이고, 상기 CMOS 회로의 상기 NMOS는, SOI 구조의 NMOS이며,
    상기 PMOS의 소스와 드레인과 상기 NMOS의 소스와 드레인은, 상기 SOI 구조의 절연막 상의 실리콘에 형성되고, 상기 PMOS의 상기 N웰과 상기 NMOS의 상기 P웰은, 상기 SOI 구조의 상기 절연막 하의 실리콘 기판 내에 형성되어 있는 반도체 집적 회로.
  12. 액티브 모드 동안에 입력 신호를 처리하는 MOS 회로를 포함하고,
    상기 MOS 회로의 MOS의 웰에 MOS 기판 바이어스 전압을 공급하는 제어 스위치를 더 포함하고,
    적어도 상기 액티브 모드 동안에 상기 제어 스위치로부터 상기 MOS 회로의 상기 MOS의 상기 웰에 상기 MOS 기판 바이어스 전압을 공급할지의 여부를 나타내는 제어 정보를 저장하는 제어 메모리를 포함하는 반도체 집적 회로.
  13. 제12항에 있어서,
    상기 제어 메모리는 불휘발성 메모리이고,
    상기 MOS 회로의 상기 MOS의 임계값 전압이 낮은지 높은지의 판별 정보가, 상기 제어 메모리의 상기 불휘발성 메모리에 저장 가능한 반도체 집적 회로.
  14. 제13항에 있어서,
    상기 MOS 회로의 상기 MOS의 소스에 동작 전압이 공급되고,
    상기 반도체 집적 회로는, 상기 동작 전압보다도 큰 레벨인 상기 MOS 기판 바이어스 전압을 발생하는 전압 발생부를 포함하는 반도체 집적 회로.
  15. 제14항에 있어서,
    상기 동작 전압에 대하여 역 바이어스의 상기 MOS 기판 바이어스 전압보다도 더 큰 웰 스탠바이 전압을 스탠바이 모드 동안에 상기 제어 스위치가 상기 MOS의 상기 웰에 인가하는 것인 반도체 집적 회로.
  16. 제13항에 있어서,
    상기 MOS 회로의 상기 MOS의 소스에 동작 전압이 공급되고,
    상기 MOS 회로의 상기 MOS의 상기 소스에 공급되는 동작 전압에 대하여 상기 웰에 공급되는 상기 MOS 기판 바이어스 전압은 역 바이어스로 설정되고,
    상기 동작 전압보다도 큰 레벨로 설정된 상기 MOS 기판 바이어스 전압이 상기 웰에 공급됨으로써, 상기 웰을 갖는 상기 MOS는 고 임계값 전압에서 저 리크 전류의 상태로 제어되는 반도체 집적 회로.
  17. 제13항에 있어서,
    상기 MOS 회로의 상기 MOS의 소스에 동작 전압이 공급되고,
    상기 MOS 회로의 상기 MOS의 상기 소스에 공급되는 상기 동작 전압에 대하여 상기 웰에 공급되는 상기 MOS 기판 바이어스 전압은 순 바이어스로 설정되며,
    상기 동작 전압보다도 작은 레벨로 설정된 상기 MOS 기판 바이어스 전압이 상기 웰에 공급됨으로써, 상기 웰을 갖는 상기 MOS는 저 임계값 전압에서 고 리크 전류의 상태로 제어되는 반도체 집적 회로.
  18. 제13항에 있어서,
    상기 MOS 회로의 상기 MOS의 리크 전류 특성을 평가하기 위한 모니터 MOS를 칩 내부에 포함하는 반도체 집적 회로.
  19. 제13항에 있어서,
    상기 MOS 회로의 상기 MOS의 리크 전류 특성을 센스하는 센스 회로와, 제어 유닛을 칩 내부에 포함하고,
    상기 제어 유닛은, 측정된 상기 MOS의 리크 전류가 과거의 값과 소정의 허용 범위 이상으로 변화하고 있는 경우에, 새로운 제어 정보를 상기 제어 메모리에 저장하는 반도체 집적 회로.
  20. 제13항에 있어서,
    상기 MOS 회로의 상기 MOS는 SOI 구조의 MOS이고, 상기 MOS의 소스와 드레인은 상기 SOI 구조의 절연막 상의 실리콘에 형성되며, 상기 MOS의 상기 웰은 상기 SOI 구조의 상기 절연막 하의 실리콘 기판 내에 형성되어 있는 반도체 집적 회로.
  21. CMOS 회로와, 제어 스위치와, 제어 메모리를 포함하는 반도체 집적 회로의 칩을 포함하는 웨이퍼를 준비하는 스텝을 포함하는 반도체 집적 회로의 제조 방법으로서,
    상기 CMOS 회로는 액티브 모드 동안에 입력 신호를 처리하고, 상기 제어 스위치는 상기 CMOS 회로의 PMOS의 N웰과 NMOS의 P웰에 PMOS 기판 바이어스 전압과 NMOS 기판 바이어스 전압을 각각 공급하며, 상기 제어 메모리는, 불휘발성 메모리로서, 적어도 상기 액티브 모드 동안에 상기 제어 스위치로부터 상기 CMOS 회로의 상기 PMOS의 상기 N웰과 상기 NMOS의 상기 P웰에 상기 PMOS 기판 바이어스 전압과 상기 NMOS 기판 바이어스 전압을 각각 공급할지의 여부를 나타내는 제어 정보를 불휘발적으로 저장하고,
    상기 CMOS 회로의 상기 PMOS와 상기 NMOS 중 적어도 한쪽의 임계값 전압을 측정하는 스텝과,
    상기 측정된 상기 임계값 전압이 타깃보다도 낮은지의 여부를 판정하는 스텝과,
    상기 판정의 결과를 상기 제어 정보로서 상기 제어 메모리에 불휘발적으로 저장하는 스텝을 포함하는 반도체 집적 회로의 제조 방법.
  22. 제21항에 있어서,
    상기 입력 신호를 처리하는 상기 CMOS 회로는 논리 회로이고,
    상기 반도체 집적 회로는, 상기 논리 회로인 상기 CMOS 회로와 함께 CMOS 내장 SRAM을 칩 내부에 포함하고, 상기 CMOS 내장 SRAM의 메모리 셀은, 한쌍의 구동 NMOS와, 한쌍의 부하 PMOS와, 한쌍의 전송 NMOS를 포함하며,
    상기 반도체 집적 회로는, 상기 CMOS 내장 SRAM의 복수의 PMOS의 N웰과 복수의 NMOS의 P웰에 내장 SRAM용 PMOS 기판 바이어스 전압과 내장 SRAM용 NMOS 기판 바이어스 전압을 각각 공급하는 내장 SRAM용 제어 스위치를 포함하고,
    상기 반도체 집적 회로는, 상기 내장 SRAM용 제어 스위치로부터 상기 CMOS 내장 SRAM의 상기 복수의 PMOS의 상기 N웰과 상기 복수의 NMOS의 상기 P웰에 상기 내장 SRAM용 PMOS 기판 바이어스 전압과 상기 내장 SRAM용 NMOS 기판 바이어스 전압을 각각 공급할지의 여부를 나타내는 내장 SRAM용 제어 정보를 불휘발적으로 저장하는 내장 SRAM용 제어 메모리를 더 포함하며,
    상기 CMOS 내장 SRAM의 상기 PMOS와 상기 NMOS의 임계값 전압을 측정하고, 상기 측정된 상기 임계값 전압이 타깃보다도 낮은지의 여부를 판정하며, 상기 판정의 결과를 상기 내장 SRAM용 제어 정보로서 상기 내장 SRAM용 제어 메모리에 불휘발적으로 저장하는 반도체 집적 회로의 제조 방법.
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