TWI700795B - 積體電路晶片及用於其之組態調整方法 - Google Patents

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Abstract

一種積體電路晶片，其包括核心電路、第一接合墊、第一開關電路、第二組態電阻、控制電路及儲存單元。第一接合墊通過第一節點耦接第一外部參考電壓，其中第一節點通過接合線或第一組態電阻連接於第一外部參考電壓。第一開關電路耦接於第一內部參考電壓及第一節點之間。第二組態電阻連接於第一內部參考電壓及第一開關電路之間或第一開關電路及第一節點之間。在第一模式下，控制電路經配置控制第一開關電路導通，並將第一接合墊的組態狀態寫入儲存單元，在第二模式下，控制電路控制第一開關電路關斷。

Description

積體電路晶片及用於其之組態調整方法
本發明涉及一種積體電路晶片及用於其之組態調整方法，特別是涉及一種可節省功耗的積體電路晶片及用於其之組態調整方法。
積體電路晶片經常使用輸入/出接墊進行晶片組態(chip configuration)，例如，若要配置為0，可在封裝內部將打線選擇接墊(bonding option pad)通過接合線(bonding wire)連接於接地端，若要配置為1，則可在封裝內部將打線選擇接墊經由通過接合線連接於晶片內電源，如此，即可將積體電路晶片配置為不同組態。
一般而言，在封裝內部要將輸入/出接墊連接到晶片內電源(如VDD端)或接地端(GND端)較不容易，因此常會在打線選擇接墊內部通過內建電阻將電壓位準拉到高電位或低電位。當打線選擇設定與內部拉高到高電位或低電位方向不同時，便可將輸入/出接墊經由接合線接到電源端或接地端。當打線選擇設定與內部拉到高電位或低電位方向相同時，則直接不連接(non-connection)即可。如此，有助於克服上述封裝內部限制達成打線選擇的需求。然而，其缺點在於當打線選擇設定與輸入/出接墊內部拉高到高電位或低電位方向不同時，將形成一直流漏電路徑，導致積體電路晶片功耗增加。
另一方面，積體電路晶片也經常使用硬體捆紮(hardware strapping)進行晶片組態。若要配置為0，便可在印刷電路板上將接腳通過電阻接到接地端。若要配置為1，則在印刷電路板上將接腳通過電阻接到電源端。如此，可將積體電路晶片設為不同組態。在特定情況下，為節省印刷電路板上電阻的使用，會將輸入/出接墊從內部 透過內建電阻將電壓位準拉到高電位或低電位。當硬體捆紮設定與內部拉到高電位或低電位方向不同時，便可經由印刷電路板上電阻接到電源端或接地端。當硬體捆紮設定與內部拉到高電位或低電位方向相同時則直接不連接(non-connection)即可。
如此，當硬體捆紮設定與輸入/出接墊內部拉到高電位或低電位方向相同時，便可節省印刷電路板上電阻的使用。然而，其缺點在於，當硬體捆紮設定與輸入/出接墊內部拉到高電位或低電位方向不同時，便將形成一直流漏電路徑，導致積體電路晶片功耗增加。
故，如何通過電路設計的改良，來避免直流漏電路徑並節省積體電路功耗，已成為該項事業所欲解決的重要課題之一。
本發明所要解決的技術問題在於，針對現有技術的不足提供一種節省功耗的積體電路晶片及用於其之組態調整方法。
為了解決上述的技術問題，本發明所採用的其中一技術方案是，提供一種積體電路晶片，其包括核心電路、第一接合墊、第一開關電路、第二組態電阻、控制電路及儲存單元。第一接合墊連接核心電路，且通過一第一節點耦接一第一外部參考電壓，其中第一節點通過一接合線或第一組態電阻連接於第一外部參考電壓。第一開關電路耦接於第一內部參考電壓及第一節點之間。第二組態電阻連接於第一內部參考電壓及第一開關電路之間或第一開關電路及第一節點之間。控制電路，經配置以輸出第一控制訊號以控制第一開關電路的導通狀態。儲存單元連接於控制電路，用於儲存第一接合墊的組態狀態。其中，在第一模式下，控制電路經配置控制第一開關電路導通，並將第一接合墊的組態狀態寫入儲存單元，其中，在一第二模式下，控制電路控制第一開關電路關斷。
本發明的其中一有益效果在於，本發明所提供的積體電路晶片及用於其之組態調整方法，其能通過將打線選擇設定或硬體捆紮設定的輸入/出接墊的數值儲存到儲存單元中，即使打線選擇設定或硬體捆紮設定與輸入/出接墊內部的電位高低方向不同時，也可在大部分運作狀態下避免直流漏電路徑並節省積體電路晶片功耗。
為使能更進一步瞭解本發明的特徵及技術內容，請參閱以下有關本發明的詳細說明與圖式，然而所提供的圖式僅用於提供參考與說明，並非用來對本發明加以限制。
以下是通過特定的具體實施例來說明本發明所公開有關“積體電路晶片及用於其之組態調整方法”的實施方式，本領域技術人員可由本說明書所公開的內容瞭解本發明的優點與效果。本發明可通過其他不同的具體實施例加以施行或應用，本說明書中的各項細節也可基於不同觀點與應用，在不悖離本發明的構思下進行各種修改與變更。另外，本發明的附圖僅為簡單示意說明，並非依實際尺寸的描繪，事先聲明。以下的實施方式將進一步詳細說明本發明的相關技術內容，但所公開的內容並非用以限制本發明的保護範圍。
應當可以理解的是，雖然本文中可能會使用到“第一”、“第二”、“第三”等術語來描述各種元件或者信號，但這些元件或者信號不應受這些術語的限制。這些術語主要是用以區分一元件與另一元件，或者一信號與另一信號。另外，本文中所使用的術語“或”，應視實際情況可能包括相關聯的列出項目中的任一個或者多個的組合。
[第一實施例]
參閱圖1所示，其為本發明第一實施例的積體電路晶片的電路佈局圖。如圖所示，本發明第一實施例提供一種積體電路晶片1，其包括核心電路100、第一接合墊PAD1、第一開關電路S1、第二組態電阻R2、控制電路102及儲存單元104。
在此，核心電路100係指用來提供該積體電路晶片之主要核心功能的電路部份，一般來說，核心電路100會具有一個或多個訊號輸入/輸出端訊號。
第一接合墊PAD1連接核心電路100，且通過第一節點N1耦接第一外部參考電壓Voref1，其中，第一節點N1通過接合線或第一組態電阻R1連接於第一外部參考電壓Voref1。
第一開關電路S1耦接於第一內部參考電壓Viref1及第一節點N1之間。第二組態電阻R2可設置於第一節點N1至第一內部參考電壓Viref1的電路路徑上，例如，第二組態電阻R2可連接於第一內部參考電壓Viref1及第一開關電路S1之間，或連接於第一開關電路S1及第一節點N1之間，如圖1虛線處所示。
控制電路102可例如為微控制器，經配置以輸出第一控制訊號Cont1以控制第一開關電路S1的導通狀態。儲存單元104連接於控制電路102，用於儲存第一接合墊PAD1的組態狀態。
控制電路102會根據積體電路晶片1的配置模式而輸出第一控制訊號Cont1給第一開關電路S1，以致使第一開關電路S1根據控制訊號Cont1，而將積體電路晶片1內部預定配置好的第一內部參考電壓Viref1與第一接合墊PAD1電性導通，以具有相對高電位的第一內部參考電壓Viref1使第一接合墊PAD1具有預定配置1，而具有相對低電位的第一內部參考電壓Viref1可使第一接合墊PAD1具有預定配置0。
於此，儲存單元104可為暫存器，其可與控制電路102分別設置，或包括在控制電路102之內。暫存器可用以儲存決定積體電路晶片1使用的預定組態狀態，而暫存器中所儲存之數值則可經由韌體或軟體程式碼來寫入變更。
其中，待系統上電後，控制電路102可進入第一模式及第二模式。在第一模式中，控制電路102經配置控制第一開關電路S1導通，並將第一接合墊PAD1的組態狀態寫入儲存單元104，而在第二模式下，控制電路102控制第一開關電路S1關斷。
需要說明的是，在第一模式下，控制電路102控制第一開關電路S1導通後，更經配置以在經過一段延遲時間後，將第一接合墊PAD1的組態狀態寫入儲存單元104。其用意在於，待系統上電後會有一段電壓尚未穩定的時間，此時若直接讀取第一接合墊PAD1的組態狀態，可能會紀錄到錯誤的組態狀態。為此，控制電路102可內建有延遲電路，通過設計預定的延遲時間，可使控制電路102在經過一段延遲時間使系統電壓穩定後，將正確讀取的組態狀態寫入儲存單元104。
在此實施例中，積體電路晶片1設置在封裝殼體PAK內，且接合線或第一組態電阻R1及第一外部參考電壓Voref1在封裝殼體PAK內。換言之，此實施例主要應用於打線選項(bonding option)設定。如圖1所示，第一內部參考電壓Viref1的電位高於第一外部參考電壓Voref1的電位，例如，第一內部參考電壓Viref1可為晶片內電源VDD，第一外部參考電壓Voref1可為接地端。此情況下，若存在第一組態電阻R1則第二組態電阻R2的電阻值須高於第一組態電阻R1的電阻值。
就實際運作狀況而言，請參考圖2，其為本發明第一實施例的用於積體電路晶片的調整組態方法的流程圖。
如圖所示，調整組態方法包括下列步驟：
步驟S100：配置第一接合墊PAD1通過第一節點N1耦接第一外部參考電壓Voref1。其中，第一節點N1通過接合線或 第一組態電阻R1連接於第一外部參考電壓Voref1。在此實施例下，第一接合墊PAD1預設為輸入腳位。
步驟S101：配置第一開關電路S1耦接在第一內部參考電壓Viref1及第一節點N1之間。
步驟S102：配置第二組態電阻R2連接於第一內部參考電壓Viref1及第一開關電路S1之間或第一開關電路S1及第一節點N1之間；
步驟S103：在第一模式下，配置控制電路102控制第一開關電路S1導通。
步驟S104：經過一段延遲時間，將第一接合墊PAD1的組態狀態寫入儲存單元104。
步驟S105：在第二模式下，配置控制電路102控制第一開關電路S1關斷。
因此，待系統上電穩定後，控制電路102先將第一接合墊PAD1的組態狀態的數值儲存到儲存單元104中，再將原本第一接合墊PAD1內部拉升至高電位的路徑斷開。如此，即使打線選項設定與第一接合墊PAD1從內部拉升至高電位方向不同時，可在運作狀態下避免直流漏電路徑並節省積體電路功耗。
[第二實施例]
參閱圖3所示，其為本發明第二實施例的積體電路晶片的電路佈局圖。如圖3所示，本發明第二實施例提供一種積體電路晶片1，其包括核心電路100、第一接合墊PAD1、第一開關電路S1、第二組態電阻R2、控制電路102及儲存單元104。
在本實施例中，大部分元件均已在第一實施例中描述過，故省略重複敘述。與之不同的，第一接合墊PAD1通過第一節點N1及第一開關電路S1連接至另一第一內部參考電壓Viref1’，且通過第一節點N1及第一組態電阻R1連接至另一第一外部參考電壓Voref1’，且第一內部參考電壓Viref1’具有相對低電位，例如，可為接地端，而第一外部參考電壓Voref1’可具有相對高電位。
另一方面，此實施例主要用於硬體捆紮(hardware strapping)設定，因此，積體電路晶片1還設置在封裝殼體PAK內，且封裝殼體PAK、第一組態電阻R1及第一外部參考電壓Voref1’設置在印刷電路板PCB上。此情況下，第二組態電阻R2的電阻值亦須高於第一組態電阻R1的電阻值。
就實際運作狀況而言，請參考圖4，其為本發明第二實施例的用於積體電路晶片的調整組態方法的流程圖。
如圖所示，調整組態方法包括下列步驟：
步驟S200：配置第一接合墊PAD1通過第一節點N1耦接第一外部參考電壓Voref1’。其中，第一節點N1通過第一組態電阻R1連接於第一外部參考電壓Voref1’。在此實施例下，第一接合墊PAD1預設為輸出腳位。
步驟S201：配置第一開關電路S1耦接在第一內部參考電壓Viref1’及第一節點N1之間。
步驟S202：配置第二組態電阻R2連接於第一內部參考電壓Viref1’及第一開關電路S1之間或第一開關電路S1及第一節點N1之間；
步驟S203：配置核心電路100將第一接合墊PAD1設置為輸入腳位。
步驟S204：在第一模式下，配置控制電路102控制第一開關電路S1導通。
步驟S205：經過一段延遲時間，將第一接合墊PAD1的組態狀態寫入儲存單元104。
步驟S206：在第二模式下，配置控制電路102控制第一開關電路S1關斷。
步驟S207：配置核心電路100將第一接合墊PAD1設置為輸出腳位。
因此，待系統上電穩定後，控制電路102先將第一接合墊PAD1的組態狀態的數值儲存到儲存單元104中，再將原本第一接合墊PAD1內部拉低至低電位的路徑斷開。如此，即使硬體捆紮設定與第一接合墊PAD1從內部拉升至低電位方向不同時，可在大部分運作狀態下避免直流漏電路徑並節省積體電路功耗。
[第三實施例]
參閱圖5所示，其為本發明第三實施例的積體電路晶片的電路佈局圖。如圖5所示，本發明第三實施例提供一種積體電路晶片1，其包括核心電路100、第一接合墊PAD1、第二接合墊PAD2、第一開關電路S1、第二開關電路S2、第一組態電阻R1、第二組態電阻R2、第三組態電路R3、第四組態電阻R4、控制電路102及儲存單元104。
在本實施例中，大部分元件均已在第一實施例中描述過，故省略重複敘述。與之不同的，積體電路晶片1還包括第二接合墊PAD2，其通過第二節點N2及第二開關電路S2連接至第二內部參考電壓Viref2，且通過第二節點N2及另一接合線或第三組態電阻R3連接至第二外部參考電壓Voref2，第四組態電組R4設置在第二開關電路S2及第二內部參考電壓Viref2之間，且第一內部參考電壓Viref1、第二內部參考電壓Viref2具有相對高電位，例如，可為晶片內電源VDD，而第一外部參考電壓Voref1及第二外部參考電壓Voref2可具有相對低電位，例如，接地端。
控制電路102經配置以輸出第二控制訊號Cont2以控制第二開關電路S2的導通狀態。儲存單元104更用於儲存第二接合墊PAD2的組態狀態。
另一方面，此實施例主要用於打線選項設定，因此，積體電路晶片1還設置在封裝殼體PAK內，且第一組態電阻R1（若存在）、第三組態電阻R3（若存在）、第一外部參考電壓Voref1及第二外部參考電壓Voref2均在封裝殼體PAK內。此情況下，第二組態電阻R2的電阻值亦須高於第一組態電阻R1的電阻值，且第四組態電阻R4的電阻值須高於第三組態電阻R3的電阻值。
就實際運作狀況而言，請參考圖6，其為本發明第三實施例的用於積體電路晶片的調整組態方法的流程圖。
如圖所示，調整組態方法包括下列步驟：
步驟S300：配置第一接合墊PAD1通過第一節點N1耦接第一外部參考電壓Voref1，配置第二接合墊PAD1通過第二節點N2耦接第二外部參考電壓Voref2。其中，第一節點N1通過接合線或第一組態電阻R1連接於第一外部參考電壓Voref1，第二節點N2通過另一接合線或第三組態電阻R3連接於第二外部參考電壓Voref2。在此實施例下，第一接合墊PAD1及第二接合墊PAD2預設為輸入腳位。
步驟S301：配置第一開關電路S1耦接在第一內部參考電壓Viref1及第一節點N1之間，且配置第二開關電路S2耦接在第二內部參考電壓Viref2及第二節點N2之間。
步驟S302：配置第二組態電阻R2連接於第一內部參考電壓Viref1及第一開關電路S1之間或第一開關電路S1及第一節點N1之間，且配置第四組態電阻R4連接於第二內部參考電壓Viref2及第二開關電路S2之間或第二開關電路S2及第二節點N2之間。
步驟S303：在第一模式下，配置控制電路102控制第一開關電路S1及第二開關電路S2導通。
步驟S304：經過一段延遲時間，將第一接合墊PAD1及第二接合墊PAD2的組態狀態分別寫入儲存單元104。
步驟S305：在第二模式下，配置控制電路102控制第一開關電路S1及第二開關電路S2關斷。
因此，待系統上電穩定後，控制電路102先將第一接合墊PAD1及第二接合墊PAD2的組態狀態的數值儲存到儲存單元104中，再將原本第一接合墊PAD1及第二接合墊PAD2內部拉升至高電位的路徑斷開。如此，即使打線選項設定與第一接合墊PAD1及第二接合墊PAD2從內部拉升電位方向不同時，可在運作狀態下避免直流漏電路徑並節省積體電路功耗，並且，多個接合墊可分別具有不同打線選項設定。
本發明的其中一有益效果在於，本發明所提供的積體電路晶片及用於其之組態調整方法，其能通過將打線選擇設定或硬體捆紮設定的輸入/出接墊的數值儲存到儲存單元中，即使打線選擇設定或硬體捆紮設定與輸入/出接墊內部的電位高低方向不同時，也可在大部分運作狀態下避免直流漏電路徑並節省積體電路晶片功耗。
以上所公開的內容僅為本發明的優選可行實施例，並非因此侷限本發明的申請專利範圍，所以凡是運用本發明說明書及圖式內容所做的等效技術變化，均包含於本發明的申請專利範圍內。
1:積體電路晶片
100:核心電路
102:控制電路
104:儲存單元
Cont1:第一控制訊號
Cont2:第二控制訊號
N1:第一節點
N2:第二節點
PAD1:第一接合墊
PAD2:第二接合墊
PAK:封裝殼體
PCB:印刷電路板
S1:第一開關電路
S2:第二開關電路
R1:第一組態電阻
R2:第二組態電阻
R3:第三組態電阻
R4:第四組態電阻
Viref1、Viref1’:第一內部參考電壓
Viref2:第二內部參考電壓
Voref1、Voref1’:第一外部參考電壓
Voref2:第二外部參考電壓
圖1為本發明第一實施例的積體電路晶片的電路佈局圖。
圖2為本發明第一實施例的用於積體電路晶片的調整組態方法的流程圖。
圖3為本發明第二實施例的積體電路晶片的電路佈局圖。
圖4為本發明第二實施例的用於積體電路晶片的調整組態方法的流程圖。
圖5為本發明第三實施例的積體電路晶片的電路佈局圖。
圖6為本發明第三實施例的用於積體電路晶片的調整組態方法的流程圖。
1:積體電路晶片
100:核心電路
102:控制電路
104:儲存單元
Cont1:第一控制訊號
N1:第一節點
PAD1:第一接合墊
PAK:封裝殼體
S1:第一開關電路
R1:第一組態電阻
R2:第二組態電阻
Viref1:第一內部參考電壓
Voref1:第一外部參考電壓

Claims (10)

  1. 一種積體電路晶片，其包括：一核心電路；一第一接合墊，連接該核心電路，且通過一第一節點耦接一第一外部參考電壓，其中該第一節點通過一接合線或一第一組態電阻連接於該第一外部參考電壓；一第一開關電路，耦接於一第一內部參考電壓及該第一節點之間；一第二組態電阻，連接於該第一內部參考電壓及該第一開關電路之間或第一開關電路及第一節點之間；一控制電路，經配置以輸出一第一控制訊號以控制該第一開關電路的導通狀態；一儲存單元，連接於該控制電路，用於儲存該第一接合墊的一組態狀態；其中，在一第一模式下，該控制電路經配置控制該第一開關電路導通，並將該第一接合墊的該組態狀態寫入該儲存單元，其中，在一第二模式下，該控制電路控制該第一開關電路關斷。
  2. 如申請專利範圍第1項所述的積體電路晶片，其中在該第一模式下，該控制電路控制該第一開關電路導通後，更經配置以在經過一延遲時間後，將該第一接合墊的該組態狀態寫入該儲存單元。
  3. 如申請專利範圍第1項所述的積體電路晶片，其中該積體電路晶片係設置在一封裝殼體內，且該接合線或該第一組態電阻，及該第一外部參考電壓係在該封裝殼體內。
  4. 如申請專利範圍第3項所述的積體電路晶片，其中該第一接合墊預設為一輸入腳位。
  5. 如申請專利範圍第1項所述的積體電路晶片，其中該積體電路 晶片係設置在一封裝殼體內，且該封裝殼體、該第一組態電阻及該第一外部參考電壓係在一印刷電路板上。
  6. 如申請專利範圍第5項所述的積體電路晶片，其中該第一接合墊預設為一輸出腳位，該核心電路經配置以將該第一接合墊設置為一輸入腳位，再進入該第一模式及該第二模式，直到該第一接合墊的該組態狀態寫入該儲存單元後，該核心電路經配置以將該第一接合墊設置為該輸出腳位。
  7. 如申請專利範圍第1項所述的積體電路晶片，其中該第一內部參考電壓的電位高於第一外部參考電壓的電位，且該第二組態電阻的電阻值高於該第一組態電阻的電阻值。
  8. 如申請專利範圍第1項所述的積體電路晶片，其中該第一內部參考電壓的電位低於第一外部參考電壓的電位，且該第二組態電阻的電阻值高於該第一組態電阻的電阻值。
  9. 如申請專利範圍第1項所述的積體電路晶片，更包括：一第二接合墊，連接該核心電路，且通過一第二節點耦接一第二外部參考電壓，其中該第二節點通過另一接合線或一第三組態電阻連接於該第二外部參考電壓；一第二開關電路，耦接於一第二內部參考電壓及該第二節點之間；一第四組態電阻，連接於該第二內部參考電壓及該第二開關電路之間或該第二開關電路及該第二節點之間；其中該控制電路經配置以輸出一第二控制訊號以控制該第二開關電路的導通狀態；其中該儲存單元更用於儲存該第二接合墊的一組態狀態；其中，在該第一模式下，該控制電路經配置控制該第二開關電路導通，並將該第二接合墊的該組態狀態寫入該儲存單元，其中，在該第二模式下，該控制電路控制該第二開關電路關斷。
  10. 一種用於積體電路晶片的調整組態方法，適用於一積體電路晶片，該積體電路晶片包括一核心電路及連接該核心電路的一第一接合墊，該調整組態方法包括：配置該第一接合墊通過一第一節點耦接一第一外部參考電壓，其中該第一節點通過一接合線或一第一組態電阻連接於該第一外部參考電壓；配置一第一開關電路耦接在一第一內部參考電壓及該第一節點之間；配置一第二組態電阻連接於該第一內部參考電壓及該第一開關電路之間或該第一開關電路及該第一節點之間；配置一控制電路輸出一第一控制訊號以控制該第一開關電路的導通狀態；配置連接於該控制電路的一儲存單元以儲存該第一接合墊的一組態狀態；在一第一模式下，配置該控制電路控制該第一開關電路導通，並將該第一接合墊的該組態狀態寫入該儲存單元，在一第二模式下，配置該控制電路控制該第一開關電路關斷。
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