TW201824278A - 半導體裝置及半導體積體電路裝置 - Google Patents

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Abstract

為了以低電壓使SRAM電路動作，而降低構成之電晶體的臨限電壓，則會因電晶體之漏電流增加，而產生如下問題：在一面記憶資料一面未動作狀態之耗電增大。本發明係藉由控制SRAM記憶胞MC內之驅動MOS電晶體之源極線ssl的電位，來減低記憶胞內之MOS電晶體之漏電流。

Description

半導體裝置及半導體積體電路裝置
本發明係與半導體積體電路有關，而該半導體積體電路係靜態記憶體(SRAM)電路集積於半導體晶片上者。更特定而言，本發明係與減低SRAM積體電路裝置之待命時電流之結構有關，且係與以低驅動電壓使SRAM積體電路裝置動作之結構有關。
在專利文件1方面，揭示了一種電路，而該電路係藉由使用電阻，使SRAM之記憶胞內之驅動電晶體之源極線電位高於接地電位，來減低待命時電流者。在專利文件2方面，揭示了一種電路，而該電路係藉由利用二極體，使用電阻使SRAM之記憶胞內之驅動電晶體之源極線電位高於接地電位，來減低待命時電流者。在專利文件3方面，揭示了一種電路，而該電路係藉由對SRAM電路中之不存取之記憶胞的字元線施加比接地電位更低的電壓，來減低流動之漏電流者；而該漏電流係介以記憶胞之轉移MOS而流動者。 專利文件1 特開平7-296587號 專利文件2 特開平2002-197867號 專利文件3 特開平5-120882號 [發明欲解決之問題] 由於LSI(Large Scale Intergrated Circuit，大型積體電路)之低耗電化及LSI中之電晶體之微細化，而使LSI之電源電壓降低。譬如，在0.13 μm製程方面，可製造出以電源電壓0.12V動作的LSI。在降低LSI電源電壓的情形時，為了不減低電路性能(電路之動作速度)，而降低電晶體之臨限值電壓(Vth)，來增加電晶體之電流，譬如，在0.13 μm製程方面，使用Vth約為0.4V之MOS電晶體。在Vth較低的電晶體方面，被稱為次臨限電流之電流則變大；而該次臨限電流係當電晶體處於OFF狀態時，在源極˙汲極之間流動的電流。此一電流係當該電晶體所構成之電路不動作時，仍繼續流動；且係在LSI雖已通電但電路並不動作之狀態(下稱待命狀態)下，仍持續消耗之電流。在不記憶資料之邏輯電路方面，在待命時，可切斷電源來抑制漏電流；但在待命狀態時仍有必要記憶資料的記憶電路方面，即使在待命狀態時，亦無法切斷電源。基於此因，如構成電路之電晶體之Vth降低，則會產生次臨限電流增加，待命狀態時耗電增加的問題。 先前，係採取施加背閘極偏壓來提高MOS電晶體之Vth，此一減低漏電流之技術被視為有效；但在以微細化製程所製造之MOS電晶體方面，如施加背閘極偏壓，則可能產生如下情況：汲極-背閘極間之電位變大，被稱為接面漏之漏電流增加。當此電流增加的情形時，雖藉由背閘極偏壓提升Vth，來減小次臨限漏，但也會因接面漏增加，而造成無法降低漏電流。在SRAM電路中，藉由使記憶胞內之驅動MOS之源極線之電位高於接地電位，來對轉移MOS及驅動MOS加上基板偏壓效果，可大幅度減少漏電流。比一情況，雖處於施加基板偏壓的狀態，但由於汲極-背閘極間之電位係與未施加基板偏壓的狀態無異，因此接面漏電流並不會增加。 然而，基於如下等理由卻反而使漏電流之減低效果大打折扣：用於控制電位之電路會消耗電流；在使用於控制電位之電路成為耗電較小之電路時，該電路卻成為易受電晶體製造品質不均一極大影響的電路。 隨著MOS電晶體製程之微細化，電晶體之Vth不均一呈現增加趨勢。在Vth不均一較大之SRAM電路方面，當轉移MOS之Vth上昇、負載MOS之Vth下降時，會產生無法對記憶胞進行寫入的問題。 本發明之目的為提供一種電路技術，其係可降低SRAM電路之漏電流，使SRAM電路進行高速動作者。
在SRAM電路中，如控制源極線電位則可減低漏電流。如把用於控制源極線電位之電路以如下三種元件來構成，則在控制電路上不會耗電，且可控制記憶胞內之源極線電位；而上述三種元件係：開關，其係用於使源極線之電位固定於接地電位者；MOS電晶體，其係作二極體連接，來決定電位者；及電阻，其係經常有電流流通者。 又，使用上述三種元件，可構成把製程不均一之影響列入考量的源極線電位控制電路。 對SRAM記憶胞進行資料寫入時，係與待命時相同，使源極線高於接地電位。如此一來，當記憶胞內之轉移MOS之Vth上昇、負載MOS之Vth下降時，由於負載MOS之閘極電壓高於接地電位，電導變大，故可進行正常寫入。
＜第一實施例＞ 圖1係顯示使用本發明時之SRAM電路之概要。在圖1中，MC係SRAM之記憶胞；ss1係記憶胞內之驅動MOS之源極線；ss係接地電位線；SW1係藉由控制信號re1而ON˙OFF之開關電路；R1係電阻元件；M1係MOS電晶體，其係在ss1與ss間作二極體連接者。圖2係顯示圖1中之MC之結構。MT1及MT2係轉移MOS；MD1及MD2係驅動MOS；ML1、ML2係負載MOS；wd係字元線；blt及blb係位元線；dd係記憶胞內之負載MOS之源極電位線，即電源電位線；bp係連接於記憶胞內之p型MOS之基板端子之線；bn係連接於記憶胞內之n型MOS之基板端子之線；ss1係記憶胞內之驅動MOS之源極電位線。在圖1中，當SRAM電路處於動作狀態時，藉由關上開關SW1，使ss1之電位成為接地電位，此與一般SRAM之動作為相同動作。當SRAM電路處於未動作之記憶資料的狀態時，則藉由控制信號re1來打開開關SW1。此時，ssl之電位係由如下各電流之關係來決定：記憶胞之漏電流；流過電阻R1之電流；及作二極體連接之MOS電晶體M1之電流。又，如果是以開關SW1在OFF狀態下仍有漏電流之MOS等所構成時，則除上述三種元件之電流外，也與開關SW1之OFF電流有關。假設ss1之電位為Vss1、電源電位為Vdd，如Vdd-Vss1為比SRAM計憶胞之可保持資料之電壓更高的電壓的話，則可在減低漏電流的同時，並保持資料。 在此；係把減低漏電流之效果以電源電位Vdd為1.0V之電路，ss1之電位Vss1變為0.4V的情形，利用圖3之電路為例做說明。由於在待命狀態下，藉由把位元線作為電源電位線，可減低漏電流，因此在圖3之電路中，位元線係作為電源電位線。雖然此點在圖中並未顯示，但利用把位元線進行預充電之電路則可容易達成。圖3係在圖1之電路中加入待命狀態之節點的電位而成者。 在圖3中，顯示6個MOS電晶體；其中MT2、MD1、ML2處於ON狀態，因此無需考慮漏電流。在轉移MOS之MT1方面，源極電位為0.4V、閘極電位為0V、汲極電位為1.0V、背閘極電位為0V。在此狀態下，由於源極-背閘極間被施加正電壓，產生基板偏壓效果，故使次臨限漏電流減低。又，在此狀態下，由於閘極-源極間之電壓為負值，因此次臨限漏電流更加減低。以0.13 μm製程所製造之電晶體之漏電流，由於設定成此MT1之電位之狀態，故與源極電位為0V的情形相較，可減低到10000分之1程度。在驅動MOS之MD2方面，源極電位為0.4V、閘極電位為0.4V、汲極電位為1.0V、背閘極電位為0V。此一狀態係汲極-源極間之電壓為0.6V，被施加0.4V基板偏壓之狀態。以0.13 μm製程所製造之電晶體之漏電流，由於設定成此MD2之電位之狀態，故與源極電位為0V的情形相較，可減低到100分之1程度。在負載MOS之ML1方面，源極電位為1.0V、閘極電位為1.0V、汲極電位為0.4V、背閘極電位為1.0V。此一狀態係源極-汲極間之電壓為0.6V，電晶體處於OFF狀態。因此，並無基板偏壓效果；基於此因，次臨限漏電流在設定成此ML1之電位之狀態下，與源極電位為0V的情形相較，係與源極-汲極間之電壓呈比率減低，約為其3/5程度。如上所述，如控制源極線ss1之電位，則可大幅度減低記憶胞內之nMOS電晶體之次臨限漏電流。在此係以Vss1為0.4V的情形作說明，但如此電位越高則漏電流之減低效果越大，如越低則漏電流之減低效果越小。然而，由於Vss1之電位越高則SRAM之記憶胞所記憶的資料越容易毀損，故如漏電流之目標值已經確定，則把Vss1設定為可滿足該目標值之最低值為佳。反過來說，記憶胞之可記憶資料的最大Vss1如已從電晶體製程決定，則Vss1之值並無法大於該值。 圖4係待命時與動作時之控制信號re1及Vss1之電位之關係。在圖中，standby係顯示待命時；re1為0V，Vss1係比接地電位高且比電源電位低之電位。在圖4方面，係以0.4V的情形作為一例。active係顯示動作時；re1為電源電位，Vss1為接地電位。如此一來，在待命時，Vss1為0.4V，漏電流獲得減低；而在動作時，Vss1為0V，執行正常之SRAM電路動作。 針對圖1中ss1之電位Vss1的最適值作說明。通常，LSI係考慮電晶體特性之不均一來進行設計；亦即將之設計成，即使處於不均一之最糟狀況亦能滿足所需規格。特別是，LSI之待命時之耗電(亦即，漏電流)會受電晶體之臨限值不均一之極大影響，因此在微細化之電晶體製程上，即使以相同製程製造相同電路，電晶體之Vth為最大時與最小時，兩者間漏電流之值可差到1000倍左右。因此，如比較如下兩種情形：以漏電流變為最大之條件來設計(亦即，在電晶體之Vth為最低之狀態製造LSI)，以滿足漏電流之要求性能的情形；及以漏電流變為最小之條件來設計(亦即，在電晶體之Vth為最高之狀態製造LSI)的情形；則前者會變成僅具有要求性能之約1000之1漏電流的過度規格的LSI。因此，在漏電流之最大的條件，亦即，電晶體之Vth為最低的情形時，則儘量提高Vss1之電位；而在電晶體之Vth為較高的情形時，則儘量減低Vss1之電位；如此一來，則該電路既可滿足漏電流之規格，並進而使記憶胞所保持之資料不易毀損。尤其是，當SRAM之記憶胞之電晶體之Vth較高時，記憶胞之資料容易毀損，故有必要降低Vss1之電位。 在把圖1之電路製作於LSI上時，可採取如圖5之電路結構所示般，把圖1中之開關以電晶體M2來製作，並以經常處於ON狀態之電晶體M3來取代圖1中之電阻。圖5之電路在待命時，Vss1之值係以記憶胞MC之漏電流及電晶體M1、M2、M3之電流值來決定。在此，由於記憶胞之電流為漏電流，因此當臨限值電壓變動，則產生極大變動。譬如，當Vth有100 mV之差異，則漏電流之值產生10倍以上的變化。在電晶體M1及M2方面，電晶體係呈OFF狀態，故與記憶胞之漏電流同樣，相對於Vth之變動，其電流會有極大變化。相對的，由於電晶體M3係呈ON狀態，故當Vth之有變動時，其電流變化較小。譬如，當Vth變動100mV時，則電流約產生2成之變動。接著，利用圖6(a)及6(b)來說明圖5之電路之動作。R2、R3、R4、R5係分別為：取決於記憶胞之漏電流的電阻成分、取決於電晶體M2之漏電流的電阻成分、取決於電晶體M3之漏電流的電阻成分、取決於電晶體M1之漏電流的電阻成分；而電阻值t係表示某一常數。在圖5之電路中，當電晶體之Vth較低時，各電阻值係呈圖6(a)之狀態，ss1之電位Vss1為約0.4V。當電晶體之Vth變高，則漏電流值係如圖6(b)所示，僅為圖6(a)狀態之100分之1左右。由於R2、R3、R5係取決於漏電流的電阻成分，因此與圖6(a)相較，電阻值約變大了100倍；而由於R4係取決於ON電流的電阻成分，基於此因，故其電阻值幾乎無任何變化。此一情形，ss1之電位約為0.07V。亦即，從上述說明可知：當漏電流小、無需提高Vss1之值的情形時，藉由使用圖5之電路，則可使Vss1之電位不超出必要以上的程度。利用此電路結構，如為必須減低漏電流之電晶體特性的情形時，則提高Vss1，來減低漏電流；如為無需計較漏電流之電晶體特性的情形時，則可把Vss1設定為不易毀損記憶胞資料之值。 把圖5之電路以記憶胞為64kbit程度者集積而成記憶體的情形時，其中一例可具有如下結構：MOS電晶體M1、M2、M3之閘極寬/閘極長分別為0.2 μm/10 μm、480 μm/0.1 μm、2.2 μm/0.1 μm。此一情況之構成記憶胞之電晶體尺寸係依照驅動MOS、轉移MOS、負載MOS之順序，分別為0.28 μm/0.1 μm、0.2 μm/0.1 μm、.18 μm/0.1 μm。從電晶體尺寸可知，連接ss1與ss之開關係具有最大之尺寸，實際在矽上進行佈局時，則需要有較大之面積。圖7係顯示圖5電路之佈局之一例。圖7之電路係一般SRAM電路之一例；MA係記憶胞排成陣列狀之記憶陣列；WDDR係用於控制字元驅動器等之字元線的電路；AMP係用於控制感測驅動器、寫入驅動器等之位元線之電路；CONT係控制電路，其係用於產生控制SRAM電路之動作之信號者；SLSW係連接ss1與ss之開關M2的佈局；re1係用於控制M2之信號。通常，因控制M2之re1被認為係從用於產生控制信號之電路CONT所產生，因此如圖7所示般，把SLSW及CONT佈局於較近場所，可使動作速度更快。在圖7中，係在MA與AMP之間配置SLSW，但依照記憶體之結構而定，亦可將之配置於MA與WDDR之間。此外，依照結構而定，亦可將SLSW分割為2，配置MA與AMP之間，及MA與WDDR之間。 圖8係顯示圖5之電路之佈局之另一例。圖8之電路係一般SRAM電路之一例；MA係記憶胞排成陣列狀之記憶陣列；WDDR係用於控制字元驅動器等之字元線的電路；AMP係用於控制感測驅動器、寫入驅動器等之位元線之電路；CONT係控制電路，其係用於產生控制SRAM電路之動作之信號者；SLSW係連接ss1與ss之開關M2的佈局；re1係用於控制M2之信號。在圖8中，與圖7不同，SLSW係被分割為2，配置於記憶陣列之上下。通常，ss1係附著ss1之配線的寄生電容，或擴散電容等大電容；而該擴散電容等係附於記憶胞之驅動MOS者。此外，由於ss1之配線亦為電阻，因此使ss1從比接地電位更高之電位下降到接地電位，則需要耗費時間。因此，在圖7之結構的情形，記憶胞之ss1下降到接地電位，需要耗費時間；而該記憶胞之ss1係位於記憶陣列之最上方，亦即，位於離開關之最遠之處者。在圖8之結構的情形，由於是從記憶陣列之上下把儲存ss1的電荷進行放電，在記憶陣列內ss1之放電時間不易產生差異，故使記憶體之動作定時變得較容易設計。在圖8中，係在記憶陣列MA之上下配置開關SLSW，但依照結構而定，亦可將之配置於MA之左右。又，亦可將開關分割為4，配置於MA之上下左右。再者，亦可把開關SLSW分割為多個，以一定間隔埋入記憶陣列內。 現在，在SRAM中在記憶陣列之端係配置有稱為虛設胞之胞。虛設胞係具有與通常之記憶胞約略相同之結構。在用於現在LSI製造之微細製程上，在製作電晶體之圖案之際，會因接近之圖案而產生形狀的變化。在未使用虛設胞的情形時，位於陣列之端之記憶胞的形狀，和位於陣列之中之記憶胞的形狀會有所差異，故記憶胞之性能會因配置之場所而改變。在此，藉由使用虛設胞，使位於陣列之端之記憶胞的形狀，受到外於其更外側之虛設胞的影響，而使之與位於陣列之中之記憶胞成為相同形狀，使性能統一。由於虛設胞係用於形狀上，使記憶胞的形狀變為統一之電路，故不使用於電路動作方面。因此，如藉由使用虛設胞來製作圖5中之開關M2，則可在不增加面積的狀況下，把開關M2製作於電路中。 圖9係使用虛設胞來製作圖5中之開關M2時之記憶胞陣列端之佈局圖。圖中之細斜線區域為擴散層；較黑斜線之正方形區域為擴散層之接點；往橫方向延伸之長方形區域為閘極聚矽酮。又，以細虛線所圍起之MC係表示1個記憶胞；而1個記憶胞係由粗虛線所圍起之6個MOS電晶體所構成。在構成記憶胞之電晶體之中，TrMOS係表示轉移MOS，其中，汲極係與位元線；閘極係與字元線；源極係與用於保持記憶胞內之資料之記憶節點；背閘極係與p井分別連接。DrMOS係表示驅動MOS，其中，汲極係與用於保持記憶胞內之資料之記憶節點；閘極係與汲極所未連接之用於保持記憶胞內之資料之記憶節點；源極係與ss1；背閘極係與p井分別連接。LdMOS係表示負載MOS，其中，汲極係與用於保持記憶胞內之資料之記憶節點；閘極係與汲極所未連接之用於保持記憶胞內之資料之記憶節點；源極係與電源Vdd；背閘極係與n井分別連接。DC係表示虛設胞。圖中之Vss係表示成為接地電位之節點，其係與虛設胞內之非活化MOS電晶體之閘極聚矽酮，及圖5中之開關M2之ssl之節點連接。re1係相當於用於控制圖5中之開關M2之信號re1的節點。以相當於虛設胞內之驅動MOS及傳動MOS之MOS電晶體，構成圖5中之開關M2，而其閘極電極成為re1。ssl係連接有記憶胞陣列內之記憶胞之驅動MOS之源極線的節點。 圖10係顯示構成記憶胞之各電晶體之臨限值電壓的關係；同時，該圖亦顯示：在如同系統LSI般，把邏輯電路與SRAM電路混載的情形時，用於製作邏輯電路之電晶體之臨限值電壓的關係。lvt/hvt之行係表示邏輯電路之Vth，預設可使用2種Vth之製程，lvt表示低Vth、hvt表示高Vth。case1係把具有如下Vth之電晶體使用於SRAM之記憶胞內之所有電晶體上之組合；而該Vth係相等於使用於邏輯電路上之2種電晶體中之Vth較高之電晶體之Vth者。此為現在一般所使用之組合，記憶胞內之nMOS電晶體之漏電流，藉由控制ssl之電位，可得到大幅度減低。pMOS電晶體之漏電流係與ssl之電位呈比例減低。如為無必要更減低pMOS電晶體之漏電流的情形時，此一組合具有一般性。如為有必要更減低pMOS電晶體之漏電流的情形時，則除了控制ssl之外，需採取其他減低漏電流之手段。case2係在case1之負載MOS中使用具有如下Vth之電晶體的組合；而該Vth係比在邏輯電路中所用之2種Vth中之高Vth更高者。SRAM記憶胞內之nMOS電晶體之漏電流係藉由控制Vssl而減低，pMOS電晶體之漏電流係藉由使用高Vth之MOS電晶體而減低。在此組合方面，雖可大幅度減低漏電流，但在負載MOS中需使用高Vth之MOS，故與case1相較，會增加製造成本。case3係除負載MOS之外，驅動MOS亦使用具有如下Vth之電晶體的組合；而該Vth係比用於邏輯電路中之電晶體之Vth更高之Vth者。SRAM記憶胞內之轉移MOS之漏電流係藉由控制Vssl而減低；驅動MOS之漏電流係藉由控制Vssl並提高Vth，而獲得減低；pMOS電晶體之漏電流係藉由使用高Vth之MOS電晶體而減低。由於採用控制Vssl方式，驅動MOS之漏電流的減低效果係比轉移MOS之漏電流的減低效果為小，故藉由提高Vth來進行補足。此一組合比case2具有更大的漏電流減低效果，但由於必須使用負載MOS及驅動MOS用之高Vth之MOS，故與case2相較，會增加製造成本。case4係在轉移MOS、驅動MOS、負載MOS中分別使用具有如下Vth之電晶體的組合；在使用於轉移MOS之電晶體方面，其Vth係與使用於邏輯電路之電晶體中之具有低Vth之電晶體之Vth相同者；在使用於驅動MOS之電晶體方面，其Vth係與使用於邏輯電路之電晶體中之具有高Vth之電晶體之Vth相同者；在使用於負載MOS之電晶體方面，其Vth係比在邏輯電路中所用之高Vth更高者。因轉移MOS之驅動力對SRAM全體之速度具有極大影響，故轉移MOS之Vth越低，則SRAM電路之速度越快。由於如控制Vssl，則轉移MOS之漏電流的減低比其他電晶體者為大；故即使與case2相較，其漏電流的增加亦少。因此，此為速度快，且漏電流小的組合。 圖11係包含SRAM之週邊電路之電源關係之概略之一例。MC為SRAM記憶胞；MA為記憶胞排成陣列狀之記憶陣列；WDR為字元驅動器；DEC為譯碼器；WA為寫入放大器及預充電電路；YS為行譯碼器及Y開關；SA為感測放大器；CONT為SRAM電路之控制電路；blt及blb為位元線；wl為字元線；dd為電源電位線；ss為接地電位線；ssl為記憶胞內之驅動MOS之源極線；ddp為字元驅動器之電源電位線；ssp為除字元驅動器外之SRAM週邊電路之接地電位線；MS1~MS6為用於控制ssl、ddp及ssp之各電源線之電位之開關MOS電晶體；actm為用於控制開關MS1之控制信號；actw為用於控制開關MS4之控制信號；及actp為用於控制開關MS6之控制信號。在此，把圖11中之字元驅動器WDR、譯碼器DEC、預充電電路及寫入放大器WA、行譯碼器及Y開關YS、感測放大器SA、及SRAM電路之控制電路CONT 合稱為存取電路。MS1、MS2及MS3係分別發揮圖1中之SW1、M1及R1之功能；在待命時，藉由actm使MS1成為OFF狀態，來控制ssl之電位，減低記憶胞之漏電流。MS4及MS5可控制字元驅動器之電源電位線ddp，減低待命時之字元驅動器之漏電流。 接著，針對使用圖12，控制ddp，來減低字元驅動器之漏電流的方法作說明。在圖12中，Vdd係dd之電位且為電源電壓；Vddp係ddp之電位；Vss係ss之電位且為接地電位；及wl為字元線。在待命狀態下，字元驅動器之輸入為電源電壓Vdd；如此一來，使字元驅動器中之nMOS電晶體呈OFF狀態，接地電位Vss被輸出，字元線成為Vss，亦即0V。如此則使記憶胞呈未被存取的狀態。在此狀態下，字元驅動器中之pMOS電晶體呈OFF狀態，因流過此電晶體之次臨限電流成為漏電流，故有必要減低此電流。在圖12中顯示了，譬如在電源電壓1.0V的情形時，把Vddp降低到0.5V程度時的電源關係。閘極電位為1.0V；源極電位為0.5V；汲極電位為0V；背閘極電位為1.0V。因此，在pMOS電晶體方面，源極-汲極間電位成為0.5V；處於被施加0.5V基板偏壓的狀態；且處於閘極-源極間被施加0.5V的狀態；與源極電位為1.0V的狀態相較，其漏電流大幅度減低到10000分之1程度。在圖11之電路中，藉由使用MS4及MS5兩個pMOS電晶體，來使待命時之ddp之電位成為0.5V程度。MS4係藉由actw而成為待命時之OFF狀態。MS5係經常處於ON狀態之pMOS電晶體，在待命時持續流過使ddp之電位為0.5V程度的電流。在此，係將待命時之ddp的電位設定為0.5V程度。其理由在於：如能把字元驅動器之漏電流減低到10000分之1程度的話，就已經充分減低了漏電流，在該情況下，如ddp之電位越高，則從待命狀態恢復為動作狀態就需耗費更多時間。因此，如為有必要更減低漏電流的情形時，則可考慮採取如下結構：僅使用開關MOS (MS4)，來使ddp之電位降低到接近Vss的電位。 在圖11中，MS6係開關MOS，其係用於控制電源線ssp之電位，來降低在待命時週邊電路之漏電流者；而該電源線ssp係位於字元驅動器以外之SRAM之週邊電路之接地電位側。在待命時，藉由控制信號actp，MS6成為OFF狀態，使ssp之電位約略接近電源電位Vdd，來降低週邊電路之漏電流。在字元驅動器以外之週邊電路方面，由於有必要減低nMOS電晶體及pMOS電晶體之漏電流，但若如同在減低字元驅動器之漏電流的情形般，使ssp之電位成為0.5V左右，則無法產生pMOS電晶體漏電流之減低效果；因此，有必要使待命狀態時之ssp之電位上升至接近Vdd之電位。 圖13係顯示待命狀態與動作狀態之控制信號及各電源線之電位的關係。在圖中，standby係表示待命狀態；而active係表示動作狀態。Vssl、Vddp、Vssp係分別表示ssl、ddp、ssp之電位。在待命狀態時，actm、actw、actp之信號係分別為低、高、低；圖11中之開關MOS(MS1、MS4、MS6)進入OFF狀態。如此一來，ssl、ddp、ssp之電位分別成為0.4V、0.5V、1.0V左右，各電路之電流處於減低狀態。在電路之動作狀態時，actm、actw、actp之信號係分別為高、低、高；圖11中之開關MOS(MS1、MS4、MS6)進入ON狀態。如此一來，ssl、ddp、ssp之電位分別固定為0V、1.0V、0V，各電路進入動作狀態。 ＜第二實施例＞ 為了使SRAM電路在低電壓下動作，故有必要降低構成電路之MOS電晶體之Vth。尤其是，因轉移MOS之驅動力對SRAM之動作速度具有極大影響，當電源電壓越低，如不降低轉移MOS電晶體之Vth，則會導致動作速度大幅度變差。譬如，處於圖10之case4之Vth之關係的情形時，轉移MOS電晶體之Vth係比其他MOS電晶體之Vth為低。從記憶胞讀出資料時之狀態係如圖14所示。在圖14中，MC1係進行讀出資料之記憶胞；MC2係未被存取之記憶胞，在此其係記憶著與MC1相反之資料。Ion係從被存取之記憶胞之轉移MOS所流出之記憶胞電流。Ioff係未被存取之記憶胞之轉移MOS所流過之漏電流。在進行讀出資料之際，藉由Ion，位元線blb之電位在降低電源電位的同時，相反之位元線blt也藉由Ioff而降低電位，當其電位差到達一定以上時，則使感測放大器活化，進行讀出資料。在此，如Ioff變大，則電位差到達一定值之所需時間變長，使讀出時間變慢。又，在Ioff較大時，最糟的情況為，位元線blt之電位比位元線blb之電位降得更低，如此則無法讀出正常之資料。在此，為了使電路在低電壓下動作，而降低MOS電晶體之Vth的情形時，但由於圖14中之Ioff變大，故會產生讀出時間變長、無法進行正常讀出的問題。因此，藉由使未被存取之記憶胞之字元線電位降低至接地電位以下之電位(亦即，0V以下)，則可減低轉移MOS之漏電流。然而，如採用此方法，則必須具備用於產生低於0V之電壓的充電幫浦等電源電路；由於在待命時電源電路的耗電，因此導致待命時之所需電量變大。在此，與圖1之控制ssl的方法併用，來實施如下控制：在動作時，使未被存取之記憶胞之字元線電位為負的電位；在待命時，使ssl的電位上升。在使ssl的電位上升的情形，特別可大幅度減低轉移MOS之漏電流；因此，即使在未使字元線電位為負的情形，亦可抑制低Vth之轉移MOS之漏電流。如此一來，由於即使字元線之低的電位為0V時，亦可減低漏電流；因此在待命時亦可使用於產生負電位之充電幫浦等電源電路不進入動作狀態，故可降低耗電。如上所述，藉由降低轉移MOS之Vth，在動作時，使字元線之低的電位為負的電位，在待命時，使字元線電位為0V，使ssl之電位上升；而實現了在動作時動作速度快、在待命時耗電少之SRAM電路。 圖15係顯示電源電壓1.0V之SRAM之字元線之電位的變化。non acess係未被存取時的狀態；acess係被存取時的狀態；standby係待命狀態。當記憶胞處於未被存取的情形時，字元線之電位為負的電位，漏電流呈被抑制的狀態。當處於被存取的情形時，字元線會上升至電源電壓之相同電位，可正常對記憶胞進行存取。在待命時，使字元線電位為0V，因無需使用於產生負之電位的電路動作，故可減低耗電。 圖16係把未被存取之記憶胞的字元線降低至負值時之電路結構。在圖16中，WDDR係字元驅動器；MA係記憶陣列；Vdd係電源電位；Vssl係記憶胞之驅動MOS之源極線電位；Vss係接地電位；及Vssw係降低至負值時之字元線電位。記憶胞內之nMOS電晶體之基板電位成為Vss，此為用於控制Vssl，減低漏電流所必需者。字元驅動器內之nMOS之基板電位成為負之電位的Vssw。其原因在於存在著如下問題：當使字元驅動器內之nMOS電晶體之基板電位為Vss的情形時，字元驅動器內之nMOS處於被施加前向偏壓之狀態，PN接面流過電流，耗電增大，而形成容易造成閂鎖的結構。因此，有必要使字元驅動器內之nMOS之基板端子的p井，與記憶胞內之nMOS之基板端子的p井進行分離。井結構係如圖17所示。在圖17中，WDDR係配置字元驅動器之區域；MA係配置記憶胞之區域；p-well為p井：及n-well係n井。從圖中可知，字元驅動器內之p井與記憶胞內之p井係呈分離狀。在現在系統LSI常用的3層井之井結構中，由於容易進行p井分離，因此此結構可謂最適當之結構。然而，由於在無法使用3層井結構的情形時，則難以進行p井分離，故有必要採取如下等方法：非但不使字元線成為負之電位，反而在存取時提高到電源電位以上，來提升轉移MOS之驅動力。 ＜第三實施例＞ 圖18係顯示在寫入SRAM記憶胞所記憶之資料的反轉資料時之各節點的電位。node1及node2係記憶保持節點，括號內為寫入資料前之電位。寫入時，係通過轉移MOS電晶體MT1，使記憶保持節點node1之電荷進行放電，同時，從負載MOS電晶體ML1對node1進行電荷之充電。由於資料的寫入係藉由node1之電荷被放電而結束，故在轉移MOS之驅動力大、負載MOS之驅動力小的情形，則寫入動作變為高速。在此，如使Vssl之電位變成與第一實施例之待命狀態相同情況的0.4V，則因ML1之閘極-源極間電壓變小，使負載MOS之驅動力變小，故使寫入動作變為高速。亦即，如使記憶陣列之結構為圖1之結構，使Vssl在寫入時與待命時為0.4V、讀出時為0V，則可實現可進行高速寫入之SRAM電路。在此，雖非處於待命狀態，但在未對SRAM進行存取狀態時仍以使Vssl為0.4V為佳，其目的在於抑制未動作之記憶體之漏電流。其控制電壓係如圖19所示。在圖19中，write係寫入期間；read係讀出期間；及nop係未對記憶體進行存取之期間。 圖20係使用圖11之SRAM電路，在寫入時使Vssl之值上升時之控制信號及電源電位。在圖20中，write係寫入期間；read係讀出期間；及nop係未對記憶體進行存取之期間。在實施圖20之控制的情況下，SRAM之記憶陣列部之漏電流僅在讀出時，且週邊電路之漏電流僅在對記憶胞進行存取時才流出。因此，如將SRAM記憶體分割為幾個墊，分別對每個墊進行存取，則可大幅度降低動作期間中之SRAM記憶體電路上的漏電流。譬如，把記憶體墊分割為8個，使不進行存取之墊成為圖20中之nop狀態的話，則可使SRAM電路在動作時的漏電流減低到1/8。 ＜第四實施例＞ 圖21係使用本發明時之SRAM電路的概略圖。在圖21中，MC係SRAM之記憶胞；ssl係記憶胞內之驅動MOS之源極線；ss係接地電位線；dd1係記憶胞內之負載MOS之源極線；dd係電源電位線；SW11及SW12係藉由控制信號re2而ON˙OFF之開關電路；R11及R12係電阻元件；M11係在ssl與ss間作二極體連接之nMOS電晶體；及M12係在ddl與dd間作二極體連接之pMOS電晶體；圖21中之MC之結構係把圖2中之dd與ddl互換而成者。在圖1中，當SRAM電路動作時，藉由關上開關SW11及SW12，使ssl成為接地電位、ddl成為電源電位，成為與一般SRAM動作相同的動作。當SRAM電路處於未動作之記憶資料的狀態時，則藉由控制信號re11來打開開關SW11及SW12。此時，ssl之電位係由如下各電流之關係來決定：記憶胞之漏電流；流過電阻R11之電流；及作二極體連接之MOS電晶體M11之電流。ddl之電位係由如下各電流之關係來決定：記憶胞之漏電流；流過電阻R12之電流；及作二極體連接之MOS電晶體M12之電流。又，如果是以開關SW11及SW12在OFF狀態下仍有漏電流之MOS等所構成時，則除上述元件之電流外，也與開關SW11及SW12之OFF電流有關。假設ss1之電位為Vss1、ddl之電位為Vddl，如Vdd-Vss1為比SRAM計憶胞之可保持資料之電壓更高的電壓的話，則可在減低漏電流的同時，並保持資料。在此例中，在待命狀態時，記憶胞內之負載MOS會被施加基板偏壓效果；因此，在圖1之電路中原本無法被大幅度減低漏電流之負載MOS之漏電流，在此則可被大幅度減低。 [發明之效果] 根據本發明，可降低SRAM電路之漏電流。又，亦可使SRAM電路進行高速動作。
MC、MC1、MC2‧‧‧記憶胞
ss1‧‧‧記憶胞內之驅動MOS之源極線
Vss1‧‧‧ss1之電位
ss‧‧‧接地電位線
Vs‧‧‧接地電位
dd1‧‧‧記憶胞內之負載MOS之源極線
Vdd1‧‧‧dd1之電位
dd‧‧‧電源電位線
Vdd1‧‧‧電源電位
bp‧‧‧pMOS電晶體之基板
bn‧‧‧nMOS電晶體之基板
wd‧‧‧字元線
blt、blb‧‧‧位元線
SW1、SW11、SW12‧‧‧電源開關
re1‧‧‧電源開關之控制信號
R1、R2、R3、R4、R5、R11、R12‧‧‧電阻
M1、M2、M3、MS11、MS12、MD1、MD2、MT1、MT2、ML1、ML2、MS1、MS2、MS3、MS4、MS5、MS6‧‧‧電晶體
MOS standby‧‧‧待命狀態
active‧‧‧動作狀態
MA‧‧‧記憶陣列
WDDR‧‧‧包含字元驅動器之字元線驅動電路
SLSW‧‧‧開關MOS
AMP‧‧‧包含感測放大器及寫入放大器之行控制電路
CONT‧‧‧SRAM控制電路
DC‧‧‧虛設胞
ddp‧‧‧字元驅動器電源線
ssp‧‧‧除字元驅動器外之SRAM週邊電路之接地電位線
WDR‧‧‧字元驅動器
DEC‧‧‧譯碼器
WA‧‧‧寫入放大器及預充電電路
YS‧‧‧行選擇器及Y開關
SA‧‧‧感測放大器
actm、actw、actp‧‧‧電源線控制信號
non acess‧‧‧未對記憶胞進行存取的狀態
acess‧‧‧對記憶胞進行存取的狀態
n-well‧‧‧n井
p-well‧‧‧p井
node1、node2‧‧‧記憶胞內之資料保持節點
write‧‧‧寫入狀態
read‧‧‧讀出狀態
nop‧‧‧未對記憶胞進行存取的狀態
圖1係適用於本發明之SRAM電路之電路結構及電源結構之概略圖； 圖2係圖1中之記憶胞之電路結構及電源結構之概略圖； 圖3係當圖2之記憶胞處於待命狀態時之各部分之電位之圖； 圖4係圖1之SRAM電路之控制信號及電源線ss1之電位之關係圖； 圖5係把圖1之SRAM電路中之開關電路SW1及電阻元件R1以MOS電晶體來構成時之電路圖； 圖6(a)、6(b)係用於補充說明決定電源線ss1之電位之要因之圖； 圖7係電源開關及其控制信號在SRAM電路內之佈局位置之圖； 圖8係電源開關及其控制信號在SRAM電路內之佈局位置之圖； 圖9係記憶胞、記憶陣列端之虛設記憶胞及電源開關之佈局圖； 圖10係在記憶胞內之電晶體與記憶體混載之邏輯電路中所使用之電晶體之臨限值電壓的關係圖； 圖11係適用於本發明之記憶陣列及用於存取記憶胞之週邊電路之電路結構及電源結構之概略圖； 圖12係字元驅動器之電路圖； 圖13係圖11電路中之電源及其控制信號之電位之圖； 圖14係在從記憶胞讀出資料時從位元線所流出電流之概略之圖； 圖15係字元線之電位變化之圖； 圖16係字元驅動器及記憶胞之電路結構圖； 圖17係字元驅動器及記憶胞之井結構圖； 圖18係寫入時之記憶胞內之各節點之電位圖； 圖19係在實施例3中電源線ssl及其控制信號之電位狀態之圖； 圖20係在實施例3中電源線及其控制信號之電位狀態之圖；以及 圖21係在實施例4中SRAM電路之電路結構及電源結構之概略圖。

Claims (16)

  1. 一種半導體裝置，其包含： 第1線(first line)，其用於第1電壓； 第2線，其用於高於上述第1電壓之第2電壓； 第1MOS電晶體，其具有經耦接(coupled)以接收第1控制信號之閘極，且具有源極-汲極路徑(source-drain path)； 控制電路，其用於提供上述第1控制信號； 隨機存取記憶胞陣列，其包括複數個靜態型記憶胞(static memory cell)，上述靜態型記憶胞具有：第1電壓供給點(first voltage supply point)，其經由上述第1MOS電晶體之上述源極-汲極路徑而耦接至上述第1線，且上述靜態型記憶胞耦接至上述第2線； 複數之字元線，其等分別耦接至上述靜態型記憶胞； 複數個字元驅動器，其等分別耦接至上述字元線； 複數個位元線，其等耦接至上述靜態型記憶胞；及 感測放大器，其耦接至上述位元線，用來讀取儲存於上述靜態型記憶胞中之資料； 上述第1MOS電晶體係配置於上述隨機存取記憶胞陣列與上述感測放大器之間；且 上述控制電路係配置於上述感測放大器之一側。
  2. 如請求項1之半導體裝置，其中 各個靜態型記憶胞包括： 正反器(flip-flop)，其包含：第1記憶節點(first storage node)、第2記憶節點、具有耦接至上述第1記憶節點之輸出及耦接至上述第2記憶節點之輸入的第1CMOS反相器(first CMOS inverter)、及具有耦接至上述第2記憶節點之輸出及耦接至上述第1記憶節點之輸入的第2CMOS反相器，上述第1CMOS反相器包括第1P通道型負載MOS電晶體及第1N通道型驅動MOS電晶體，上述第2CMOS反相器包括第2P通道型負載MOS電晶體及第2N通道型驅動MOS電晶體；及 第1及第2N通道型轉移MOS電晶體，其等具有：源極-汲極路徑、及閘極，上述源極-汲極路徑係耦接於上述第1及第2記憶節點之對應一者與上述位元線之對應一者之間，上述閘極係耦接至上述字元線之一者； 其中上述第1及第2N通道型驅動MOS電晶體具有耦接至上述第1電壓供給點之源極。
  3. 如請求項2之半導體裝置，其更包含： 寫入放大器，其耦接至上述位元線，用來寫入資料至上述靜態型記憶胞；且 上述第1MOS電晶體係配置於上述隨機存取記憶胞陣列與上述寫入放大器之間。
  4. 如請求項2之半導體裝置，其中 上述第1線係接地電位線(ground potential line)。
  5. 如請求項2之半導體裝置，其更包含： 第2MOS電晶體，其具有經耦接以接收第2控制信號之閘極，且具有源極-汲極路徑； 其中上述第1電壓供給點耦接至上述第2MOS電晶體； 上述第1MOS電晶體係配置於上述隨機存取記憶胞陣列之第1側，且上述第2MOS電晶體係配置於與上述第1側相反之第2側。
  6. 如請求項5之半導體裝置，其中 上述控制電路提供上述第2控制信號。
  7. 如請求項2之半導體裝置，其中 上述第1線係耦接至上述字元驅動器。
  8. 如請求項3之半導體裝置，其中 上述第1線係直接耦接至上述字元驅動器。
  9. 如請求項2之半導體裝置，其更包含： 第3MOS電晶體，其具有經耦接以接收第3控制信號之閘極，且具有源極-汲極路徑； 其中上述感測放大器具有：第2電壓供給點，其係經由上述第3MOS電晶體之上述源極-汲極路徑而耦接至上述第1線。
  10. 一種半導體積體電路裝置，其包含： 記憶陣列，其包括複數個SRAM胞； 複數個MOSFET； 第1線；及 第2線； 其中上述複數個SRAM胞之各者包括：第1及第2p通道負載MOSFET，第1及第2n通道驅動MOSFET，以及第1及第2n通道轉移MOSFET； 上述第1線係連接(connect)至上述第1及第2n通道驅動MOSFET之源極； 上述複數個MOSFET之上述源極-汲極路徑係連接於上述第1與第2線之間； 上述複數個MOSFET係由控制信號控制； 上述複數個MOSFET之一部分係沿著上述記憶陣列之一端（along one end）而配置，上述複數個MOSFET之其他部分係沿著上述記憶陣列之另一端而配置；且 上述記憶陣列之上述另一端係與上述記憶陣列之上述一端相反。
  11. 如請求項10之半導體積體電路裝置，其更包含： 複數個感測放大器，其用來讀出儲存於上述複數個SRAM胞之各者中之資料； 其中上述複數個MOSFET之上述一部分係配置於上述記憶陣列與上述複數個感測放大器之間。
  12. 如請求項11之半導體積體電路裝置，其中 上述複數個MOSFET係由上述控制信號控制為處於動作狀態(active state)與待命狀態(standby state)之一者。
  13. 如請求項12之半導體積體電路裝置，其中 當上述複數個SRAM胞動作(operating)時，上述複數個MOSFET係由上述控制信號控制為處於上述動作狀態而開啟(turn ON)； 當上述複數個SRAM胞係通電(energized)及儲存資料但未動作(not operating)時，上述複數個MOSFET係由上述控制信號控制為處於上述待命狀態而關閉(turn OFF)。
  14. 如請求項11之半導體積體電路裝置，其中 上述第1線係上述複數個SRAM胞中之上述第1及第2n通道驅動MOSFET之源極線；且 上述第2線係接地電位線。
  15. 如請求項11之半導體積體電路裝置，其更包含： 第3線； 其中上述第3線係連接至上述複數個SRAM胞中之上述第1及第2p通道負載MOSFET之源極。
  16. 如請求項15之半導體積體電路裝置，其中 上述第3線係電源電位線(supply poential line)。
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